JPS61267833A - Instruction set forming system for microcomputer - Google Patents
Instruction set forming system for microcomputerInfo
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- JPS61267833A JPS61267833A JP11066185A JP11066185A JPS61267833A JP S61267833 A JPS61267833 A JP S61267833A JP 11066185 A JP11066185 A JP 11066185A JP 11066185 A JP11066185 A JP 11066185A JP S61267833 A JPS61267833 A JP S61267833A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータのインストラクションセ
ット構成方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an instruction set configuration method for a microcomputer.
本発明はマイクロコンピュータのインストラクションセ
ット構成方式において、マイクロコンピュータの特定な
インストラクション、または外部割込等のイベントによ
って、ダイナミックにインストラクションセットが変更
されることにょシ、より高いメモリ使用効率、および処
理速度の向上を達成できるようにしたものである。The present invention is an instruction set configuration method for a microcomputer in which the instruction set is dynamically changed in response to a specific instruction of the microcomputer or an event such as an external interrupt, thereby achieving higher memory usage efficiency and processing speed. This allows for improvements to be achieved.
従来のマイクロコンピュータにおいては、インストラク
ションセットは、1つの機種につき1セット備えられて
いるのみであった。In conventional microcomputers, only one instruction set is provided for each model.
〔発明が解決しようとする問題点及び目的〕この九め多
くのアプリケーションに対して最適なインストラクショ
ンセットを構成しようとするとインストラクションの数
妙1多くなり、これらインストラクションをマツピング
するコード領域も多く必要となった。[Problems and objectives to be solved by the invention] If we try to construct an optimal instruction set for this nineteenth number of applications, the number of instructions will increase by one, and a large number of code areas will be required to map these instructions. Ta.
また前記マツピングに関しても、例えば平均的に使用頻
度の高いインストラクションについては1バイト、その
他のインストラクションについては2バイトを割り当て
るといった具合であり多くのアプリケーションに最適化
したインストラクションセットを構成することは困難で
あった。Regarding mapping, for example, 1 byte is allocated to instructions that are used frequently on average, and 2 bytes are allocated to other instructions, making it difficult to construct an instruction set that is optimized for many applications. Ta.
他方、アプリケーション側においては、同時にすべての
インストラクションを用いることは少なく、例えば制御
システムであれば比較、条件ブランチ、数式処理システ
ムであれば足し算、掛は算、データ処理システムであれ
ばインデクス参照、データ転送といった具合に、特定の
グループに属すルインストラクションを使用することが
多かった。On the other hand, on the application side, it is rare that all instructions are used at the same time, such as comparison and conditional branching in a control system, addition and multiplication in a formula processing system, and index reference and data in a data processing system. They often used instructions that belonged to a specific group, such as transfer.
このため、前記のように従来のインストラクションセッ
トにおいては、アプリケーションによってはバイト数が
多く、そのため処理時間の長いインストラクションを多
用することがあシ、メモリ使用効率、および処理速度の
点で不十分であった。For this reason, as mentioned above, with conventional instruction sets, depending on the application, the number of bytes is large, and therefore instructions that take a long time to process may be used frequently, resulting in insufficient memory usage efficiency and processing speed. Ta.
上記問題点を解決するために、本発明のマイクロコンピ
ュータのインストラクションセラ)l[方式においては
、複数のインストラクションセラトラ備え、前記インス
トラクションにおける特定なインストラクションの実行
、または外部イベントにより前記複数のインストラクシ
ョンセットのいずれかを選択的に実行できることを特徴
とする。In order to solve the above-mentioned problems, the microcomputer according to the present invention is equipped with a plurality of instruction controllers, and the plurality of instruction sets can be changed by executing a specific instruction in the instructions or by an external event. The feature is that either one can be executed selectively.
複数備えられているインストラクションセットのうちで
、ある1つのインストラクションセットが選択されてお
り、そのもとでマイクロコンピュータが実行中であると
する。Assume that one instruction set is selected from a plurality of instruction sets, and the microcomputer is executing under that instruction set.
この状態において、マイクロコンピュータが、インスト
ラクションセット選択インストラクションを実行したと
すると、次のインストラクションかラバ、前記インスト
ラクションセット選択インストラクションにより指定さ
れたインストラクションセットのもとてインストラクシ
ョンの実行が継続される。In this state, if the microcomputer executes the instruction set selection instruction, execution of the instructions continues using the next instruction or the instruction set specified by the instruction set selection instruction.
また前記指定されたインストラクションセットのもとて
の実行中において、インストラクションセット選択用イ
ンストラクションが実行されたとすると、上記と同様に
、新丸なインストラクションセットのもとで実行が継続
される。Furthermore, if the instruction set selection instruction is executed during the original execution of the specified instruction set, the execution continues under the new instruction set in the same way as above.
このようにして、どのインストラクションセットからも
、他のインストラクションセットが選択できるようにな
っている。また、割込等の外部イベント等が発生した場
合には、必要に応じて新たなインストラクションセット
が選択され、前記選択されたインストラクションセット
のもとに実行・が行われる。In this way, any other instruction set can be selected from any instruction set. Further, when an external event such as an interrupt occurs, a new instruction set is selected as necessary, and execution is performed based on the selected instruction set.
第1図は本発明の一例であり、マイクロコンピュータは
、10.20のインストラクションセットのいずれかを
用いて実行される。また第2図は第1図におけるマイク
ロコンピュータのインストラクションストリームを示す
図であり、30〜33のインストラクションストリーム
におけるそれぞれのインストラクションが、第1図左側
のインストラクションセット10に[し、4o〜41の
インストラクションストリームにおけるそれぞれのイン
ストラクションが第1図右側のインストラクションセッ
ト20に属している。いまマイクロコンピュータ男這、
インストラクション3oを実行し、さらにインストラク
ション31を実行したとする。このとき31はインスト
ラクションセット選択用インストラクションであるため
、インストラクションセット20の選択が起こり、次の
インストラクションの実行は、インストラクションセッ
ト20に属するインストラクション40からm硯される
。さらに41とインストラクションは実行されてゆくが
、インストラクション41の実行中に割込50が発生し
、そのためインストラクションセット10の選択が行な
われ、Mff104yストラクションの実行は、選択さ
れたインストラクションセット10に属するインストラ
クション32から継続される。FIG. 1 is an example of the invention in which a microcomputer is executed using any of the 10.20 instruction sets. FIG. 2 is a diagram showing the instruction stream of the microcomputer in FIG. Each of the instructions in FIG. 1 belongs to the instruction set 20 on the right side of FIG. Now a microcomputer man,
Assume that instruction 3o is executed and then instruction 31 is executed. At this time, since 31 is an instruction set selection instruction, the instruction set 20 is selected, and the next instruction is executed from the instructions 40 belonging to the instruction set 20. Furthermore, the instructions 41 and 41 are executed, but an interrupt 50 occurs during the execution of the instruction 41. Therefore, the instruction set 10 is selected, and the execution of the Mff 104y instruction is performed using instructions belonging to the selected instruction set 10. Continued from 32.
以上述べたように、予想されるアプリケ−ションに最適
なインストラクションセットを複数備えることにより、
メモリ使用効率、および処理速度の向上が望めるという
効果がある。As mentioned above, by providing multiple instruction sets that are optimal for the anticipated application,
This has the effect of improving memory usage efficiency and processing speed.
第1図は本発明のインストラクションセラ)Jilt成
図で成因。10.20は同一のマイクロコンピュータに
おけるそれぞれ独立したインストラクションセットであ
す、インストラクションマツプのイメージで描いである
。1.1t21は10,20に共通に存在しない専用の
インストラクションの集合であり、12.22は10.
20に共通のインストラクションの集合である。
また15.25はそれぞれ20.10のインストラクシ
ョンセットを選択するインストラクションである。
第2図は第1図説明のためのインストラクションストリ
ームを示す図である。30〜35は、インストラクショ
ンセット10に属するインストラクションであり、40
.41はインストラクションセット20に属するインス
トラクションである。
特に31はインストラクションセット20を選択するイ
ンストラクションであり、第1図13と一致する。
また50は割込信号を意味する。
10.20・・・インストラクションセット11.21
・・・専用インストラクション12.22・・・共通イ
ンストラクション13.23・・・インストラクション
セット選択用インストラクション
30.32,33・・・インストラクションセット10
に属するインストラクション
31・・・・・・・・・・・・インストラクションセッ
ト10に属するインストラクションセット
選択インストラクション
40.41・・・インストラクションセット20に属す
るインストラクション
50・・・・・・・・・・・・割込信号酸 上Figure 1 shows the origin of the instruction manual (Jilt diagram) of the present invention. 10.20 are independent instruction sets in the same microcomputer, and are depicted as an instruction map. 1.1t21 is a set of dedicated instructions that do not exist in common in 10.20, and 12.22 is a set of dedicated instructions that do not exist in common in 10.
This is a set of instructions common to 20. Further, 15.25 are instructions for selecting the instruction set of 20.10. FIG. 2 is a diagram showing an instruction stream for explaining FIG. 1. 30 to 35 are instructions belonging to instruction set 10;
.. 41 is an instruction belonging to the instruction set 20. In particular, 31 is an instruction for selecting the instruction set 20, which corresponds to FIG. 13. Further, 50 means an interrupt signal. 10.20...Instruction set 11.21
...Special instructions 12.22...Common instructions 13.23...Instruction set selection instructions 30.32, 33...Instruction set 10
Instruction 31 belonging to instruction set 10 Instruction set selection instruction 40 belonging to instruction set 10.41... Instruction 50 belonging to instruction set 20... Interrupt signal acid top
Claims (1)
1つのインストラクションセットが選択されており、前
記選択されているインストラクションセットにおける特
定なインストラクションの実行、または外部からのイベ
ントにより、前記選択されているインストラクションセ
ットを含む全インストラクションセットのいずれか1つ
が選択され、前記選択されているインストラクションセ
ットの一部または全部と置き換わり、前記選択されたイ
ンストラクションセットの選択が解除され前記置き換つ
たインストラクションセットが新たに選択されたインス
トラクションセットとなることを特徴とするマイクロコ
ンピュータのインストラクションセット構成方式。It has a plurality of instruction sets, any one of which is selected, and the selected instruction set is activated by executing a specific instruction in the selected instruction set or by an external event. One of all instruction sets including the instruction set is selected and replaces some or all of the selected instruction set, the selected instruction set is deselected, and the replaced instruction set is newly selected. A microcomputer instruction set configuration method characterized by an instruction set.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11066185A JPS61267833A (en) | 1985-05-23 | 1985-05-23 | Instruction set forming system for microcomputer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11066185A JPS61267833A (en) | 1985-05-23 | 1985-05-23 | Instruction set forming system for microcomputer |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61267833A true JPS61267833A (en) | 1986-11-27 |
Family
ID=14541277
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11066185A Pending JPS61267833A (en) | 1985-05-23 | 1985-05-23 | Instruction set forming system for microcomputer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61267833A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013045145A (en) * | 2011-08-22 | 2013-03-04 | Fujitsu Semiconductor Ltd | Processor |
-
1985
- 1985-05-23 JP JP11066185A patent/JPS61267833A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013045145A (en) * | 2011-08-22 | 2013-03-04 | Fujitsu Semiconductor Ltd | Processor |
US9411594B2 (en) | 2011-08-22 | 2016-08-09 | Cypress Semiconductor Corporation | Clock data recovery circuit and clock data recovery method |
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