JPS6126499A - ステツピツグ・モ−タ駆動装置 - Google Patents
ステツピツグ・モ−タ駆動装置Info
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- JPS6126499A JPS6126499A JP14821484A JP14821484A JPS6126499A JP S6126499 A JPS6126499 A JP S6126499A JP 14821484 A JP14821484 A JP 14821484A JP 14821484 A JP14821484 A JP 14821484A JP S6126499 A JPS6126499 A JP S6126499A
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- Japan
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- signal
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- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P8/00—Arrangements for controlling dynamo-electric motors rotating step by step
- H02P8/14—Arrangements for controlling speed or speed and torque
- H02P8/20—Arrangements for controlling speed or speed and torque characterised by bidirectional operation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Stepping Motors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はアナログ入力電圧が変化したとき。
その差分に応じて、ステッピング会モータを回転し、入
力電圧の増減によって正転あるいは逆転させる装置に関
するものである。
力電圧の増減によって正転あるいは逆転させる装置に関
するものである。
第１図は従来のステッピング・モータの駆動装置を示す
図であり、第２図は第１図の主要部分のタイム・チャー
トである。
図であり、第２図は第１図の主要部分のタイム・チャー
トである。
第１図において、（１）は入力信号を保持しておくサン
プル・ホールド回路、（２）は２つの信号を加える加算
器、（３）は２つの信号を引き算する引き算器。
プル・ホールド回路、（２）は２つの信号を加える加算
器、（３）は２つの信号を引き算する引き算器。
（４）はある一定の値を発生する基準値発生器？ （５
Ａ）（５Ｂ）は２つの入力信号の大小を判別する比較器
。
Ａ）（５Ｂ）は２つの入力信号の大小を判別する比較器
。
（６ＡＸ６Ｂ）は入力信号の立上りで一定のパルスを出
力する単安定マルチバイブレータ、（７）は２つの信号
の論理和なとるゲート、（８Ａ）（８Ｂ）は入力信号を
クロック信号により保持するＤ・フリツプ・フロツプ、
（９）はセット入力とリセット入力により、パルスを発
生するＲ−８−フリップ・フロップ、 ＋ＩＩは２つの
信号の排他的論理和をとる排他的論理和ゲー） 、 （
１１Ａ）（１１Ｂ）は入力信号を電力増幅する増幅器、
ａＳは駆動されるステッピング・モータである。
力する単安定マルチバイブレータ、（７）は２つの信号
の論理和なとるゲート、（８Ａ）（８Ｂ）は入力信号を
クロック信号により保持するＤ・フリツプ・フロツプ、
（９）はセット入力とリセット入力により、パルスを発
生するＲ−８−フリップ・フロップ、 ＋ＩＩは２つの
信号の排他的論理和をとる排他的論理和ゲー） 、 （
１１Ａ）（１１Ｂ）は入力信号を電力増幅する増幅器、
ａＳは駆動されるステッピング・モータである。
従来のステッピング・モータの駆動装置は上記のように
構成されて、今、ある時刻において入力信号ａの電圧を
サンプル・ホールド回路（１）で保持した出力すがある
。この出力すと基準値発生器（４）の出力Ｃを算器（２
）で加えて信号ｄを出力する。又。
構成されて、今、ある時刻において入力信号ａの電圧を
サンプル・ホールド回路（１）で保持した出力すがある
。この出力すと基準値発生器（４）の出力Ｃを算器（２
）で加えて信号ｄを出力する。又。
サンプル・ホールド回路（１）の出力すから基準値発生
器（４）の出力Ｃを引き算器（３ンで引き算して、出力
ｅを得る。ここで、入力信号ａが加算器（２）の出力ｄ
より大きくなった場合、第１の比較器（’５Ａ）の出力
の論理が１なる。そして第１の単安定マルチバイブレー
タ（６Ａ）から、パルス出力ｆが出る。又。
器（４）の出力Ｃを引き算器（３ンで引き算して、出力
ｅを得る。ここで、入力信号ａが加算器（２）の出力ｄ
より大きくなった場合、第１の比較器（’５Ａ）の出力
の論理が１なる。そして第１の単安定マルチバイブレー
タ（６Ａ）から、パルス出力ｆが出る。又。
入力１ぎ号ａが引き算器（３）の値より小さくなった場
合には、第２の比較器（５Ｂ）の出力の論理が１になり
、第２の単安定マルチバイブレータ（６Ｂ）からパルス
出力ｇが出力する。そして、入力信号ａが。
合には、第２の比較器（５Ｂ）の出力の論理が１になり
、第２の単安定マルチバイブレータ（６Ｂ）からパルス
出力ｇが出力する。そして、入力信号ａが。
サンプル・ホールド回路（１）の出力すより、はとんど
変化しない、基準値発生器（４）の出力Ｃ以上、正にも
負にも変化しない場合は、第１及び第２の単安定マルチ
バイブレータ（６Ａ）（６Ｂ）より、パルス出力ｆ及び
ｇは出力されない。
変化しない、基準値発生器（４）の出力Ｃ以上、正にも
負にも変化しない場合は、第１及び第２の単安定マルチ
バイブレータ（６Ａ）（６Ｂ）より、パルス出力ｆ及び
ｇは出力されない。
ここで、入力信号ａが単調に増加している時には、上記
で説明したように、第１の単安定マルチバイブレータ（
６Ａ）からパルス出力ｆが発生し、論理和ゲート（７）
を通って、第１及び第２のＤフリップ・フロップ（８Ａ
）（８Ｂ）のクロック入力になる。又。
で説明したように、第１の単安定マルチバイブレータ（
６Ａ）からパルス出力ｆが発生し、論理和ゲート（７）
を通って、第１及び第２のＤフリップ・フロップ（８Ａ
）（８Ｂ）のクロック入力になる。又。
サンプル・ホールド回路（１）のサンプル・ホールド信
号ともなっており、この出力時点の入力信号ａをサンプ
ル・ホールド回路（１）で保持し、出力信号すになる。
号ともなっており、この出力時点の入力信号ａをサンプ
ル・ホールド回路（１）で保持し、出力信号すになる。
そして、第１のＤ＠クリップ＠７０ッグ（８Ａ）に入力
した第１のパルス信号りにより、第１のＤ・フリツプ・
フロツプ（８Ａ）の出力１は２次の第２のＤ・フリツプ
・フロツプ（８Ｂ）の可倒の出力ｍが論理１のため、論
理１に保持される。そして第２のパルス信号りにより、
第２のり、フリップ・フロップ（８Ｂ）のＱ側出力が論
理１になる。次に第３のパルス信号りにより、第１のＤ
・フリツプ・フロツプ（８Ａ）のＱ側出力１は、第２の
Ｄ・フリツプ・フロツプ（８Ｂ）の可倒出カが第２のパ
ルス信号りで論理０になっているので、論理０になる。
した第１のパルス信号りにより、第１のＤ・フリツプ・
フロツプ（８Ａ）の出力１は２次の第２のＤ・フリツプ
・フロツプ（８Ｂ）の可倒の出力ｍが論理１のため、論
理１に保持される。そして第２のパルス信号りにより、
第２のり、フリップ・フロップ（８Ｂ）のＱ側出力が論
理１になる。次に第３のパルス信号りにより、第１のＤ
・フリツプ・フロツプ（８Ａ）のＱ側出力１は、第２の
Ｄ・フリツプ・フロツプ（８Ｂ）の可倒出カが第２のパ
ルス信号りで論理０になっているので、論理０になる。
そして次の第４のパルス信号りにより、第２のＤ・フリ
ツプ・フロツプ（８Ｂ）のＱ供出カｊは論理０になる。
ツプ・フロツプ（８Ｂ）のＱ供出カｊは論理０になる。
この様に４つのパルスが論理和ゲートに入力されること
によって、信号１とｊの２相のパルス信号が発生し、信
号ｊは排他的論理和ゲー）Ｑｌを通り。
によって、信号１とｊの２相のパルス信号が発生し、信
号ｊは排他的論理和ゲー）Ｑｌを通り。
第２の増幅器（１１Ｂ）で電力増幅されて、信号１は直
接、第１の増幅器（１１Ａ）で増幅され、これら２つの
位相パルスがステッピング・モータａａに供給され、ス
テッピング・モータ＠が駆動される。ところで、Ｒ・８
・フリップ・フロッグ（９）と排他的論理和ゲートαｌ
はステッピング・モータ住ノの回転を正又は逆回転させ
る回路で、Ｒ−８・フリツプ・フロツプ（９）の出力に
は増加のときは、第１の単安定マルチバイブレータ（６
Ａ）の出力ｆにより、論理０になり、第２のＤ・フリツ
プ・フロツプ（８Ｂ）の出力ｊは、排他的論理和ゲート
Ｑｌをそのまま通り、第２の増幅器（１１Ｂ）で増幅さ
れ、ステッピング・モータα２に供給される。反対に減
少のときは。
接、第１の増幅器（１１Ａ）で増幅され、これら２つの
位相パルスがステッピング・モータａａに供給され、ス
テッピング・モータ＠が駆動される。ところで、Ｒ・８
・フリップ・フロッグ（９）と排他的論理和ゲートαｌ
はステッピング・モータ住ノの回転を正又は逆回転させ
る回路で、Ｒ−８・フリツプ・フロツプ（９）の出力に
は増加のときは、第１の単安定マルチバイブレータ（６
Ａ）の出力ｆにより、論理０になり、第２のＤ・フリツ
プ・フロツプ（８Ｂ）の出力ｊは、排他的論理和ゲート
Ｑｌをそのまま通り、第２の増幅器（１１Ｂ）で増幅さ
れ、ステッピング・モータα２に供給される。反対に減
少のときは。
Ｒ＠Ｓ・フリツプ・フロツプ（９）の出力には第２の単
安定マルチバイブレータ（６Ｂ）の出力ｇにより。
安定マルチバイブレータ（６Ｂ）の出力ｇにより。
論理１になり、第２のＤ・フリツプ・フロツプ（８Ｂ）
の出力ｊは排他的論理和ゲート住１により９反転され、
第２の増幅器（１１Ｂ）で増幅され、上記の増加のとき
と位相が違う信号が、ステッピング−モータ１１２に供
給され、逆転する。
の出力ｊは排他的論理和ゲート住１により９反転され、
第２の増幅器（１１Ｂ）で増幅され、上記の増加のとき
と位相が違う信号が、ステッピング−モータ１１２に供
給され、逆転する。
しかるにこの従来装置は上記動作説明から明らかなよう
に正転−逆転の切り換えをＲ−８・フリツプ・フロツプ
（９）のＲ又はＳ入力への信号のみで行なっているため
、第１及び第２の単安定マルチバイブレータ（６ＡＸ６
Ｂ）の幅及びサンプル・ホールド回路（１）のサンプル
・ホールド時間のため、急激な変化の入力波形、たとえ
ば、のこぎり波のような波形が入力されても、ステッピ
ング・モータ（Ｌａは、変化分の値だけ回転せず、一方
向に回転しつづけるというような欠点があった。
に正転−逆転の切り換えをＲ−８・フリツプ・フロツプ
（９）のＲ又はＳ入力への信号のみで行なっているため
、第１及び第２の単安定マルチバイブレータ（６ＡＸ６
Ｂ）の幅及びサンプル・ホールド回路（１）のサンプル
・ホールド時間のため、急激な変化の入力波形、たとえ
ば、のこぎり波のような波形が入力されても、ステッピ
ング・モータ（Ｌａは、変化分の値だけ回転せず、一方
向に回転しつづけるというような欠点があった。
第１図の主要部分のタイム・チャートを第２図に示す。
この発明はかかる欠点を改善する目的でなされたもので
、Ａ／Ｄ変換器、遅延回路、Ｔ・フリツプ・フロツプ、
レジスタなどを使用して，デイジタル化することにより
、上記欠点を改善するものである。
、Ａ／Ｄ変換器、遅延回路、Ｔ・フリツプ・フロツプ、
レジスタなどを使用して，デイジタル化することにより
、上記欠点を改善するものである。
第３図は、この発明の一実施例を示す構成図であり、第
３図においてα謙は入力信号をディジタル信号に変換す
るＡ／Ｄ変換器、 （１４１は入力のパルス信号を遅延
させる遅延回路、 ＋１４９は入力パルス信号ごとに出
力の論理が返転するＴ・フリツプ・フロツプ、 （１６
ＡＸ１６Ｂ）は入力のディジタル信号をクロック信号に
より、保持するレジスタ、αηは２つのディジタル入力
を比較し９等しい出力と大小の出力があるディジタルの
比較器、 Ｑ８は負論理の入力の積をとる負論理積ゲー
ト＋ （８Ａ）（８Ｂ）は入力信号をクロック信号によ
り保持するＤ・フリツプ・フロツプ、四は２つの信号の
排他的論理和を出力するゲー） ＋ （１１Ａ）（１１
Ｂ）は入力信号を電力増幅する増幅器、０邊は駆動され
るステッピング・モータである。
３図においてα謙は入力信号をディジタル信号に変換す
るＡ／Ｄ変換器、 （１４１は入力のパルス信号を遅延
させる遅延回路、 ＋１４９は入力パルス信号ごとに出
力の論理が返転するＴ・フリツプ・フロツプ、 （１６
ＡＸ１６Ｂ）は入力のディジタル信号をクロック信号に
より、保持するレジスタ、αηは２つのディジタル入力
を比較し９等しい出力と大小の出力があるディジタルの
比較器、 Ｑ８は負論理の入力の積をとる負論理積ゲー
ト＋ （８Ａ）（８Ｂ）は入力信号をクロック信号によ
り保持するＤ・フリツプ・フロツプ、四は２つの信号の
排他的論理和を出力するゲー） ＋ （１１Ａ）（１１
Ｂ）は入力信号を電力増幅する増幅器、０邊は駆動され
るステッピング・モータである。
この発明の動作について説明する。第３図において、入
力信号ａはクロック信号Ｏにより、Ａ／Ｄ変換器（１３
で，デイジタル信号ｐに変換される。一方、クロツク１
百号０は遅延回路ＩでＡ ／ Ｄ変換器α騰の変換時間
以上遅延され、その出力ｇはＴ・フリツプ・フロツプα
９に入力されＱ側出力ｒは論理１になる。この時、出力
ｒにより第１のレジスタ（１６Ａ）にＡ／Ｄ変換器（１
３の出力ｐが保持される。次のパルス信号０により、上
記と同じ動作でＡ／Ｄ変換変換器α質換された出力ｐは
、今度はＴ・フリツプ・フロツプα９のτ側の出力８が
論理１になり。
力信号ａはクロック信号Ｏにより、Ａ／Ｄ変換器（１３
で，デイジタル信号ｐに変換される。一方、クロツク１
百号０は遅延回路ＩでＡ ／ Ｄ変換器α騰の変換時間
以上遅延され、その出力ｇはＴ・フリツプ・フロツプα
９に入力されＱ側出力ｒは論理１になる。この時、出力
ｒにより第１のレジスタ（１６Ａ）にＡ／Ｄ変換器（１
３の出力ｐが保持される。次のパルス信号０により、上
記と同じ動作でＡ／Ｄ変換変換器α質換された出力ｐは
、今度はＴ・フリツプ・フロツプα９のτ側の出力８が
論理１になり。
第２のレジスタ（１６Ｂ）にＡ／Ｄ変換変換器量力ｐ力
（保持される。上記の様にＴ・フリツプ・フロツプｕ９
にパルス信号ｇが入力されるたびに、第１のレジスタ（
１６Ａ）と第２のレジスタ（１６Ｂ）に交互にＡ／Ｄ変
換器α３の出力が保持される。そして、比較器０により
、第１と第２のレジスタ（Ｌ６Ａ）（１６Ｂ）の出力が
比較され、同一出力ｔの論理が０のとき。
（保持される。上記の様にＴ・フリツプ・フロツプｕ９
にパルス信号ｇが入力されるたびに、第１のレジスタ（
１６Ａ）と第２のレジスタ（１６Ｂ）に交互にＡ／Ｄ変
換器α３の出力が保持される。そして、比較器０により
、第１と第２のレジスタ（Ｌ６Ａ）（１６Ｂ）の出力が
比較され、同一出力ｔの論理が０のとき。
次の負論理積ゲートα・のゲートが開いて、第１及び第
２のＤ・フリップ−フロップ（８ＡＸ８Ｂ）にクロック
信号Ｖが供給される。ところで、第１及び第２のＤ・フ
リツプ・フロツプ（８ＡＸ８Ｂ） Ｉ排他的論理和ゲー
ト（ＩＧ第１及び第２の増幅器（１１ＡＸ１１Ｂ）及び
ステッピングｅモータαりの動作は前記第１図の従来回
路のところで説明したとおりであるが、第２の増幅器（
１１Ｂ）へのパルスの位相の切換えは。
２のＤ・フリップ−フロップ（８ＡＸ８Ｂ）にクロック
信号Ｖが供給される。ところで、第１及び第２のＤ・フ
リツプ・フロツプ（８ＡＸ８Ｂ） Ｉ排他的論理和ゲー
ト（ＩＧ第１及び第２の増幅器（１１ＡＸ１１Ｂ）及び
ステッピングｅモータαりの動作は前記第１図の従来回
路のところで説明したとおりであるが、第２の増幅器（
１１Ｂ）へのパルスの位相の切換えは。
ディジタル比較器（Ｉηの以下出力Ｕにより切換えてい
る。
る。
以上説明したように、この発明によれば、ステッピング
・モータへの２相のパルス信号の作成は外部からのクロ
ック信号の周波数によるため、入力電圧の急激な変化に
対しても，クロツク信号の周波数を変えることによって
、ステッピング・モータを応答させることができる。
・モータへの２相のパルス信号の作成は外部からのクロ
ック信号の周波数によるため、入力電圧の急激な変化に
対しても，クロツク信号の周波数を変えることによって
、ステッピング・モータを応答させることができる。
第３図の主要部分のタイム・チャートを第４図に示す。
第１図は従来の装置を示す図、第２図は第１図の主要部
分のタイム・チャート、第３図はこの発明の一実施例を
示す図、第４図は第３図の主要部分のタイムーチャーー
トである。 図において、（１）はサンプル・ホールド回路、（２）
は加算器、（３）は引き算器、（４）は基準値発生器。 （５ＡＸ５Ｂ）は比較器？ （６ＡＸ６Ｂ）は単安定マ
ルチバイブレータ、（７）は論理和ゲート、（８Ａ）（
８Ｂ）はＤ・フリツプ・フロツプ、（９）はＲ＠Ｓ・フ
リツプ・フロツプ、Ｑ呻は排他的論理和ゲート、 （１
１Ａ）（１１Ｂ）は増幅器、αつはステッピング・モー
タ、（１騰はＡ ／ Ｄ変換器、 （１４１は遅延回路
、α９はＴ・フリップ−フロップ、 （１６Ａ）（１６
Ｂ）はレジスタ、αηはディジタル比較器、ａ旧家負論
理績ゲートである。 なお２図中同一符号は同一または相当部分を示す。
分のタイム・チャート、第３図はこの発明の一実施例を
示す図、第４図は第３図の主要部分のタイムーチャーー
トである。 図において、（１）はサンプル・ホールド回路、（２）
は加算器、（３）は引き算器、（４）は基準値発生器。 （５ＡＸ５Ｂ）は比較器？ （６ＡＸ６Ｂ）は単安定マ
ルチバイブレータ、（７）は論理和ゲート、（８Ａ）（
８Ｂ）はＤ・フリツプ・フロツプ、（９）はＲ＠Ｓ・フ
リツプ・フロツプ、Ｑ呻は排他的論理和ゲート、 （１
１Ａ）（１１Ｂ）は増幅器、αつはステッピング・モー
タ、（１騰はＡ ／ Ｄ変換器、 （１４１は遅延回路
、α９はＴ・フリップ−フロップ、 （１６Ａ）（１６
Ｂ）はレジスタ、αηはディジタル比較器、ａ旧家負論
理績ゲートである。 なお２図中同一符号は同一または相当部分を示す。
Claims (1)
- ２つの入力端の第１の入力端に，アナログ入力電圧を
入力し，一方第２の入力端にはクロツク信号を入力し，
デイジタル信号に変換するＡ／Ｄ変換器と，クロツク信
号を入力し，遅延させる遅延回路と，上記，遅延回路の
出力クロツクを入力し，このクロツク入力ごとに，論理
１及び論理０の出力が反転するＴ・フリツプ・フロツプ
と，１つの入力端には上記Ｔ・フリツプ・フロツプの論
理１側の出力が入力され，他の入力端には上記Ａ／Ｄ変
換器の出力を入力し，クロツク入力信号により，データ
を保持する第１のレジスタと，上記Ｔ・フリツプ・フロ
ツプの論理０側の出力が入力され，他の入力端には上記
Ａ／Ｄ変換器の出力を入力し，クロツク入力信号により
，データ保持する第２のレジスタと，上記第１のレジス
タの出力と上記第２のレジスタの出力を入力し，比較信
号を出力する比較器と，２つの入力端の第１の入力端に
は，上記比較器の同一出力端が入力され，第２の入力端
には，上記遅延回路の出力が入力されて，これらの信号
の負論理の積の出力をする負論理積ゲートと，２つの入
力の第１の入力端には上記の負論理積ゲートの出力が入
力され，第２の入力端には，第２のＤ・フリツプ・フロ
ツプの論理０側の出力が入力され，負論理積ゲートの出
力の立上りにより，第２の入力端に与えられた信号を保
持する第１のＤ・フリツプ・フロツプと，上記第１のＤ
・フリツプ・フロツプの論理１側出力を入力し，増幅し
た信号を出力する第１の増幅器と，２つの入力端の第１
の入力端には，上記負論理積ゲートの出力を入力し，第
２の入力端には，上記第１のＤ・フリツプ・フロツプの
論理１側出力が入力され，第１の入力端の立上りの信号
により，第２の入力端に与えられた信号を保持する第２
のＤ・フリツプ・フロツプと，２つの入力端の第１の入
力端には，上記第２のＤ・フリツプ・フロツプの論理０
側出力が入力し，第２の入力端には，上記比較器の以下
出力が接続されて，両方の論理の排他的論理和を出力す
る排他的論理和ゲートと，上記排他的論理和ゲートの出
力を入力し，増幅した信号を出力する第２の増幅器とを
備えたことを特徴とするステツピング・モータ駆動装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14821484A JPS6126499A (ja) | 1984-07-17 | 1984-07-17 | ステツピツグ・モ−タ駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14821484A JPS6126499A (ja) | 1984-07-17 | 1984-07-17 | ステツピツグ・モ−タ駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6126499A true JPS6126499A (ja) | 1986-02-05 |
Family
ID=15447820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14821484A Pending JPS6126499A (ja) | 1984-07-17 | 1984-07-17 | ステツピツグ・モ−タ駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126499A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7397927B2 (en) | 2004-11-19 | 2008-07-08 | Bose Corporation | Loudspeaker suspension |
-
1984
- 1984-07-17 JP JP14821484A patent/JPS6126499A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7397927B2 (en) | 2004-11-19 | 2008-07-08 | Bose Corporation | Loudspeaker suspension |
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