JPS61263343A - 長パケツト内ビツト誤り検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はパケット交換におけるビット誤シ検出装置に
関し、特にパケット長が長い場合のパケット内に卦＃／
＋ス隠りを検出する長パケット内ビット誤〕検出装置に
関するものである。

〔従来の技術〕

従来のパケット交換における誤シ検出装置は、パケット
をフラグ、アドレスフィールド、制御フィール１”、情
報フィールド、フレームチェックシーケンス、フラグか
ら構成されるＨＤＬＣＯフレーム構成に対するものであ
シ、アドレスフィールド。

制御フィールド、情報フィールドの全フィールドに対し
て、演算を行ない、この結果を誤シ検出のためのフレー
ムチエツクシーケンスに収容していた。

〔発明が解決しようとする問題点〕

従来のパケット内ビット誤シ検出装置では、パケット内
における情報フィールド長を長くすると、情報フィール
ド内にビット誤シの発生する確率が高くなシ、誤シ検出
時に再送されるフレーム長も長くなるので、実効的なデ
ータ伝送速度が低下する。また、１つのフレーム内の情
報フィールド長を長くしない場合には同量の情報を送る
ために必要なパケット数が多くな〕、パケット交換機の
パゲット処理能力に加わる負担が増加し、実効的なデー
タ伝送速度が低下するなどの問題がある。

〔問題点を解決するための手段〕

この発明に係る長パケット内ビット誤力検出装置は、１
フレーム内の情報フィールドを複数個のサブフィールド
に分割し、各サブフィールド毎に誤シ検出を行なうよう
にしたものである。

〔作用〕

この発明においては、長い情報フィールドを持つパケッ
トであシながら、ビット誤シの検出能力を高めることが
でき、しかも、ビット誤）検出時に、誤シ検出されたサ
ブフィールドのみ再送するととＫよってパケット伝送、
パケット交換の能力を高めることができる。

〔実施例〕

第１図（ａ）および第１図（ｂ）はこの発明に係る長パ
ケット内ビット誤シ検出装置を示すブロック図であシ、
特に第１図（ａ）はパケット送出装置のブロック図を示
し、第１図（ｂ）はパケット受信装置のブロック図を示
す。同図において、１は送出すべき情報ＳＩ（第２図参
照）が入力するデータ入力端子、２はカウント入力端子
、３はパケットを送出するとき、制御信号が入力する制
御入力端子、４はアドレスフィールド人およびコントロ
ールフィールドＣの信号が入力するアドレスコントロー
ルフィールド入力端子、５は前記カウント入力端子２に
接続される入力端子５ｍ　ｌ出力端子５ｂを備えた連番
発生回路、６は前記データ入力端子１に接続された入力
端子６１．との連番発生回路５の出力端子５ｂに接続さ
れた入力端子６ｂ　、選択入力端子６ｃ＋および出力端
子６ｄを備えた選択回路、７はこの選択回路６の出力端
子６ｄに接続された入力端子７１Ｌ、出力端子ｙｂを備
えた７レ一ムチエツクシーケンス発生回路、８はこのフ
レームチェックシーケンス発生回路Ｔの出力端子７ｂに
接続された入力端子８１．出力端子８ｂを備え、入力信
号において″１”が５個連続した場合、その直後に１個
の＠０１を挿入して出力するゼロ挿入回路、９は出力端
子９ａからフラグパターンを出力するフラグパターン発
生回路、１０はゼロ挿入回路８の出力端子８ｂに接続さ
れた入力端子１０ａ、フラグパターン発生回路９の出力
端子９ａに接続された入力端子１０ｂ、入力端子１０ｃ
、出力端子１０ｄを備えた選択回路、１１は制御入力端
子３に接続された入力端子１１ａ２選択回路６の入力端
子６ｃに接続された出力端子１１ｂ１選択回路１０の入
力端子１０ｅに接続された出力端子１１ｃ、出力端子１
１ｄおよび出力端子１１ｅを備えた制御回路、１２は選
択回路１０の出力端子１０ｄに接続された入力端子１２
ａ、アドレスコントロールフィールド入力端子４に接続
された入力端子１２ｂ、制御回路１１の出力端子１１ｄ
Ｋ接続された入力端子１２ｃ、出力端子１２ｄを備えた
選択回路、１３はこの選択回路１２の出力端子１２ｄに
接続された入力端子１３ｍ、出力端子１３ｂを備えたフ
レームチェックシーケンス発生回路、１４はこのフレー
ムチェックシーケンス発生回路１３の出力端子１３ｂに
接続された入力端子１４ａ、出力端子１４ｂを備えたゼ
ロ挿入回路、１５は出力端子１５亀からフラグパターン
を出力するフラグパターン命命ＩＥ１１ｍ−１Ｒｋ＋ゼ
ロ堰λＨ鯰１１の出力端子１４ｂに接続された入力端子
１６１．フラグパターン発生回路１５の出力端子１５１
に接続された入力端子１６ｂ、制御回路１１の出力端子
１１・に接続された入力端子１ｉｅｒ出力端子１８ｄを
備えた選択回路、１γはこの選択回路１６の出力端子ｌ
ａｄに接続されたデータ出力端子、１８はデータ入力端
子、１９はこのデータ入力端子１８に接続された入力端
子１９１．出力端子１９ｂを備えたフラグパターン検出
回路、２０はこのフラグパターン検出回路１９の出力端
子１９ｂに接続された入力端子２０ｍ　、出力端子２０
ｂを備えたゼロ除去回路、２１はこのゼロ除去回路２０
の出力端子２０ｂに接続された入力端子２１龜、出力端
子２１ｂおよび２１ｃを備えたフレームチェックシーケ
ンス検査回路、２２はとの７レ一ムチエツクシーケンス
検査回路２１の出力端子２１ｅに接続された入力端子２
２畠、出力端子２２ｂおよび２２ｅを備えた情報フィー
ルド分離回路、２３はこの情報フィールド分離回路２２
の出力端子２２ｅに接続された入力端子２３ａ、出力端
子２３ｂを備えたフラグパターン検出回路、２４はこの
７ラグパタ一ン検出回路２３の出力端子２３ｂに接続さ
れた入力端子２４ａ、出力端子２４ｂを備えたゼロ除去
回路、２５はこのゼロ除去回路２４の出力端子２４ｂに
接続された入力端子２５ａ、出力端子２５ｂおよび２５
ｅを備えたフレームチェックシー−ケンス検査回路、２
６はこのフレームチェックシーケンス検査回路２５の出
力端子２５１２　Ｋ接続された入力端子２６ａ、出力端
子２８ｂおよび２６ｃを備えた情報分離回路、２７はフ
レームチェックシーケンス検査回路２１の出力端子２１
ｂに接続された検査出力端子、２８は前記情報フィール
ド分離回路２２の出力端子２２ｂに接続されたアドレス
コントロールフィールド出力端子、２９シよび３０は前
記情報分離回路２Ｂの出力端子２６ｂおよび２８６にそ
れぞれ接続された連番出力端子および情報出力１１１１
子、３１は前記フレームチェックシーケンス検査回路２
５の出力端子２５ｂに接続された検査出力端子である。

なお、第２図は第１図（ａ）および第１図伽）に用いら
れるパケットのフレーム構成を示す図であシ、１フレー
ムはフラグＦ、アドレスフィールド人。

コントロールフィール’ｔ”ｃ、ｍ報フィールドＩ。

フレームチェックシーケンスＦＣ８、７ラグＦから構成
される。さらに、この情報フィールドエはサブフラグＦ
Ｓ　、連番ＳＮ　、副情報フィールドＳ！。

副フレームチェックシーケンス５ＦＣＢ　、サブフラグ
ｙｓからなる複数個の副フレームから構成されている。

次に上記構成による長パケット内ビット誤シ検出装置の
動作について説明する。まず、パケットを送出しない間
は制御信号が制御入力端子３に入力しないので、制御回
路１１の出力端子１１・は＠″Ｏｍである。このため、
選択回路１６はその入力端子１６ｅに＠０１が入力する
ため、その入力端子１６ｂに入力するフラグパターンが
出力端子１６ｄに出力される。したがって、データ出力
端子１γから７ラグパターンが出力される。次に、パケ
ットを送出するときには制御信号が制御入力端子３に入
力するので、制御回路１１が動作し、その出力端子１１
ｄｔｊニー０’となる。したがって、選択回路１２はそ
の入力端子１２ｅに″１”が入力するので、その入力端
子１２ｂに入力するアドレスフィールド人およびコント
ロールフィールドＣの信号が出力端子１２ｄに出力され
る。次に、制御回路１１の出力端子１１＋は＠０”とな
シ、出力端子１１ｄは″１”となる。

とのため、選択回路１０はその入力端子１０ｃに＠０”
が入力するため、その入力端子１０ｂに入力するフラグ
パターンが出力端子１０ｄに出力される。また、選択回
路１２はその入力端子１２ｅに１１”が入力するので、
その入力端子１２＆に入力する信号が出力端子１２ｄに
出力される。とれによシ、フラグ発生回路９から出力さ
れた７２グパターンは選択回路１０の入力端子１ｏｂ＠
ｉカ端子１０ｄ−選択回路１２の入力端子１２ａ・出力
端子１２ｄ−フレームチェックシーケンス発生回路１３
０入力端子１３１に入力する。次に、制御回路１１の出
力端子１１ｂは１０”となシ、出力端子１１ａは＠１”
となる。このため、選択回路６はその入力端子６Ｃに０
１が入力するため、その入力端子６ｂに入力する信号が
出−ｈ備半ｃｄに出力嘴打スヘネ斧、選択回路“１０は
その入力端子１０ｅに１０ｍが入力するので、その　　
。

入力端子１０ｍに入力する信号が出力端子１０ｄに出力
される。そして、カウント入力端子２に入力パルスが入
力すると、連番発生回路５はその入力端子５ａＫ人カパ
ルスが入力するので、連番が１つ加算され、出力端子５
ｂから出力される。これによシ、１つ加算された連番が
、この連番発生回路５の出力端子５ｂ−選択回路６の入
力端子６ｂ・出力端子６ｄ−フレームチェックシーケン
ス発生回路７０入力端子７ｍに入力する。次に、制御回
路１１の出力端子１１ｂは１１”となる。このため、選
択回路６はその入力端子６ｃに＠１”が入力するため、
その入力端子６１に入力する信号が出力端子６ｄに出力
される。とのため、データ入力端子１に入力する送出す
べき情報ＳＩはこの選択回路６０入力端子６１・出力端
子６ｄを介してフレームチェックシーケンス発生回路７
の入力端子７ａに入力する。これによシ連番ＳＮおよび
送出すべき情報ＳＩはこのフレームチェック発生回路Ｔ
を経由してゼロ挿入回路８の入力端子８ａに送られたの
ち、とのフレームチェック発生回路γは副フレームチェ
ックシーケンス５ｐｃｓ　（ｍ　２図参照）を発生し、
ゼロ挿入回路８の入力端子８ａに送られる。こうして、
１つの副フレーム内の情報がゼロ挿入回路８２選択回路
１Ｇ２選択回路１２を経由シて、７レ一ムチエツクシー
ケンス回路１３の入力端子ｔＳａに送シ込まれる。続い
て、制御回路１１の出力端子ｔ１ｅは″０”となる。こ
のため、選択回路１０はその入力端子１０ｅに＠０＃が
入力するため、その入力端子ＩＱｂに入力する信号が出
力端子・１０４に出力される。このため、フラグパター
ン発生回路９の出力端子９ａから出力されたフレームパ
ターンは選択回路１Ｇの入力端子１０ｂ・出力端子１０
ｄ−選択回路１２の入力端子１２１・出力端子１２ｄを
介して７レ一ムチエツクシーケンス発生回路１３の入力
端子１３＆に入力する。ここで、送出すべき情報ＳＩが
まだある場合にはカウント入力端子２に再度人力パルス
が入力されると、連番発生回路５はその入力端子５＆に
入カバルスが入力するので、連番が１つ加算され、出力
端子５ｂから出力される。このため、上述の動作と同様
にして、ゼロ挿入処理されたあとの副フレームがフレー
ムチェックシーケンス回路１３の入力端子１３ｍに送シ
込まれる。このフレームチェーンシーケンス回路１３は
アドレスフィールド人、コントロールフィールドＣ２お
よび副フィールドに対してこれらを通過させると共に順
次演算を行ない、最後の副フィールドが通過したあとで
、フレームチェックシーケンスＦＯ８を発生する。そし
て、このフレームチェックシーケンス回路１３の出力端
子１３ｂから出力された信号はゼロ挿入回路１４の入力
端子１４県に入力するが、入力信号において１”が５個
連続した場合には、その直後に１個の′Ｏ”を挿入して
出力する。こうして、ゼロ挿入回路１４の出力端子１４
ｂから出力された信号は選択回路１６の入力端子１６１
・出力端子１８ｄを介してデータ出力端子ＩＴに出力さ
れる。そして、フレームチェックシーケンスＦＣ８がこ
の選択回路１Ｂを通過したあと、制御回路１１の出力端
子１１・は１０＃となる。このため、選択回路１６はそ
の入力端子１６ｅに＠Ｏ＃が入力するため、その入力端
子１６ｂに入力するフラグパターンが出力端子１８ｄに
出力される。

このように動作するため、データ出力端子１７から第２
図に示すフレーム構成をもつノくケラト信号が出力され
る。次に１データ入力端子１８に受傷されたデータはフ
ラグパターン検出回路１９の入力端子１９１に入力する
。したがって、フラグノくターン検出回路１９はフレー
ムを見つけたのち、ゼロ除去回路２０により、。パケッ
ト送出回路で挿入された′″Ｏ”を除去して、もとのフ
レームに再現する。そして、フレームチェックシーケン
ス検査回路２１はフレームのビット誤りを検出し、結果
をその出力端子２１ｂを介して検査出力端子２Ｔに出力
する。そして、このフレームチェックシーケンス検査回
路２１の出力端子２１ｃから情報フィールド分離回路２
２に出力されたフレームはアドレスフィールド人および
コントロールフィールドＣと、情報フィールドエに分離
される。このアドレスフィールドＡおよびコントロール
フィールドＣは情姐吋ノー鱈、ＬＥＡ、請ｌ′Ｆｉ′Ｉ
嫂りウ小出す５梁フフｂづ）医アドレスコントロールフ
ィールド出力端子２Ｂに出力される一方、情報フィール
ドＩはフラグパターン検出回路２３の入力端子２釦に出
力される。このフラグパターン検出回路２３は情報フィ
ールドエ内の副フラグＦＳを検出することにより、各サ
ブフィールドＳＦを見つけ、そしてゼロ除去回路２４に
より更にサブフィールドＳＦ内の挿入された＠θ″を除
去するととにより、連番ＳＮ、副情報フィールドＳＩ、
副フレームチェックシーケンス５ＦＣ８が再現される。

次に、各サブフィールドＳＦが、フレームチェックシー
ケンス検査回路２５の入力端子２５ｍに入力するので、
このフレームチェックシーケンス検出回路２５は副フレ
ームチェックシーケンス５ＦＣＳを使って、各サブフィ
ールドＳＦのビット誤りを各サブフィールドＳＦ毎に検
出し、その検出結果を出力端子２５ｂを介して検査出力
端子３１に出力される一方、その出力端子２５ｅから各
サブフィールドＳＦの連番８Ｎと副情報フィールドＳＸ
が出力され、情報分離回路２６０入力端子２６＆に入力
する。したがって、情報分離回路２６は入力する連番Ｓ
Ｎと副情報フィールドＳＩとを分離して、出力端子２６
ｂから連番出力端子２９に連番を出力する一方、出力端
子２６ｅから情報出力端子３０に副情報フィールドＳＩ
を出力する。とのようＫして、第２図に示すフレーム構
成をもつ信号を受信し処理することができる。

〔発明の効果〕

以上詳細に説明したように、この発明に係る長パケット
内ビット誤シ検出装置によれば、１フレーム内の情報フ
ィールドをサブフィールドに分割し、各サブフィールド
毎に誤シ検出を行なうことによシ、パケット交換機のパ
ケット処理能力に負担をかけることがないうえ、長い情
報フィールドを持つパケットであシながらビット誤シの
検出能力を高くすることができる。しかも、ビット誤シ
検出時に誤）検出され念サブフィールドのみ再送するこ
とによって、実効的なパケット伝送、パケット交換の能
力を高めることができるなどの効果がある。

【図面の簡単な説明】

第１図（ＩＬ）および第１図（ｂ）はこの発明゛に係る
長パケット内ビット誤シ検出装置の一実施例を示すブロ
ック図、第２図は第１図（＆）および第１図（ｂ）に用
いられるパケットのフレーム構成を示す図である。 １・・・Φデータ入力端子、２・・・・カウント入力端
子、３−・・・制御入力端子、４・・・・アドレスコン
トロールフィールド入力端子、５・・・・連番発生回路
、６・・・・選択回路、７・・・・フレームチェックシ
ーケンス発生回路、８・・・−ゼロ挿入回路、９嗜・・
・フラグパターン発生回路、１０・・・・選択回路、１
１・Φ・・制御回路、１２・・φ・選択回路、１３・・
−・フレームチェックシーケンス発生回路、１４・・・
・ゼロ挿入回路、１５・・・φフラグパターン発生回路
、１６φ・・・選択回路、１Ｔ・・・−データ出力端子
、１８・・・・データ入力端子、１９・ｅ・・フラグパ
ターン検出回路、２０・・・・ゼロ除去回路、２１・φ
・・フレームチェックシーケンス検査回路、２２Φ・・
・情報フィールド分離回路、２３Ｉ１１１・会フラグパ
ターン検出回路、２４拳・・・ゼロ除去回路、２５・・
ｅ・フレームチェックシーケンス検査ｆｉｇ、２６・・
・・情報分離回路、２Ｔ・・・・検査出力端子、２８・
−・Φアドレスコントロールフィールド入力端子、２９
・・・・連番出力端子、３０−・・・情報出力端子、３
１・・・・検査出力端子。

Claims (1)

【特許請求の範囲】
1. フラグ、アドレスフィールド、コントロールフィールド
   、情報フィールド、フレームチェックシーケンス、フラ
   グの順でパケットを構成し、この情報フィールドは複数
   個の副フレームに分割し、各副フレームは副フレームチ
   ェックシーケンス、副情報フィールドおよび副フレーム
   間を区切る副フラグにより構成することにより、副フレ
   ームチェックシーケンスで副フレーム内の副フレームチ
   ェックシーケンス以外の全ビットに対する誤りを検出す
   ることを特徴とする長パケット内ビット誤り検出装置。