JPH0421230A - ディジタルインタフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は例えばディジタルオーディオチーブレコーダ
において外部機器とディジタルデータをインタフェース
するためのディジタルインタフェース回路に関するもの
である。

〔従来の技術〕

第４図はディジタルオーディオチーブレコーダ（ＤＡＴ
）　におけるディジタルインタフェース回路の部を示し
たブロック図である。図において、（１）は受信データ
入力回路で、入力される受信データＤ１からＰＣＭオー
ディオデータＤ２、付加情報であるチャンネルビットデ
ータＤ３、誤り検出用冗長信号Ｄ４及びクロック基準信
号Ｄ５を分離して出力する。（２）は上記誤り検出用冗
長信号Ｄ４に基づいてパリティチエツクし、パリティ検
出結果データＤ６を出力するパリティチエツク回路、（
３）は上記クロック基準信号Ｄ５に基づいてシフトクロ
ックＤ７を発生するクロック発生器、（４）はパリティ
チエツク回路（２）のパリティ検出結果データＤ６に基
づいて復調データ中に誤りがあったか否かを判定し判定
結果データＤ８を出力する判定回路、（５）はシフトレ
ジスタであり、上記ＰＣＭオーディオデータＤ２は図示
しない後段のデータ処理回路に出力され、またシフトレ
ジスタ（５）の出力は図示しない後段の情報処理回路に
出力され、同様に上記判定回路（４）の判定結果Ｄ８は
後段の処理回路に出力されるようになされている。また
、ここで、上記受信データＤ１及び付加情報であるチャ
ンネルビットデータＤ３の構成に関してはＥＩＡＪ規格
ＣＰ−３４Ｏｒディジタルオーディオインタフェース」
に詳細が記載されているものに従っており、この規格に
よると、ＤＡＴにおいては受信データＤ１はＬ％Ｒ２チ
ャンネルのサブフレームデータを合わせて１フレームと
し、１９２フレームで１ブロツクのデータとして構成さ
れている。また、上記チャンネルビットデータＤ３は１
フレームで１ビツト、１ブロツクで１９−２ビツト＝２
４バイトのデータで構成されており、同一フレーム中は
同じデータである。従って、チャンネルビットデータＤ
３は１フレーム毎に２つのサブフレームデータのうちい
ずれか一方を入力して処理される。

次に上記第４図構成の回路動作について説明する。

受信データＤ、は受信データ入力回路（１）に入力され
ると、データが各々分離され、ＰＣＭオーディオデータ
Ｄ２は後段のデータ処理回路に出力され、付加情報であ
るチャンネルビットデータＤ３はシフトレジスタ（５）
に入力される。また、パリティチエツク回路（２）では
受信データ入力回路（１）より復調データ（受信データ
は上記ＥＩＡＪ規格にある通りバイフェーズ変調されて
おり、復調回路は受信データ入力回路（１）に含まれる
）を入力し、復調データ中の誤り検出用に付加された冗
長信号であるパリティ信号を用いて誤り検出が行なわれ
る。その検出結果Ｄ６は判定回路（４）に入力され、受
信データＤ、の１ブロツク中に誤りがあったか否かが判
定される。そして、その判定結果Ｄ８は後段の処理回路
にてデータの正誤を表す情報として用いられる。

さらに、上記以外のデータ（上記ＥＩＡＪ規格にあるｖ
ビット及びＵビットデータ）も受信データ入力回路（１
）で分離され、後段で処理されるが、第４図では略され
ている。また、クロック発生器（３）はチャンネルビッ
トデータＤ３をシフトレジスタ（５）に入力するときの
シフトクロックを供給している。尚、シフトレジスタ（
５）に人力されたチャンネルビットデータは次段にてデ
ータ処理が行なわれる。

〔発明が解決しようとする課題〕

従来のディジタルインタフェース回路は以上の様に、１
フレーム毎に２つのサブフレームのチャンネルビットデ
ータの内いずれか一方のみをシフトレジスタ（５）にシ
フトインする様に構成されているので、従って、シフト
インしようとしている方のサブフレームデータが誤って
いる場合、他方が正しい場合でも判定回路（４）におい
てはデータ誤りと判定していた。即ち、シフトインされ
ない方のデータ及びそのパリティチエツク結果が有効に
活用されていないという問題点があった。

この発明は上記の様な問題点を解決するためのもので、
１フレーム中の各サブフレームデータのパリティチエツ
ク結果によって正しい方のサブフレームデータ中のチャ
ンネルビットデータを選択的にシフトレジスタとそれに
接続された後段の処理回路に入力することができるディ
ジタルインタフェース回路を得ることを目的とする。

〔課題を解決するための手段］ この発明に係るディジタルインタフェース回路は、デー
タを識別する付加情報及び誤り検出用冗長信号が含まれ
、該付加情報が複数のサブフレームからなるフレームを
単位として複数のフレームで構成されるディジタルデー
タを受信する受信データ入力回路と、上記各サブフレー
ム中のビット誤りを判定する誤り判定手段と、上記判定
結果に基づき上記フレーム内の付加情報を選択し出力す
る選択手段とを備えたものである。

〔作用〕

この発明におけるディジタルインタフェース回路は、誤
り判定手段の判定結果に基づき、選択手段により受信デ
ータ中の付加情報の内正しいものを選択出力する。

〔実施例〕

以下、この発明の一実施例を第４図と同一部分は同一符
号を付して示す第１図について説明する。

第１図において、（６Ａ）　、　　（６Ｂ）はＬチャン
ネルサブフレームデータとＲチャンネルサブフレームデ
ータのパリティチエツク結果をそれぞれラッチするラッ
チ回路、（７）は上記ラッチ回路（６Ａ）。

（６Ｂ）の出力Ｄ６Ａ、０６Ｂを人力してり、Ｒのいず
れかのサブフレームデータが正しいかを判定する判定回
路で、Ｌ、Ｒのサブフレームが共に誤りである時判定結
果Ｄ８を出力すると共に、上記Ｌチャンネルのチエツク
結果の出力Ｄ６Ａが入力された時誤りならば選択信号り
、を後述するセレクタ（９）に出力するようになされて
いる。（８）はクロック発生器（３）から出力されるラ
ッチクロックＤ１゜に基づきＬチャンネルサブフレーム
データ中のチャンネルビットデータをラッチするラッチ
回路、（９）はラッチ回路（８）の出力（Ｌチャンネル
チャンネルビットデータ）と受信データ入力回路（１）
の出力（Ｒチャンネルビットデータ）を判定回路（７）
の判定結果に応動して選択的にシフトレジスタ（５）に
入力するセレクタである。また、パリティチエツク回路
（２）の出力Ｄｌ！ｌａ＋Ｄ８ｂは夫々ラッチ回路（６
Ａ）　、　（５３）に接続され、ラッチ回路（６Ａ）　
、　　（６Ｂ）の出力ＤＭＡ＋Ｄｅｌ！１は判定回路（
７）に入力されて、Ｌ、Ｒいずれかのサブフレームデー
タが正しいかが判定される様に構成されている。

次に動作について第２図に示すタイムチャートを用いて
説明する。前述した従来例で説明した様に、受信データ
Ｄ１は各フレーム毎にり、Ｒ２つのサブフレームで構成
され、サブフレームＬ、Ｒに続く添字番号は、フレーム
番号を表わしており、また、上記２つのサブフレームを
識別するための識別クロックを有し、ＤＡＴにおいては
その周波数が標本化周波数に等しい。以上の様な受信デ
ータＤ１が受信データ入力回路（１）に人力されると、
復調データＤ４がパリティチエツク回路（２）に人力さ
れ、各サブフレーム毎にデータ誤りが検圧される。

この内、Ｌチャンネルに関するチエツク結果Ｄａｍはラ
ッチ回路（６Ａ）に入力され、同様に、Ｒチャンネルに
関するチエツク結果［１ａｂはラッチ回路（６Ｂ）に入
力される。第２図ではこれらチエツク結果は、データ誤
りがあるときＨレベルの信号を、正しいときはＬレベル
の信号が夫々ラッチ回路（６Ａ）、　　（６Ｂ）から信
号Ｄ　ｇ　Ａ　＋　Ｄ６　Ｂとして出力され、判定回路
（７）にて判定される（第２図ではり。。

Ｌ２．　Ｒ１及びＲ２のデータが誤っていることが示さ
れている）。

判定回路（７）はラッチ回路（６Ａ）　、　（６Ｂ）の
出力を１フレーム毎に入力し、Ｌ、Ｒ夫々のサブフレー
ムが共に誤りであるときに判定結果Ｄ８を後段の処理回
路に出力する。判定結果０６は、第２図に示されるよう
に、２つフレーム目のデータＬ２．　Ｒ２が共に誤りで
あるのでＨレベールが１フレームのみ出力されている。

また、判定回路（７）はＬチャンネル側のチエツク結果
Ｄ６Ａが入力されたとき誤り（Ｈレベル）ならばＭ　択
信号Ｄ９をセレクタ（９）に入力する。

第２図に示した通りに、Ｌチャンネルのサブフレームデ
ータが誤りのときのみ選択信号Ｄ９はＨを出力し、セレ
クタ（９）はＢ側を選択する。

ところで、受信データ入力回路（１）より分離されたチ
ャンネルビットデータＤ３はラッチ回路（７）及びセレ
クタ（８）のＢ側に人力されている。ここで、クロック
発生器（３）よりラッチクロックＤ１゜がＬチャンネル
側のチャンネルビットデータが受信データ入力回路（１
）より出力される時点のみラッチ回路（７）に入力され
るので、ラッチ回路（７）の出力０１１は第２図に示さ
れる通りとなる。

また、この出力Ｄ１□はセレクタ（８）のＡ側に接続さ
れているので、後段のシフトレジスタ（５）ではクロッ
ク発生器（３）より出力されるシフトクロックＤ７が（
第２図に示される通りにＬレベルになって）入力される
時点では選択信号Ｄ９の極性によってＬチャンネル側或
はＲチャンネル側のチャンネルビットデータの内いずれ
か一方が選択される。

即ち、Ｌチャンネル側が正しいときはＬチャンネル側が
選択され、Ｌチャンネル側が誤りのときは選択信号り、
がＨレベルとなるのでＲチャンネル側が選択される。Ｌ
、Ｒ共に誤りのときはＲチャンネル側が選択されると共
に、判定回路（４）の出力信号Ｄ６がＨとなる。

本実施例では上記の様に構成されているので、シフトレ
ジスタ（５）はセレクタ（８）によってり。

Ｒいずれか一方が正しければ正しい方が選択されて入力
される。

なお、上記実施例では、チャンネルビットデータを一時
保持しておくラッチ回路（８）は−個とし、Ｌチャンネ
ルデータ用としたが、複数個用いてり、Ｒ夫々のデータ
を保持出来る様にしても同じである。また、第３図に示
される様に、上記ラッチ回路（８Ａ）乃至（８Ｃ）が複
数個のとき判定回路（１７）の出力によってセレクタ（
９）がラッチ回路（８Ａ）〜（８Ｃ）の出力を選択的に
入力できる様にすれば、１フレーム中のデータが３つ以
上のサブフレームデータで構成される場合でも対応でき
る。

尚、（６Ａ）〜（６Ｃ）は夫々のサブフレームのパリテ
ィチエツク結果をパリティチエツク回路（２）より入力
するラッチ回路であり、判定回路（１７）に接続されて
いる。

〔発明の効果〕

以上の様に、この発明によれば、受信データ１フレーム
内の各々のサブフレームデータについて誤り検出を行い
、判定手段によりサブフレームデータの内正しいと判定
されたものを選択手段によって出力できる桜にしたので
、１フレーム中のデータの内正しいデータを選択的に処
理することで全てのサブフレームデータを有効に活用で
きるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例におけるディジタルオーデ
ィオインタフェース装置において受信データを入力する
部分のブロック構成図、第２図は第１図の動作を説明す
るタイムチャート、第３図はこの発明の他の実施例によ
るブロック構成図、第４図は従来例のブロック構成図で
ある。 図中、（１）は受信データ入力回路、（２）はパリティ
チエツク回路、（５）はシフトレジスタ、（６Ａ）、　
　（ｌｉ８）、　　（８）はラッチ回路、（７）　４ｆ
判定回路、（９）はセレクタ。 なお、図中、同一符号は同一または相当部分を一プコし
く −二二 手 続 補 正 書く自発） 平成２ 年 月 ３日 １゜ 事件の表示 特願平２−１２６３９０号 ２゜ 発明の名称 ディジタルインタフェース回路 ３、補正をする者 事件との関係　特許出願人 住　所　　　東京都千代田区丸の内二丁目２番３号名　
称、（６０１）三菱電機株式会社 代表者志岐守哉 ４６代理人 住　所　　　東京都中央区日本橋本町１丁目９番１３号
中山ビル４階 氏　名（７３３６）代理人　弁理士　山　崎　宗　秋　
二一一二６、補正の内容 明細書第１１頁第１７行と第１８行との間に次の文章を
加入する。 ［また、上記パリティチエツク回路（２）は夫々のサブ
フレームのパリティチエツク結果のみを出力するもので
はなく、サブフレーム中の同期信号か欠落した場合、又
は該同期信号か複数回欠落し同期はずわを起こしたと判
定した場合、サブフレームテータを誤りとし、上記パリ
ティチエツク結果と合わせてテークか誤っである信号を
出力する誤り検出回路てあっても良い。」 以　　上

Claims (1)

【特許請求の範囲】
1. データを識別する付加情報及び誤り検出用冗長信号が含
   まれ、該付加情報が複数のサブフレームからなるフレー
   ムを単位として複数のフレームで構成されるディジタル
   データを受信する受信データ入力回路と、上記各サブフ
   レーム中のビット誤りを判定する誤り判定手段と、上記
   判定結果に基づき上記フレーム内の付加情報を選択し出
   力する選択手段とを備えたことを特徴とするディジタル
   インタフェース回路。