JP2531720B2 - デジタル多重変換装置の同期回路方式 - Google Patents
デジタル多重変換装置の同期回路方式Info
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- JP2531720B2 JP2531720B2 JP62327354A JP32735487A JP2531720B2 JP 2531720 B2 JP2531720 B2 JP 2531720B2 JP 62327354 A JP62327354 A JP 62327354A JP 32735487 A JP32735487 A JP 32735487A JP 2531720 B2 JP2531720 B2 JP 2531720B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は北米系デジタルハイアラーキの第３次群多重
化信号を伝送するデジタル通信方式に係り、特に送信側
と受信側の同期をとるためのデジタル多重変換装置の同
期回路方式に関するものである。
化信号を伝送するデジタル通信方式に係り、特に送信側
と受信側の同期をとるためのデジタル多重変換装置の同
期回路方式に関するものである。
高速デジタル回線におけるデジタル伝送方式の１つで
ある北米系デジタルハイアラーキの第３次群多重化信号
方式は、4760ビットから構成されるマルチフレームを用
いてデータ伝送を実現するものであり、このマルチフレ
ームはさらに７つのサブマルチフレーム（680ビット）
に分割されているとともに、各サブマルチフレームの先
頭ビットは７ビットのマルチフレームビット列すなわち
マルチフレームデータ信号として各種マルチフレーム制
御情報を伝送するために使用されている。
ある北米系デジタルハイアラーキの第３次群多重化信号
方式は、4760ビットから構成されるマルチフレームを用
いてデータ伝送を実現するものであり、このマルチフレ
ームはさらに７つのサブマルチフレーム（680ビット）
に分割されているとともに、各サブマルチフレームの先
頭ビットは７ビットのマルチフレームビット列すなわち
マルチフレームデータ信号として各種マルチフレーム制
御情報を伝送するために使用されている。
特に、第３および第４サブマルチフレームの先頭ビッ
トはパリティ情報を示すパリティインフォメーションビ
ット（Ｐ・Ｐ）に割り当てられており、同一極性の２ビ
ットすなわち（０・０）または（１・１）によりパリテ
ィ情報を示すものである。また、第５乃至第７サブフレ
ームの先頭ビット３ビットマルチフレームの同期制御信
号であるマルチフレームマーカビット（Ｍ（０）・Ｍ
（１）・Ｍ（０））に割り当てられており、これはパタ
ーン（０・１・０）に固定化されている。さらに、第１
および第２サブマルチフレームの先頭ビットはアラーム
情報を示すアラームサービスビット（Ｘ・Ｘ）に割り当
てられており、一般的に同一極性の２ビットすなわち
（０・０）または（１・１）により１系統のアラーム情
報を示すものとして使用されている。
トはパリティ情報を示すパリティインフォメーションビ
ット（Ｐ・Ｐ）に割り当てられており、同一極性の２ビ
ットすなわち（０・０）または（１・１）によりパリテ
ィ情報を示すものである。また、第５乃至第７サブフレ
ームの先頭ビット３ビットマルチフレームの同期制御信
号であるマルチフレームマーカビット（Ｍ（０）・Ｍ
（１）・Ｍ（０））に割り当てられており、これはパタ
ーン（０・１・０）に固定化されている。さらに、第１
および第２サブマルチフレームの先頭ビットはアラーム
情報を示すアラームサービスビット（Ｘ・Ｘ）に割り当
てられており、一般的に同一極性の２ビットすなわち
（０・０）または（１・１）により１系統のアラーム情
報を示すものとして使用されている。
従来、北米系デジタルハイアラーキの第３次群多重化
信号の受信を目的とした装置のマルチフレーム同期方式
は、マルチフレームカウンタと受信データの同期を行う
に当り、受信データ列中のマルチフレームビット列（Ｘ
・Ｘ・Ｐ・Ｐ・Ｍ（０）・Ｍ（１）・Ｍ（０））のマル
チフレームマーカビツト３ビツト（Ｍ（０）・Ｍ（１）
・Ｍ（０））における０・１・０のパターンのみを検出
し、そのパルスにより同期判定を行うようになつてい
た。
信号の受信を目的とした装置のマルチフレーム同期方式
は、マルチフレームカウンタと受信データの同期を行う
に当り、受信データ列中のマルチフレームビット列（Ｘ
・Ｘ・Ｐ・Ｐ・Ｍ（０）・Ｍ（１）・Ｍ（０））のマル
チフレームマーカビツト３ビツト（Ｍ（０）・Ｍ（１）
・Ｍ（０））における０・１・０のパターンのみを検出
し、そのパルスにより同期判定を行うようになつてい
た。
従来のマルチフレーム同期回路の同期パターン検出回
路の一例を第３図に示し説明する。
路の一例を第３図に示し説明する。
図において、11はマルチフレームデータ信号（XXPPM0
M1M0……）、12はクロツクパルス、13は３ビツトシフト
レジスタ回路、14はこの３ビツトシフトレジスタ回路13
の出力Q1,▲▼,Q3を入力とするマルチフレームマー
カビツトパターン検出回路、15は同期パターン検出パル
スである。
M1M0……）、12はクロツクパルス、13は３ビツトシフト
レジスタ回路、14はこの３ビツトシフトレジスタ回路13
の出力Q1,▲▼,Q3を入力とするマルチフレームマー
カビツトパターン検出回路、15は同期パターン検出パル
スである。
第４図は第３図の動作説明に係するタイムチヤート
で、（ａ）はクロツクパルス12を示したものであり、
（ｂ）はマルチフレームデータ信号11、（ｅ），
（ｄ），（ｅ）は３ビツトシフトレジスタ回路13の出力
Q1,▲▼,Q3、（ｆ）は同期パターン検出パルス15を
示したものである。そして、第４図（ｆ）における
（イ）は疑似パターン検出（Ｘ・・Ｐ）を示し、
（ロ）は正常パターン検出（M0・▲▼・M0）、
（ハ）は疑似パターン検出（M0・・Ｘ）を示す。
で、（ａ）はクロツクパルス12を示したものであり、
（ｂ）はマルチフレームデータ信号11、（ｅ），
（ｄ），（ｅ）は３ビツトシフトレジスタ回路13の出力
Q1,▲▼,Q3、（ｆ）は同期パターン検出パルス15を
示したものである。そして、第４図（ｆ）における
（イ）は疑似パターン検出（Ｘ・・Ｐ）を示し、
（ロ）は正常パターン検出（M0・▲▼・M0）、
（ハ）は疑似パターン検出（M0・・Ｘ）を示す。
つぎに第３図に示す同期パターン検出回路の動作を第
４図を参照して説明する。
４図を参照して説明する。
まず、マルチフレームデータ信号11（第４図（ｂ）参
照）はクロツクパルス12（第４図（ａ）参照）が入力さ
れる３ビツトシフトレジスタ回路13に各時刻t1〜t13毎
に読み込まれる。そして、この３ビツトシフトレジスタ
回路13に極性が“0",“1",“0"のパターンが読み込まれ
ると、出力Q1,Q2,Q3（第４図（ｃ），（ｄ），（ｅ）参
照）はすべて“0"になりマルチフレームマーカビツトパ
ターン検出回路14は同期パターン検出パルス15として極
性“1"のパルスを出力する（第４図（ｆ）参照）。
照）はクロツクパルス12（第４図（ａ）参照）が入力さ
れる３ビツトシフトレジスタ回路13に各時刻t1〜t13毎
に読み込まれる。そして、この３ビツトシフトレジスタ
回路13に極性が“0",“1",“0"のパターンが読み込まれ
ると、出力Q1,Q2,Q3（第４図（ｃ），（ｄ），（ｅ）参
照）はすべて“0"になりマルチフレームマーカビツトパ
ターン検出回路14は同期パターン検出パルス15として極
性“1"のパルスを出力する（第４図（ｆ）参照）。
つぎに、通常同一極性２ビットすなわち（０・０）ま
たは（１・１）で１系統のアラーム情報を示すアラーム
サービスビット２ビット（Ｘ・Ｘ）に、１ビットあたり
１系統のアラーム情報を割り当てて、２ビットで２系統
のアラーム情報を送信するようにした場合であって、マ
ルチフレームデータ信号11において時刻t2,t3およびt9,
t10にアラームサービスビツトX,Xとして極性が“0",
“1"と“1",“0"のデータが生じ、なおかつ時刻t4,t5お
よびt11,t12にパリテイインフオメーシヨンビツトP,Pと
して極性が“0",“0"と“1",“1"のデータが生じた場合
には、時刻t9におけるマルチフレームマーカビツトパタ
ーン検出回路14はマルチフレームマーカビツトパターン
M0・M1・M0の極性“0",“1",“0"を検出し、同期パター
ン検出パルス15として極性“1"のパルスを正しい時刻に
出力する（第４図（ｆ）参照）。
たは（１・１）で１系統のアラーム情報を示すアラーム
サービスビット２ビット（Ｘ・Ｘ）に、１ビットあたり
１系統のアラーム情報を割り当てて、２ビットで２系統
のアラーム情報を送信するようにした場合であって、マ
ルチフレームデータ信号11において時刻t2,t3およびt9,
t10にアラームサービスビツトX,Xとして極性が“0",
“1"と“1",“0"のデータが生じ、なおかつ時刻t4,t5お
よびt11,t12にパリテイインフオメーシヨンビツトP,Pと
して極性が“0",“0"と“1",“1"のデータが生じた場合
には、時刻t9におけるマルチフレームマーカビツトパタ
ーン検出回路14はマルチフレームマーカビツトパターン
M0・M1・M0の極性“0",“1",“0"を検出し、同期パター
ン検出パルス15として極性“1"のパルスを正しい時刻に
出力する（第４図（ｆ）参照）。
ただし、時刻t5およびt11における３ビツトシフトレ
ジスタ回路13の出力Q1,Q2,Q3は、時刻t5に関してはXXP
の示す極性“0",“1",“0"の疑似パターンにより、時刻
t11に関してはM0XXの示す極性“0",“1",“0"の疑似パ
ターンが生じることにより全て極性が“0"となり、結果
的にマルチフレームマーカビツトパターン検出回路14は
同期パターン検出パルス15として極性“1"のパルスを間
違つた時刻に出力する（第４図（ｆ）参照）。
ジスタ回路13の出力Q1,Q2,Q3は、時刻t5に関してはXXP
の示す極性“0",“1",“0"の疑似パターンにより、時刻
t11に関してはM0XXの示す極性“0",“1",“0"の疑似パ
ターンが生じることにより全て極性が“0"となり、結果
的にマルチフレームマーカビツトパターン検出回路14は
同期パターン検出パルス15として極性“1"のパルスを間
違つた時刻に出力する（第４図（ｆ）参照）。
上述した従来のマルチフレーム同期回路の同期パター
ン検出回路では、マルチフレームマーカ（Ｍ（０）・Ｍ
（１）・Ｍ（０））のみを検出する方式となつているの
で、送信側においてマルチフレームビツト列中のアラー
ムサービスビツト２ビツト（Ｘ・Ｘ）について、１ビツ
ト当たり１系統のアラーム情報を割り当て、２ビツトで
２系統のアラーム情報を送信した場合には、マルチフレ
ームビツト列中にマルチフレームマーカの示すパターン
（０・１・０）以外にも同じパターンが生じ、そのデー
タ列を受信した受信側のマルチフレーム同期回路が、誤
同期に陥り、相手側に２系統のアラーム情報を送れない
という問題点があつた。
ン検出回路では、マルチフレームマーカ（Ｍ（０）・Ｍ
（１）・Ｍ（０））のみを検出する方式となつているの
で、送信側においてマルチフレームビツト列中のアラー
ムサービスビツト２ビツト（Ｘ・Ｘ）について、１ビツ
ト当たり１系統のアラーム情報を割り当て、２ビツトで
２系統のアラーム情報を送信した場合には、マルチフレ
ームビツト列中にマルチフレームマーカの示すパターン
（０・１・０）以外にも同じパターンが生じ、そのデー
タ列を受信した受信側のマルチフレーム同期回路が、誤
同期に陥り、相手側に２系統のアラーム情報を送れない
という問題点があつた。
本発明のデジタル多重変換装置の同期回路方式は、マ
ルチフレームデータ信号から固定パターンを検査するこ
とによりマルチフレームマーカビットを検出するマルチ
フレームマーカビットパターン検出回路と、マルチフレ
ームデータ信号のうちマルチフレームマーカビットパタ
ーン検出回路により検査されているビットをマルチフレ
ームマーカビットとした場合にパリティインフォメーシ
ョンビットに相当するビット位置の２ビットが同一極性
であることを検査することによりパリティインフォメー
ションビットを検出するパリティインフォメーションビ
ットパターン検出回路とを備え、マルチフレームマーカ
ビットパターン検出回路からの検出結果とパリティイン
フォメーションビットパターン検出回路からの検出結果
との論理積により同期判定を行うようにしたものであ
る。
ルチフレームデータ信号から固定パターンを検査するこ
とによりマルチフレームマーカビットを検出するマルチ
フレームマーカビットパターン検出回路と、マルチフレ
ームデータ信号のうちマルチフレームマーカビットパタ
ーン検出回路により検査されているビットをマルチフレ
ームマーカビットとした場合にパリティインフォメーシ
ョンビットに相当するビット位置の２ビットが同一極性
であることを検査することによりパリティインフォメー
ションビットを検出するパリティインフォメーションビ
ットパターン検出回路とを備え、マルチフレームマーカ
ビットパターン検出回路からの検出結果とパリティイン
フォメーションビットパターン検出回路からの検出結果
との論理積により同期判定を行うようにしたものであ
る。
本発明においては、マルチフレームマーカビツトパタ
ーンを検出する従来の同期回路方式に加え、パリテイイ
ンフオメーシヨンビツトパターンを検出し、同期判定に
使用する。
ーンを検出する従来の同期回路方式に加え、パリテイイ
ンフオメーシヨンビツトパターンを検出し、同期判定に
使用する。
以下、図面に基づき本発明の実施例を詳細に説明す
る。
る。
第１図は本発明によるデジタル多重変換装置の同期回
路方式の一実施例を示す構成図である。
路方式の一実施例を示す構成図である。
図において、１はマルチフレームデータ信号（XXPPM0
M1M0……）、２はクロツクパルス、３は５ビツトシフト
レジスタ回路、４はこの５ビツトシフトレジスタ回路３
の出力Q4,Q5を入力とするパリテイインフオメーシヨン
ビツトパターン検出回路、５は５ビツトシフトレジスタ
回路３の出力Q1,▲▼,Q3を入力とするマルチフレー
ムマーカビツトパターン検出回路、６はパリテイインフ
オメーシヨンビツトパターン検出回路４からのパリテイ
インフオメーシヨンビツトパターン検出パルス７とマル
チフレームマーカビツトパターン検出回路５からのマル
チフレームマーカビツトパターン検出パルス８を入力と
し両者の検出パルス極性を演算する論理積（AND）ゲー
ト、９はこの論理積ゲート６によつて得られる同期パタ
ーン検出パルスである。
M1M0……）、２はクロツクパルス、３は５ビツトシフト
レジスタ回路、４はこの５ビツトシフトレジスタ回路３
の出力Q4,Q5を入力とするパリテイインフオメーシヨン
ビツトパターン検出回路、５は５ビツトシフトレジスタ
回路３の出力Q1,▲▼,Q3を入力とするマルチフレー
ムマーカビツトパターン検出回路、６はパリテイインフ
オメーシヨンビツトパターン検出回路４からのパリテイ
インフオメーシヨンビツトパターン検出パルス７とマル
チフレームマーカビツトパターン検出回路５からのマル
チフレームマーカビツトパターン検出パルス８を入力と
し両者の検出パルス極性を演算する論理積（AND）ゲー
ト、９はこの論理積ゲート６によつて得られる同期パタ
ーン検出パルスである。
そして、マルチフレームマーカビツトパターン検出回
路５とパリテイインフォメーシヨンビツトパターン検出
回路４の２つの回路からの検出結果により同期判定を行
うように構成されている。
路５とパリテイインフォメーシヨンビツトパターン検出
回路４の２つの回路からの検出結果により同期判定を行
うように構成されている。
第２図は第１図の動作説明に供するタイムチヤート
で、（ａ）はクロツクパルス２を示したものであり、
（ｂ）はマルチフレームデータ信号１、（ｃ），
（ｄ），（ｅ），（ｆ），（ｇ）は５ビツトシフトレジ
スタ回路３の出力Q1,▲▼,Q3,Q4,Q5、（ｈ）はパリ
テイインフオメーシヨンビツトパターン検出パルス７、
（ｉ）はマルチフレームマーカビツトパターン検出パル
ス８、（ｊ）は同期パターン検出パルス９を示したもの
である。そして、第２図（ｊ）における（ニ）は正常パ
ターン検出（Ｐ・Ｐ・M0・▲▼・M0）を示す。
で、（ａ）はクロツクパルス２を示したものであり、
（ｂ）はマルチフレームデータ信号１、（ｃ），
（ｄ），（ｅ），（ｆ），（ｇ）は５ビツトシフトレジ
スタ回路３の出力Q1,▲▼,Q3,Q4,Q5、（ｈ）はパリ
テイインフオメーシヨンビツトパターン検出パルス７、
（ｉ）はマルチフレームマーカビツトパターン検出パル
ス８、（ｊ）は同期パターン検出パルス９を示したもの
である。そして、第２図（ｊ）における（ニ）は正常パ
ターン検出（Ｐ・Ｐ・M0・▲▼・M0）を示す。
つぎに第１図に示す実施例の動作を第２図を参照して
説明する。
説明する。
まず、マルチフレームマーカビツトパターン検出回路
５の出力であるマルチフレームマーカビツトパターン検
出パルス８およびパリテイインフオメーシヨンビツトパ
ターン検出回路４の出力であるパリテイインフオメーシ
ヨンビツトパターン検出パルス７の極性が両者とも“1"
のときのみ論理積ゲート６は同期パターン検出パルス９
として極性“1"のパルスを出力する（第２図（ｊ）の
（ニ）参照）。
５の出力であるマルチフレームマーカビツトパターン検
出パルス８およびパリテイインフオメーシヨンビツトパ
ターン検出回路４の出力であるパリテイインフオメーシ
ヨンビツトパターン検出パルス７の極性が両者とも“1"
のときのみ論理積ゲート６は同期パターン検出パルス９
として極性“1"のパルスを出力する（第２図（ｊ）の
（ニ）参照）。
つぎに、第４図（ｂ）に示されるマルチフレームデー
タ信号11と同じ信号、すなわち、マルチフレームデータ
信号１が第１図の５ビツトシフトレジスタ回路３に入力
された場合の各ポイントの動作状態を示すタイムチヤー
トである第２図において、時期t5および時間t11におけ
る５ビツトシフトレジスタ回路３の出力Q1,▲▼,Q3
（第２図（ｃ），（ｄ），（ｅ）参照）は、時刻t5に関
してはXXPの示す極性“0",“1",“0"の疑似パターンに
より、時刻t11に関してはM0,X,Xの示す極性“0",“1",
“0"の疑似パターンが生じている。その結果、マルチフ
レームマーカビツトパターン検出回路５はマルチフレー
ムマーカビツトパターン検出パルス８として極性“1"の
パルスを間違つた時刻に出力しているが、一方、同時刻
における５ビツトシフトレジスタ回路３の出力Q4,Q
5（第２図（ｆ），（ｇ）参照）には、検出したビット
パターンが正規のマルチフレームマーカビットによるパ
ターンであれば、同一極性の２ビットからなるパリティ
インフォメーションビット（Ｐ・Ｐ）すなわち“0",
“0"または“1",“1"が生じるはずであるが、時刻t5に
関してはM0,M1の示す極性“0",“1"のパターンにより、
時刻t11に関してはM1,M0の示す極性“1",“0"のパター
ンが生じていることにより、パリテイインフオメーシヨ
ンビツトパターン検出回路４はバリティインフオメーシ
ヨンパターン検出パルス７として極性“0"を出力してい
る。これと同時に、論理積ゲート６は同期パターン検出
パルス９として極性“0"のパルスを出力し、第４図の時
刻t5とt11における同期パターン検出パルス15（第４図
（ｆ）参照）が示す疑似パターン検出（イ），（ハ）の
ような間違つた時刻での出力は生じることはなく、マル
チフレーム同期検定が確実に行われる。
タ信号11と同じ信号、すなわち、マルチフレームデータ
信号１が第１図の５ビツトシフトレジスタ回路３に入力
された場合の各ポイントの動作状態を示すタイムチヤー
トである第２図において、時期t5および時間t11におけ
る５ビツトシフトレジスタ回路３の出力Q1,▲▼,Q3
（第２図（ｃ），（ｄ），（ｅ）参照）は、時刻t5に関
してはXXPの示す極性“0",“1",“0"の疑似パターンに
より、時刻t11に関してはM0,X,Xの示す極性“0",“1",
“0"の疑似パターンが生じている。その結果、マルチフ
レームマーカビツトパターン検出回路５はマルチフレー
ムマーカビツトパターン検出パルス８として極性“1"の
パルスを間違つた時刻に出力しているが、一方、同時刻
における５ビツトシフトレジスタ回路３の出力Q4,Q
5（第２図（ｆ），（ｇ）参照）には、検出したビット
パターンが正規のマルチフレームマーカビットによるパ
ターンであれば、同一極性の２ビットからなるパリティ
インフォメーションビット（Ｐ・Ｐ）すなわち“0",
“0"または“1",“1"が生じるはずであるが、時刻t5に
関してはM0,M1の示す極性“0",“1"のパターンにより、
時刻t11に関してはM1,M0の示す極性“1",“0"のパター
ンが生じていることにより、パリテイインフオメーシヨ
ンビツトパターン検出回路４はバリティインフオメーシ
ヨンパターン検出パルス７として極性“0"を出力してい
る。これと同時に、論理積ゲート６は同期パターン検出
パルス９として極性“0"のパルスを出力し、第４図の時
刻t5とt11における同期パターン検出パルス15（第４図
（ｆ）参照）が示す疑似パターン検出（イ），（ハ）の
ような間違つた時刻での出力は生じることはなく、マル
チフレーム同期検定が確実に行われる。
以上説明したように、本発明は、マルチフレームマー
カビツトパターンを検出する従来の同期回路方式に加
え、パリテイインフオメーシヨンビツトパターンを検出
し、同期判定に使用することにより、送信側において、
２系統のアラーム情報を同時に送出することが可能とな
り、併せて受信側における同期誤りを防止することがで
きる効果がある。
カビツトパターンを検出する従来の同期回路方式に加
え、パリテイインフオメーシヨンビツトパターンを検出
し、同期判定に使用することにより、送信側において、
２系統のアラーム情報を同時に送出することが可能とな
り、併せて受信側における同期誤りを防止することがで
きる効果がある。
第１図は本発明によるデジタル多重変換装置の同期回路
方式の一実施例を示す構成図、第２図は第１図の動作説
明に供するタイムチヤート、第３図は従来のマルチフレ
ーム同期回路の同期パターン検出回路の一例を示す構成
図、第４図は第３図の動作説明に供するタイムチヤート
である。 ３……５ビツトシフトレジスタ回路、４……パリテイイ
ンフオメーシヨンビツトパターン検出回路、５……マル
チフレームマーカビツトパターン検出回路、６……論理
積ゲート。
方式の一実施例を示す構成図、第２図は第１図の動作説
明に供するタイムチヤート、第３図は従来のマルチフレ
ーム同期回路の同期パターン検出回路の一例を示す構成
図、第４図は第３図の動作説明に供するタイムチヤート
である。 ３……５ビツトシフトレジスタ回路、４……パリテイイ
ンフオメーシヨンビツトパターン検出回路、５……マル
チフレームマーカビツトパターン検出回路、６……論理
積ゲート。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−104236（ＪＰ，Ａ) 特開 昭60−213150（ＪＰ，Ａ) 特開 昭57−127906（ＪＰ，Ａ)
Claims (1)
- 【請求項１】７つのフレームによりマルチフレームを構
成するとともに、前記各フレームの同一位置にある所定
ビットのビット列からなり１マルチフレーム当たり７ビ
ット長のマルチフレームデータ信号を有し、このマルチ
フレームデータ信号には、パリティ情報を示す同一極性
の２ビットのパリティインフォメーションビットと、ア
ラーム情報を示す２ビットのアラームサービスビット
と、前記マルチフレームの同期情報を示す３ビットの固
定パターン「０・１・０」からなるマルチフレームマー
カビットとが順に割り当てられている多重化信号を受信
するデジタル多重変換装置の同期回路方式において、 前記マルチフレームデータ信号から前記固定パターンを
検査することにより前記マルチフレームマーカビットを
検出するマルチフレームマーカビットパターン検出回路
と、 前記マルチフレームデータ信号のうち前記マルチフレー
ムマーカビットパターン検出回路により検査されている
ビットを前記マルチフレームマーカビットとした場合に
前記パリティインフォメーションビットに相当するビッ
ト位置の２ビットが同一極性であることを検査すること
によりパリティインフォメーションビットを検出するパ
リティインフォメーションビットパターン検出回路とを
備え、 前記マルチフレームマーカビットパターン検出回路から
の検出結果と前記パリティインフォメーションビットパ
ターン検出回路からの検出結果との論理積により同期判
定を行うようにしたことを特徴とするデジタル多重変換
装置の同期回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62327354A JP2531720B2 (ja) | 1987-12-25 | 1987-12-25 | デジタル多重変換装置の同期回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62327354A JP2531720B2 (ja) | 1987-12-25 | 1987-12-25 | デジタル多重変換装置の同期回路方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01170236A JPH01170236A (ja) | 1989-07-05 |
| JP2531720B2 true JP2531720B2 (ja) | 1996-09-04 |
Family
ID=18198204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62327354A Expired - Lifetime JP2531720B2 (ja) | 1987-12-25 | 1987-12-25 | デジタル多重変換装置の同期回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531720B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127906A (en) * | 1981-01-30 | 1982-08-09 | Ricoh Co Ltd | Synchronizing detecting system for serial data signal |
| JPS60213150A (ja) * | 1984-04-06 | 1985-10-25 | Nec Corp | 符号方式 |
| JPS62104236A (ja) * | 1985-07-18 | 1987-05-14 | Sumitomo Electric Ind Ltd | マルチフレ−ム同期方法 |
-
1987
- 1987-12-25 JP JP62327354A patent/JP2531720B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01170236A (ja) | 1989-07-05 |
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