JPS61262983A

JPS61262983A - 画像処理装置

Info

Publication number: JPS61262983A
Application number: JP60105225A
Authority: JP
Inventors: Tetsuo Hashimoto; 橋本　哲雄; Shigeyuki Nishi; 西　重幸
Original assignee: Hitachi Metals Ltd
Current assignee: Proterial Ltd
Priority date: 1985-05-17
Filing date: 1985-05-17
Publication date: 1986-11-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、高速でパターンマツチングを行ない欠陥検査
等良否判定を高速で行なうことができる画像処理装置、
特にその回路ＩＩＩ成に関するものである６（従来の技術）従来から欠陥検査を行なう画像処理装置として例えば第
４図に示すものが提案されている。

これは映像を光電変換する撮像手段９と、この映像信号
を増幅し２値化画素データに変換しこのデータを画像メ
モリに、ＸＹ軸方向の２次元の座椋データ（例えば、Ｘ
軸方向５１２ドツト、Ｙ軸方向４８０ドツト）として記
憶させる画像入力ユニット７、前記２値化画素データを
記憶する画像メモリ５ａ　、　５ｂ　、前記画像メモリ
内の２値化画素データをＣＲＴｔｌに表示させる画像表
示ユニット８、前記画像メモリ５ｂと画像入力ユニット
７から得られる２値化画素データとの論理演算（例えば
、減算）を行ない、画像メモＴ）５ａＫ前記論理結果を
記憶させる演算回路６をＣＰ［Ｊバスに対するローカル
バス上に構成すると共にＣＰＵにローカルパス上に構成
される各ユニットを制御するプログラムを記憶するメモ
リ２と前記構成ユニットの制御及び画像メモリ５ａ　、
　５ｄの２値化画素データの読み出し、書き込みが随時
にできる画像入出力制御ユニット３で構成されている。

上記装置の動作について説明すると、まず、撮像手段９
からの被検査物の正常パターンを画像入力ユニット７で
２値化画素データに変換し、このデータを罫軸方向の２
次元座標データとして画像メモリ５ｂに記憶させる。こ
の正常パターンと撮像手段９から得られた被検査パター
ンとを演算回路６を介してその差異を画像メモリ５ａに
記憶させる。

続いて画像メモ１Ｊｓａ内の減算した画素数をカウント
することにより被検査物の良否を判定していた。

（発明が解決しようとする問題点）上記従来の装置においては、１フレーム（画面）の記憶
メモリ容量が膨大な情報量であるのに対して以下の欠点
を有していた。

ｆｌ）　　パターンマツチング処理で減算した画素をカ
ウントするときにＣＰＵバス上に画像メモリがないため
、画像入出力制御ユニット３を介する余分な時間を要し
ていた。

（２）　　演算回路６で構成される論理回路は、画像入
力ユニット７のサンプリング速度に依存するために複雑
な回路を構成することができない。このため、パターン
マツチング処理後の雑音除去フィルタ等の論理は処理速
度の遅いソフトウェア処理に依存し、余分な時間を要し
ていた。

本発明は、上記従来の装置を改良し、画像処理速度を向
上させるＣＰＵバス直結の画像メモリ構成であり、かつ
僅杭方式（ダイレクトメモリーアクセス方式）による画
像データの転送ができる画像処理装置を提供することに
ある。

（問題点を解決するための手段）本発明は、特定の高速クロックを独自にもち、ＣＰＵバ
スに対スるローカルバス上に各々ゲート回路を介して撮
像手段により撮像した被検査物の画像を２値化画素デー
タに変換する画像入カユニッ、３　。

トと前記２値化画素データを記憶する画像メモリと、前
記画像メモリ内の２値化画素データなＣＲｆｆ’に表示
するための画像表示ユニットと、前記画像メモリに記憶
した画素データを取り出して演算する演算ユニットを接
続すると共Ｋ、ＣＰＵにゲート回路を介して接続したバ
ス上にゲート回路を介して前記２値化画素データを記憶
する画像メモリと本システム全体を制御するためのプロ
グラムラ記憶するメモリと、上記各々のゲート回路の開
閉を制御すると伴に、各ユニットの起動を兼ね備えたゲ
ート回路制御ユニットとを接続した画像処理装置である
。

（実施例）以下本発明を実施例に基づいて説明する。第１図は本・
発明の一実施例を示すブロック図である。

図において、１２はマイクロコンピュータの中央制御装
置（ＣＰＵ　）である。１５はＣＰＵ　Ｋ接続されたバ
スであり、バス１３にはプログラム用メモリ１４゜ゲー
ト回路制御ユニット１５１画像メモリ１６ａ。

１６ｂ　、、　１６ｃ　、・・・が接続されている。ま
た画像メモリ１６ａ　、　１６ｂ　、　１６ｃ　、−・
−には、ＣＰＵバスに対するローカルバス２５カ接続さ
し、ローカルバス２５には、り四ツクユニット１８．演
算ユニッ）２０．画像入力ユニット２１０画像表示ユニ
ット２２が接続されている。さらに画像久方ユニット２
１には工業用テレビジ′ヨンヵメラ２６からなる撮像手
段が、また画像表示ユニット２２にはＣＲＴ　２４が接
続されている。なお、１７ａ、ｊ７ｂ、１７ｃ、１７ｄ
、−はゲート回路制御ユニット１５により開閉するゲー
ト回路である。

ｌｌ１ｊ像入カニニツト２１は、撮像手段２３で撮像し
た被検査物の撮像信号を２値化画素データに変換し、こ
ノデータを画像メモリ、１６ａ、１６ｂ、１６ｃ。

・・・のいずれかに、ＸＹ軸方向の２次元の座標データ
（例えば、Ｘ軸方向５１２ドツト、Ｘ軸方向４８６ドツ
ト）として記憶するための装置である。

Ｉ＃像大入力ユニット２１詳細ブロック図を第２図に示
す。第２図において、ＴＶ左カメラ５からの映　　　画
像信号をビデオアンプ２６　、２１Ｗ化コンパＬ／−タ
２７を通してテジタル信号にする。続いて同期クロツク
発生部５０から得られるパルスを利用して、Ｓ−Ｐ変換
器（シリアル−パラレル変換器）２８でシリアルのデー
タ信号を８ビツトのパラレル信号に変換する。続いて、
８ビツトに変換された画像データを同期クロック発生部
５ｏから得られるラッチ周期に基いて、８ビツトラッチ
回路２９で一時記憶させて画像メモリ１６ａ、１６ｂ、
１６ｃ、・・・につながるローカルバス２５に一定時間
出力する。このトキ、ビデオコントロール部５１．アド
レス作Ｍ、部５２゜１−１／Ｗ信号作成部５５により、
画像メモリ１６ａ、１６ｂ。

１６ｃに記憶する画像データのアドレスを決める。

画像表示ユニット２２は、上記画像メモリ１６ａ。

１６ｂ、１６Ｃ，・・・に記憶した２値化画素データを
ＣＲＴ’２４に表示するための回路からなっている。

画像表示ユニット２２の詳細ブロック図を第３図に示す
。第４図において、同期クロック発生部５゜から得られ
るパルスを利用してビデオコン）ｏ−ル部５１．アドレ
ス作成部５２　、　Ｒ／Ｗ信号作成部５５により画像メ
モリ１６ａ、１６ｂ、ＩＳｃ、・・・から画像データの
アドレスを決め、これより得られる２値化画素データな
Ｐ−８変換器３４（パラレル−シリアル変換器）でパラ
レルデータ信号をシリアルデータ信号に変換する。続い
て、シリアルデータ信号に変えられた画像データをビデ
オコントロール部５１から得られるコンポジット信号を
構成する同期信号と同期混合部５５で混合し、Ｄ／Ａ変
換器（デジタル−アナログ変換器）３６でコンポジット
信号に変換する。

プログラム用メモリ１４は、本装置の制御を行なうため
のマイクロコンピュータ１２のプログラムを記憶するメ
モリであり、このブロクラムに従ってゲート回路制御ユ
ニット１５は、各ユニットの起動及びゲート回路の開閉
が行なわれる。

演算：Ｌ　ニー　ｙ　）　２Ｑは、画像メモリ１６ａ、
ＩＳｂ、１６Ｃ１・・・に記憶した２値化画素データの
演算を行なうＡＮＤ、　（ＪＲ，ＥＸＯＯ回路からなっ
ている。なおこの演算ユニットは上記回路の他に積分や
雑音除去等の複雑な論理回路も組み込めるようにクロッ
クユニット１８には自由にクロックが変えるクロックを
選び、画像メモリとＣＰＵに対して鳳方式にて画像、　
７　。

１送できるようにもできる。

続いて、上記装置を用いて、被検査物の欠は等を検査す
るパターンマツチング処理について説明する。

まず、ゲート回路制御ユニット１５によりゲート回路１
７ｃ　、　１７ｇを開、他のゲート回路を閉にし、撮像
手段１６で撮像した標準パターン（良品パターン）の画
像データを画像メモリ１６ａに記憶する。

次に、ゲート回路１７Ｃを閉、ゲート回路１７ｆを開に
して、撮像手段１６で撮像した被検査物の画素データを
画像メモリ１６ｂに記憶する。

続いて、ゲート回路１８ｉ　、　１８ｃを閉、ゲート回
路１７Ｃ１１７ｆを開、またゲート回路１７ｄを開にし
演算ユニット２００ＢＸＯＲ回路を選択する。そして、
ＣＰＵ１２に対しＤａをかけて、ノ・−ド的に画像メモ
リ１６Ｂと１６ｂの画素データを順次演算ユニット２０
に転送し、これら画素データのＢＸＯＲを計算し、その
演算結果をゲート回路１８ｇを開にして、画像メモリ１
６Ｃに記憶する。

続いて、ゲート回路１８ａを開、ゲート回路１８ｅ。

、８　。

１８ｆ　、　１８ｇ　、　１８ｈを閉にしてＣＰＵ８に
より画像メモリ１２Ｃがアクセスできるようにした後、
プログラム用メモ１月３に記憶した欠は判断の論理プロ
グラム（例えば、画像メモリ１２Ｃに含まれるカケの両
系数をカウントすることにより、カケの大きさを類推す
る）に従って、画像メモＩＪ１２ｃの画素データをカウ
ントし、この被検査物が欠は不良品であるかどうか判定
する。

以上説明した本発明は次の効果を有している。

１ｌｊｉ像データの画像メモリへの読み込み、及び画像
データの演算処理はＣＰＵを介さず、ゲート回路の開閉
によりＩ・−ド的に行なうので処理速度が向上し、また
画像メモリはＣＰＵのバス上にあるので直接読み出し、
書き込みができるのでソフト的にも処理速度が向上する
。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図の画像入力ユニットの詳細を示す詳細図、第３図は
第１図の画像表示ユニットの詳細を示すブロック図、第
４図は従来の画偉処理装置を示すブロック図である。１２　：　ＣＰＵ、　　１ｓ　：バス、１４ニブログラ
ム用メモリ、１５：ゲート回路制御ユ＝ｙト、１６ａ、
１６ｂ、１６ｃ　：　ｍｑｌ　メモ＋）、１７ａ、１７
ｂ、１７ｃ、１７ｄ、−弓ゲート回路、１９：ゲート回
路、２０：演算ユニット、２１：画像入力ユニット、２
２：画像表示ユニット、２５：撮像手段、１１　。

Claims

【特許請求の範囲】

特定の高速クロックを独自にもち、ＣＰＵバスに対する
ローカルバス上に各々ゲート回路を介して、撮像手段に
より撮像した被検査物の画像を２値化画素データに変換
する画像入力ユニットと、前記２値化画素データを記憶
する画像メモリと、前記画像メモリ内の２値化画素デー
タをＣＲＴに表示するための画像表示ユニットと、前記
画像メモリに記憶した画素データを取り出して演算する
演算ユニットを接続すると共に、ＣＰＵにゲート回路を
介して接続したバス上に、ゲート回路を介して前記２値
化画素データを記憶する上記画像メモリと、本システム
全体を制御するためのプログラムを記憶するメモリと、
上記各々のゲート回路の開閉を制御すると共に、各ユニ
ットの起動を兼ね備えたゲート回路制御ユニットとを接
続したことを特徴とする画像処理装置。