JPS61262830A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
- Publication number
- JPS61262830A JPS61262830A JP61068244A JP6824486A JPS61262830A JP S61262830 A JPS61262830 A JP S61262830A JP 61068244 A JP61068244 A JP 61068244A JP 6824486 A JP6824486 A JP 6824486A JP S61262830 A JPS61262830 A JP S61262830A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- bus
- input
- control
- micro
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はマイクロブ［ルツリーを用いるデータ処珂！シ
ステムに関し、特に２レベルのマイクＤ ］−ド・デー
１テクブコアを使用するシステムに関する。。 データ処理システムは、：ｌンパクＩ−な単一基板マイ
クロゴ１ンピ］−夕から更に複雑で高性能のミニ二］ン
ピュータにわたるシステム構成を提供ずべく広く開発さ
れて来た。このようイｒシステムは、）内当なデータ・
ス１〜アから１ｑられる１つのマイク［１命令又は一連
の１゛つ双子のマイクロ命令に対するアクレスを提供Ｊ
−るようにマイクロ命令が適当に復号されるマイクロコ
ード・アーキテクヂコアを使用Ｊる。 一般に、このようなシステムにおいては、一連のマイク
１］命令の内最初のマイクロ命令のマイクロ命令データ
・ス１へア（１輿々、マイクロコード・ストアと呼ばれ
る）にお（）るアクセスのための始動アドレスを提供す
るように、マイクロ命令がマイクロ命令ｌノジスタから
適当な復号ロジックに適当に与えられる。アクセスされ
たマイクロ命令は、表示された命令を実施するための制
御情報と、一連のマイク１］命令の内泡のマイクロ命令
のマイクロ・アドレスを決定するためのシーケンス情報
とを含む。順次のマイク１］命令の各々は、一連のマイ
クロ命令の最後のものがアクレスされる迄同じ種類の情
報を含み、この最後のマイク
ステムに関し、特に２レベルのマイクＤ ］−ド・デー
１テクブコアを使用するシステムに関する。。 データ処理システムは、：ｌンパクＩ−な単一基板マイ
クロゴ１ンピ］−夕から更に複雑で高性能のミニ二］ン
ピュータにわたるシステム構成を提供ずべく広く開発さ
れて来た。このようイｒシステムは、）内当なデータ・
ス１〜アから１ｑられる１つのマイク［１命令又は一連
の１゛つ双子のマイクロ命令に対するアクレスを提供Ｊ
−るようにマイクロ命令が適当に復号されるマイクロコ
ード・アーキテクヂコアを使用Ｊる。 一般に、このようなシステムにおいては、一連のマイク
１］命令の内最初のマイクロ命令のマイクロ命令データ
・ス１へア（１輿々、マイクロコード・ストアと呼ばれ
る）にお（）るアクセスのための始動アドレスを提供す
るように、マイクロ命令がマイクロ命令ｌノジスタから
適当な復号ロジックに適当に与えられる。アクセスされ
たマイクロ命令は、表示された命令を実施するための制
御情報と、一連のマイク１］命令の内泡のマイクロ命令
のマイクロ・アドレスを決定するためのシーケンス情報
とを含む。順次のマイク１］命令の各々は、一連のマイ
クロ命令の最後のものがアクレスされる迄同じ種類の情
報を含み、この最後のマイク
【］命令がアクレスされる
時点でこのマイクロ命令ルーチンが完了し、システムは
次のマイクロ命令を復号する用意が整う。 このようなシステムは、通常、所要の制御情報およびシ
ーケンス情報を含むように、比較的広い（即ち、比較的
多数のピッ１〜を含む）マイクロ命令ワードを使用する
比較的大きなマイク１］コード・データ・ストアを必要
とする。比較的広いマイクロ命令ワードを使用づ゛ると
比較的早い速度の操作が提供される〈即ち、多数のピッ
１〜が同時に並行して使用でき制御および順序付けの操
作を行う）が、このようなシステムは、マイクロツー一
４ − ド・データ・ス１〜アにお（プる記憶ピッ１〜数が比較
的大きくなる許で＜＞ ＜ ｒｌｌの広いマイクロ命令
ワードを取扱うデータ経路が更に複郭になってシステム
が更に高価＜＞構成要素およびデータ経路構成を必要と
するため、更に高価になりがちである。 マイクにＩ命令に必要なデータ記憶スペースを減少させ
多数の「広い」命令ワードの取扱いを避けるため、ある
マイクロコード・システムは、前述の如き１つのレベル
のマイクロコード・ストアとは対照的に「２レベル」の
マイクロコード・ス１〜ア技術を使用して来た。このよ
うな２レベル椙成は、マイクロ命令ワードにおける制御
情報が博々多数のマイクロ命令ど共通であると云う認識
から生じる。従って、各マイクロ命令に対する全ての制
御情報および順序付は情報を別々に記憶するのに必要な
同数の比較的多数のデータ・ピッＩ〜の反復的記憶を避
けるため、多くのマイクロ命令と共通ずる制御情報は、
別のＲＯＭストアに記憶される順序付【ノ情報とは別個
に１つのＲＯＨス１−アに記憶される。「第１のレベル
」の操作においては、この順序イ」けプロレス（まシー
ケンスマイク１］］−ド１（叶ス１〜アにおいて実行さ
れて、「第２のレベル」の操作において関りづ−る特定
のマイクロ命令を順次実行するため必要な制御情報を提
供する制御マイクロ］−ドＲ叶ス１〜アにお【ノる制御
情報をアクセスする順次アドレスを生じるが、後者の情
報は多くのマイクロ命令と共通となる。 このような２つのレベルのアプロニチは、単一レベル・
マイク【」コード・システムに比較して必要なマイクロ
コード記憶スペースを減少させようとする傾向がある。 しかし、このような２レベル技術は、制限された制御ス
１−ア容聞がシステムを指定された組のマイクロ命令に
対して構成することを可能にするが、システム全体の操
作能力を増加させるため基本マイクロ命令の組の拡張を
もたらす実際の柔軟性はない。 本発明は、２レベル・マイク１コ］−ド・システムの能
力を増大づ−る２レベル概念の拡張を用いて、マイクロ
コー制御部ス１〜アの【ナイスを増大させることなくマ
イクロ命令の組を大巾に拡張する能ノ〕を提供するもの
である。これに」：す、システムは［直交する１マイク
ロ制御ス１〜アと呼ぶところのものを含み、この直交マ
イクロ制御ストアにおいては、第１の即ち「垂直方向の
」マイクロ制御ス１〜アが、以下に更に詳細に説明する
如く、第２のレベル即ち水平方向のマイク１］制御ス１
〜アの１つ以上の「修飾子」フィールドから複数の第２
の即ち「水平方向の１マイク１］命令の１つを選択する
だめの選択された数の垂直方向のマイクロ命令ピッ１〜
からなる１つのフィールドと、一連の垂直方向のマイク
ロ命令の内の次の（即ら、連続する各々の）マイクロ命
令のアドレスを提供する順序イ・１【ノフィールドとを
有する「狭い」マイクロ命令ワード部分を提供する。各
々の水平方向のマイクロ命令は、実施される基本的な機
能を表わすが、従来のシステムとは異なって、そのフィ
ールドの１つ以上は垂直方向のマイクロ命令の修飾子フ
ィールドににる変更の対象となる。例えば、従来の２レ
ベル・システムは水平方向の制御ス１〜アにお（）る特
定の制御ワードのアドレスを単に指定するだけの垂直ブ
ラ向のシーケンス・ストアを使用し、この制御ワードは
第１の指定されたレジスタ（例、汎用レジスタ、ＧＲｌ
）から第２の指定されたレジスタ（例、汎用レジスタ、
ＧＲ２）へのデータの移動を要求する。対照的に、本発
明の２レベル・マイクロコード・システムは、例えば、
垂直方向のマイクロ命令を用いて、未指定の１つの場所
から他の未指定の場所へのデータの移動を必要とする水
平方向の命令を指定り−ることになる。この垂直方向の
マイクロ命令は、従って、その修飾子フィールドにおい
てこのようなデータ移動のための特定のソースおよび行
先の場所をも含み、これによりこのようイｆ場所を識別
するように基本的な水平方向のマイクロ命令を修飾する
ことができる。 更に、本発明の２レベルのマイク１］」−ド・システム
は、垂直方向のマイクロ命令がマイクロプロレザに直接
配置された制御スト・アから、あるいは又外部のマイク
ロ制御ソースから取出づことができるように構成するこ
とができる。水平方向のマイクロ制御スＩ〜アは又マイ
クロプロセサのチップに直接配置４−ることもできる。 各々の水平方向のマイクロ命令の能力は垂直方向のマイ
クロ命令ににって達成可能なこのようなマイクロ命令の
修飾により有効に倍増され、このような手法は本文中で
は博々２レベルの「マイク１］修飾」法と呼ぶ。各々の
水平方向のマイクロ命令は多数の垂直方向のマイクロ命
令により修飾されてこれにより多数の全く独自のマイク
１コ命令を表わすことができるため、比較的少数の水平
方向のマイクロ命令を用いて博々「制御の根源」と呼ぶ
汎用ではあるが有効な１絹の基本的な制御操作を提供す
ることができる。 本発明のシステムは又、１つ以上の入出ノ］（Ｉｌｏ）
バスを介して周辺装置との通信を行う能力をも含む。例
えば、望ましい一実施態様におけるシステムは、以下に
述べる如き目的のための独特な「ポーリング」手法を用
いてＩ１０バスの選定された１つにその時存在する全て
の装置を識別する装置を含むシステムＩ１０インターフ
ーＬ〜ス装置を提供する。更に、本システムのＩ１０イ
ンク−フ丁−ス装置は、ポールされｋどころの選定され
たバスに対重るシステムＩ１０インターフ１−ス装Ｆ７
を介する情報の転送の直接制御と、ボールされなかった
別の選定されたバスに対η−る補助装置を介する情報の
転送を行う補助インターフｒ −ス装置の間接制御とを
提供するように構成される。 システムＩ１０インターフＴ−ス装Ｆｑは又、各々が略
々一定の周波数を有し１つのシステム人力クロック信号
から得られる１つ以上のカウンタ信号を使用リ−る３、
シかし、このシスデムＩ１０インターフェース装置は、
複数の異にｆる既知の周波数のどれかを有づ−るシステ
ム入力クロック信号を受取ることができる。従って、こ
の装置は、−複数の異る周波数入力信号のどれかに応答
でき、更に関与する所要の略々一定の周波数の所要の１
つ以上のカウンタ信号をこれから得ることができる独自
の周波数の合成装置を含む。 更に、本発明のシステムは、２つの競合するシステム構
成要素によるシステム・バスに対する同時のアクセスを
閉止する個々のシステム・バスのブ［１１〜］−ルを含
む。更に、システｌ＼・バス・プロト］−ルは、他のシ
ステム構成要素がシステム・バスがアクセスの用意があ
ることを表示づ−る限り、又他のシステム構成要素がシ
ステム・バスの前の制御を止めることの否定を表示する
信号を要求しない限り、バス制御の判断のための要イ′
１なしに１つのシステム構成要素が直接システム・バス
の制御を１ｊすることを許容り−るものである。 本発明の種々の特質については添付図面を助（プにＪ：
り更に詳細に叩解することができる。 本発明の手法を用いるシステム全体を第１図に示すが、
同図においてはマイク１］プ［］ｌ？ツリー・チップ１
０（図中、中央処理装置即ちＣＰｌｌどじで示される）
は、適当なシステム・バス１１を介ｌノて記憶システム
１２ど、１つ以上のシステムｌ１０Ｒ置１７ど、１つ以
上の外部のマイクロ制御デツプ１３（［ＸＨｃＪデツプ
どして示される）と、システム入出力インターフ丁−ス
装買１４（シスデムＩ１０インターフェースとして示さ
れる）と、更に別のインターフ丁−ス装詔１４Ａ （Ｅ
ＣＬＩＰＳＥ■Ｉ１０インターフエースどして示される
）とに相ｎに接続されるが、この１ａ 後の２つの装置
は外部の入出力素子に対する適当なバス１５おＪ：び１
５Δどインターフ［−スする。例えば、特定の尖施態様
においでは、本システムは、米国マザヂコーセツツ州つ
］−ス１〜ボｌＴｌ−市のデータ・ゼネラルネｌ： （
Ｄａｔａ Ｇｅｎｅｒａｌ）により製造販売される如き
マイクｒ：ｌＮ０Ｖ八■“】ンビコータ・システムと共
に使用される如きマイクロＮ０ＶＡ■タイプの周辺（Ｉ
ｌｏ）装置と、データ・ゼネラル社製のＥＣＬＩＰＳＥ
Ｏコンピュータ・システムと共に使用される如ぎＥＣＬ
ＩＰＳＥ■タイプの周辺（Ｉｌｏ）装置と共に作動する
よう構成される。 本発明の特定の実Ｍ！［様においては、システム・バス
１１は図示の如＜１６ビツ１〜の並列システム・バスで
あるが、外部のマイクロ制御チップ１３からのマイクロ
コード・ビットは適当な専用化された８ピツ１〜のマイ
クロコード・バス１６を介して時間多重化方式でＣＰＩ
Ｉに伝送される。 第２図はＣＰＩＩ １０の更に詳細なブロック図を示し
、８ビツトの外部マイクロコード・バス１６はそのマー
１ ｑ − ＝ １２ − イクＩＴＩ Ｔｌ−ド・ビットを適当な外部のマイク［
１制御チツプ（ＸＨＣ）のインターフェース装置１７Δ
へ供給し、システム・バスｉｌｌ；ＬＣＰＩＩに関して
入れたり出したりづ−るため適当なデータを受入れある
いは供給することが可能ｔｉ適当なバス・トランシーバ
装館１８と接続される。 ＣＰｌｌは、）ｎ当な汎用レジスタおよびアキコムレー
タからなる適当なレジスタ・ファイル２１ど、「△」お
よび「Ｂ」入力およびＦＣ」出力を有する適当な油筒論
理装置（八Ｌｔ＋）兼シフター装置２２ど共に、マイク
ロ命令レジスタ（ＩＲ） １９どプ［１グラム・カウン
タ（ｐｃ）を含むマイクロ命令ロジックを使用し、この
ようなレジスタどアキコムレータと酊■とシフターの各
構成要素は当技術において周知の適当な構成を用いて編
成することが可能である。 複数の４つの内部バス２３．２４．２５．２６は、第２
図に示す如く前記諸装置間の適当な内部データ経路を提
供する。前記のＡ Ｌ １１兼シフター・ロジック２２
のＣ出力は、伯の装置に対すると共に内部Ｃバス２３上
のバス・１〜ランシーバを介してシステム・バスにスｌ
しく供給される。 へｔ−，＋１兼シーツター・ロジッ
ク２２に対づ−る△ａ３ Ｊ： Ｕ Ｂ入ツノは、イれ
ぞ゛れ内部の△バス２４どＢバス２５を介し−（他の諸
装置ど通信づる。内部バス２６は、（ノジスタ、１３Ｊ
、び゛ア４−ｌムレータからバス・トランシーバ１８を
経（システム・バス１１に♀る直ｆ−１！Ｉ杆路を提１
ｊξ刀る。このようイｒ多重内部データ経路の使用によ
り、本文にｊボベる１４定の実施態様においては４００
ナノ秒である１つのマイク１」リイクル内でいくつかの
同時の操作が件じることｓ：ｙ＋容り−る。このため、
１６ビツ１〜のレジスタ間の動作は１マイク［１リ−イ
クル（屋々、１期間と呼ぶ）内で行われ、メ王り−から
レジスタへの転送（、Ｌ２マイクＣＩ （Ｊイクル（２
′つの−１−１１１間）内で行われる。 ２レベルのマイクロ制御ス１〜アは、垂直方向制御の読
出し・専用メモリー（ＲＯＭ）３１と水平り面制御のＲ
叶３２どして示される。本発明の特定の実施態様におい
ては、第１のレベル叩ち垂直方向の制御ＲＯＨ３１が１
８ビットの垂直方向のマイクＩ−１’ｌ命令を提供し、
このピッ１〜の内の６ビツトが水平方向のマイク［］制
御ＲＯＭ ３２において複数の第２のレベルの即ち水平
方向のマイクロ命令の内の１つを選定づるため使用され
、このような６４の命令が本文に示す特定の実施態様に
おいて記憶される。水平方向の制御ＲＯ）Ｉ ３２は特
定の実施態様において３３ビットを有する水平方向マイ
クロ命令を提供し、この水平方向制御ＲＯＭは例えば６
４Ｘ３３ピッｌ−の構成を有する。本文にお（）る実施
態様においては、垂直方向制御ス］〜ア３１からの８ピ
ツ！・を用いて、以下に）ホへる如く水平方向マイクロ
制御Ｒ０８から選択された水平方向マイクロ命令を阻飾
するため使用可能な２つの４ビツト修飾子フイールドを
提供する。 各々の垂直方向マイクロ命令の残りの４どツ１〜は、垂
直方向マイクロ命令の順序付Ｇノの制御、即ち垂直方向
制御ＲＯＨ３１から適当な垂直方向の順序付はロジック
３３を経由する次のアドレス・モードの指定のため使用
される。この垂直方向のマイクロ命令の２つの修飾子フ
ィールドにより選択された水平方向のマイクロ命令の指
定されたフィールドの修飾操作Ｃは適当なマイクロ修飾
ロジック３４を介して達成され、これと同時にこのロジ
ック３４は水平方向復号ロジック３５により適当に復号
されて選択されたマイクロ命令の機能を実施する／ｊめ
要求される必要な制御信号と順序付り信号を提供する３
５ビツトの命令ワードを供給する。 垂直方向のマイクロ命令は、ＣＰＩＩに常駐する垂直方
向制御ＲＯＨ３１から、あるいは外部のマイクロ制御チ
ップ１３（第１図参照）から外部のマイク「１制御チツ
プ・インターフェース装ｆｔｆｆ１１７Ａを介して取出
すことができるが、水平方向のマイクロ命令はＣＰＩＩ
に常駐する水平方向制御１ＲＯＨ３２から取出される。 外部のマイクロコードは適当な時開多重化手法を用いる
ことによりＸＨＣ装置１３から得ることができるが、こ
の外部マイクロコードは時間多重化された８ビツトのマ
イクロコード・バス１６において与えられる１６ビツト
からなる。 水平方向の復号論理装置３５によって復号されることを
必要とする一連のマイクロ命令は、復号制御がプログラ
ムされたロジック列（ＰＬＡ）装置４０に」：る命令レ
ジスタ１９からのマイク１−１命令の適当な復号動作に
よって開始される。復号制御２ｎＰＩＡ装置４０による
このｊ；うなマイク［１命令の復号動作は、内部バス３
９」二に初期の垂直方向マイク［］命令を提供ゴるど共
に、内部バス４１上に垂直方向制御ＲＯＨ３１から取出
されるべき次のマイクロ命令のアドレスを供給づ−る。 垂直方向の制御１１ＯＮ ３１の順序イζ口ノは、垂直
方向の順序イ」す［］シック３３から内部バス４３を介
して与えられる９ピツ１〜のシークンス制御信号によっ
て適当に制御される。−たん前記復号制御Ｐμ装置４０
が初期マイクロ命令おＪ：び垂直方向制御１１０Ｍ ３
１からの次のマイク１］命令に対するアドレスを与える
と、ＲＯＨ３１からのそれ以降の垂直方向マイク０命令
の順序付Ｃノは、内部の１ピツ１〜・バス４４にお４−
Ｊる垂直方向の順序付１．Ｊ装置３３に対しちえられた
順序イ］けビットにより決定される。 もし垂直方向制御Ｒ叶３１からのマイクロ命令が水平方
向のマイクロ命令の選択ではなく別の垂直方向マイクロ
命令への分岐又は飛越しを要求するならば、修飾ビット
が分岐操作を指定づるため使用され、水平方向のマイク
ロ命令の選定のため通常使用される６ピツトは水平方向
のマイクロ命令の修飾のため（ごマイクロ修飾装置３４
が８ビツトの修飾フィールドを使用することを禁圧り”
る［ノー・オペレーションＪ （ＮＯＯＰ） ：」−
ドを構成−リ−る。 このため、マイクロ修飾プロレスにおいては、例えば、
垂直方向マイク［１命令の２つの４ピッｌ−・フィール
ドが選択された水平方向のマイクロ命令の２つ以Ｊ］の
４ビツト・フィールドの代りに用いることができる。選
択された水平方向フィールドに垂直方向修飾フィールド
を代替り゛る手法【ま各々の水平方向マイク［１命令の
能力を有効に倍増し、その結果前述の全面的な直交する
２レベル・マイクロ制御ストアの試みが、システノ＼全
体のマイクロ命令の組にお（プるマイクロ命令数を拡張
するための強力な能力を有する制御根源涌ど屡々呼ばれ
る汎用性を有するピッ１〜実効性の組をなＪ基本的な水
平方向マイクロ命令操作を提供する。 別紙Ａに示す如く水平方向制御ＲＯＭ ３２に記憶され
た水平方向マイクロ命令の完全な組について考察するこ
とはマイクロ修飾法を理解する一Ｌで役立つ。 例えば、ある特定の実施例において、水平方向マイク［
１命令はそれぞれ以下に示す如くＦ記の９つのフィール
ドを含んでいる。即ち、 ４ ４ ４４４ ３２ ４ ／ＩＡ−ＢＩ
ＩＳフィールドはＡバス２４上のＡｌｌ＋ ／シフター
２２のへ入力に対するデータのソースを規定するが、Ｂ
−旧ＩＳフィールドはＢバス２５上のＡＬＩＩ／Ｌフタ
ー２２の８入力に対するｆ−夕のソースを規定する。Ａ
ＬＵＬィールドは八１１１により実施される演算機能を
規定し、５ＩＩＦフイールドはシフター機能を規定する
。ＤＥＳＴ−フィールドは、ＡＬＩＩ／Ｌフター２１か
らＣバス２３上に置かれるデータに対する行先を規定す
る。へＤＲフィールドはメモリーのアドレスのソースを
規定し、ＨＥＭフィールドはシステム・バス１１どＣバ
ス２３間の連絡のための制御を行う。 ＴＥＳＴフィールドはテストされる種々のシステム条件
を識別するため使用され、ＲＡＮＤ （ランダム）フィ
ールドは伯の特殊な制御機能を規定する。別紙Ａは、前
述のフィールドの各々の意義を更に詳細に示している。 垂直方向のマイクロ制御ＲＯＨ３１は、特定の実施例に
おいては、例えば、各々が１８ビツト［１］である２８
８のマイク１］命令を含むＲＯＭ構成であり、１つの水
平方向マイクロ命令が実行される各々の垂直方向のマイ
クロ命令について実行される。垂直方向のマイク１］命
令のシーケンスはマイク１コ命令（即ち、復号制御ＰＬ
八波装置０により復号される如き機械命令）を解釈する
。 垂直方向マイクロ命令はそれぞれ下記の如き４つのフィ
ールドを含む。即ち、 ６ビツトのへ〇旧１フィールドは、水平方向の主副御ス
１〜７３２において選択されるべき水平方向マイクロ命
令のアドレスを規定する。４ピツ１〜のＶ１フィールド
は選択された水平方向マイクロ命令にス・１する第１の
修飾子（ｙＡ々、修飾子１と呼ぶ）を規定し、４ピツ１
へのＶ２フィールド（修飾子２）は選択された水平方向
マイク１−］命令に対する第２の修飾子を規定する。垂
直方向の順序イ４（フロシック３３に対して与えられる
４ピツ１へのＮＡＨフィールドは次の順次の垂直方向マ
イクロ命令を選定する次のアドレス・モードを識別し、
このモードのビットは新らしい垂直方向プ【］グラム・
カウンタの９ピツｌ〜・アドレスを生成する。別紙Ｂは
更に訂細に前記各フィールドの意義を示すものである。 別紙へにおいて示される如く、多くの水平方向マイクロ
命令において、■１垂直方向修飾フィールド又はｖ２垂
直方向修飾フィールドとして識別される垂直方向マイク
ロ命令修飾フィールドの１つを要求するものとして指定
される。各々の水平方向マイクロ命令の残りのフィール
ドは図示の如く固定的に指定される。特定の水平方向マ
イクロ命令、例、ｔｌ、ｆ ｒ メＥ ’、） −ニｍ
込メ、１ （Ｗ）Ｉ［Ｈ） ？ −１’り［Ｊ命令ど
して識別されるものにおいて、その全てのフィールドは
、Ｖ１申直方向昨飾−フィールドの使用を要求りるＡＢ
ＵＳフィールドおよびＶ２垂直方向修飾フィールドの使
用を要求するＡＤＲフィールドを除いて指定され、前記
Ｖ１おＪ：びＶ２修飾フィールドは書込まれるデータの
複数のソースの内の１つ（Ｖｌ）を識別し、前記ソース
・データが書込まれるべき１つ以上のアドレス（ｖ２）
を識別することが可能である。このＪ：うに、基本的な
汎用のメモリー書込み（訂１）マイクロ命令は、修飾フ
ィールドにＪ：る修飾を粁でデータ・ソースとアドレス
の行先の大ｒｌ］な１１合せに関り−る多くの特定の１
書込み一１マイクロ命令を生成Ｊ−るＩこめ使用するこ
とができる。これ迄に述べた特定の実施態様においては
、２つの修飾フィールドの使用ににす、僅かに６４の基
本的な水平方向マイクロ命令から多数のマイクロ命令を
生成４ることが可能になる。 復号制御Ｐ１．Ａ装置４０は、各々が２４ビツトを有す
るマイクロ命令を含む構成を有する。このＪ：うな装置
は命令レジスタ１９からの１６ビツ１〜のアドレスによ
りアドレス指定され、マイクロ命令がら復号された初期
の垂直方向マイク１］命令と、１つ以上の一連のマイク
ロ命令が要求される時垂直方向制御ＲＯＨ３１における
次の垂直方向マイクロ命令に対で−る９ピツト・ポイン
タ、並びに」ズ下に論述づるように唯１つのマイクロ命
令しか要求されない場合復号のための次に続くマイクロ
命令を呼出すことのできるフラッグとを提供する。復丹
制御Ｐ目装置４０においては、本発明のシステムにＪ：
り構成されたマイクロ命令ど同数のエントリが存在する
。 （Ｕ号制御ＰＬＡ装置４０の始動マイクロ命令の５つの
フィールドは下記の如くである。即ち、６ビツｊ・の八
ｔ）Ｒ１＋フィールドは垂直方向マイクロ制御ＲＯＭ
３１に関して既に説明したものと同じであり、４ビツト
のｖ１フィールドと４ピツ１〜のＶ２フィールドも垂直
方向マイクロ制御ｌＲＯＭに関して前に）本べたらのど
同じものである。すＪに、復号制御ＰＬＡ装買は、復号
されたマクロ命令のため必要なマイクロ命令シーグンス
の第２のマイクに１命令の垂直方向制御ＲＯＨ３１にＪ
３りるアドレスである９ビットのへＤｌ？Ｖフィールド
を供給する０１つのピン１〜（Ｄフィールド）は、マク
ロ命令の解釈のためには復号制御Ｐ１．Ａ装置により与
えられる１つのマイク［１命令で十分であることを示す
。この場合、ＡＤＲＶフィールドは無視される。始動マ
イクロ命令の５つのフィールドの更に詳細な要約につい
ては別紙Ｃに示される。 垂直および水平方向の制御１０Ｍおよび復号制御ＰＬΔ
装置は当技術にｄ３いて周知の従来の論理装置であり、
これ以上詳細に示す必要はない。垂直方向の順序刊は装
置３３およびマイクロ修飾装置３４０ロジツクについて
はそれぞれ第３図おにび第４図に示される。 第３図に示す如く、例えば、特定の実施態様における垂
直方向順序イ」け装置は、垂直方向プログラム・カウン
タ１００どマルチブレクリ装置１０１からなり、（１）
復号制御ＰＬＡ装置４０からの９ピツｌ〜出力の復号を
行い、（２）プロ１グラム・ノＪウンタおＪ：び垂直方
向修飾フィールドＶ１どＶ２の零ビット（ＶＰＣＯ）に
Ｊ−り識別される飛越しく分岐）又は呼出し操作を行い
、（３）スキップ操作、即ち次のブ［１グラム・カウン
タの出力（ＰＣ＋１＞の更にその次のプログラム・カウ
ンタ出力（ＰＣ＋２）へのスキップを行い、（４）次の
プログラム・ノＪウンタ出ノ］ （ＰＣ＋１ ） 、即
ち次のプログラム・カウンタ出力（ＰＣ＋−１）が保管
され（割込み操作が生じる詩の如き）、次に割込みルー
チンに続いて垂直方向順序（＝Ｉけ装置は出力（ＰＣ＋
１）に戻る戻り操作を行うＩＣめ５つの入力信号のどれ
か１つを選択する。 マルチプレクサの動作は、必要なテスト条イ１が存在す
る時、次のアドレス操作モード（前記の５操作の１つが
選択される）を規定Ｊる制御ロジック１０２を切換える
ことにより制御される。 第４図は、複数の即ち２乃至３個の入カマルヂブレクザ
１０５を含むマイクロ修飾装置３４を示し、このマルヂ
ブレクリの各々は、別紙Ａに示す如く、４ビツトの水平
方向入力（水平方向のフィールド八ＢＩＩＳ、 ＢＢＩ
ＩＳ、 八１．＋１ 、５ＩＩＦ 、 ＤＥＳＴ’、
ｌ’ＥｓＴおよび１（ＡＮＤに対する）、又は３ビ
ツトの水平方向入力（水平方向へＤＲフィールドに対す
る）、又は２ビットの水平方向入力（水平方向のｉ什１
１フィールドに対する）を含み、又ｖ１人力（水平方向
フィールド八ＢｔｌＳ、 Ａ＋、１１ 、 ＲＡＮＧ）
） 、又ハＶ ２人力（水平方向フィールドＢＢＩＩＳ
、 ＳＨＦ 、 ＡＤＲ、肝Ｈ、ＴＥＳＦ’） 、又は
ＶｌとＶ２の両フィールド（水平方向の１珪ＳＴフイー
ルド）を含んでいる。４ビツト・の水平方向大ノｊ（Ｈ
ＲＯＨ入力）は、水平方向復号ロジック３５に与えるた
め、ＨＲＯＨビット又（より１又はｖ２じツトのいずれ
かからのものどじてマルチブレクザ入力の選択を制御す
る。 前）小の実施例は、水平方向マイクロ命令に対して指定
され別紙１〕に記載された特定のフィールドを使用する
。殆んどの場合、明らかなように、垂直方向修飾フィー
ルドを使用りる水平方向フィールドはソース８−３ Ｊ
：び行先の場所を指定するムのである。例えは、ｌＮＣ
ｌ＋ （増分）マイクロ命令に夕・１して（：１、Ｖ１
垂直方向修飾フィールドによってＡ−ＢＩＩＳフィール
ドが修飾され、Ｖ−１により増分されるべく指定された
場所におりるデータはＡ−Ｂｕｓに置かれ、Ｄ［ＳＴフ
ィールドはＶ２垂直方向修飾）５ｒ−ルドにＪζつて修
飾され、増分されたデータはこの時Ｖ２で指定される場
所に置かれる。 これ迄に）ｄ（へた特定の実施例にｄ３ ＋ｊる記憶フ
ィールド（Ｍｌ：Ｈ）は特殊検査が行われる３、１Ｇ迄
の記憶操作は４ビツトの）ＩＥＨフィールドを用いて規
定することができる。しかし、別紙りに示される如く、
僅かに４つの操作、即らＮ０ＯＰ（ノー・Ａベレーショ
ン）、曲（メモリー読出し）、囲（メモリー内込Ｊ７．
）、およびＶ２フィールドである３、この場合、１１Ｍ
および−Ｈ以外の記憶操作を指定するため使用されねば
ならない。このように、別紙Ｅの特定の水平方向マイク
ロ命令のマイクロ操作の符号化において−明らかなよう
に、ｖ２修飾子は他の記憶操作（即ち、ＷＩＮ 、 Ｒ
ＨＯＤ、−１，Ｈ、ＲＩＩＹＰ等）を指定することがで
きる。このように、ＲＨ３よび引４以外の全操作の指定
に垂直方向修飾フィールドを用いて、１１［Ｈフィール
ドは僅かに２ビツト（４ピツ１〜の代りに） ｔノか必
要でない。このＩこめ、水平り面制御ＲＯＭ ３２は第
２図に示す如＜３３ピツ１〜を具備づ−るだ（づでにい
。しかし、別紙Ｆに示す如く、又第４図に示す如く、マ
イクロ修飾装置３４に対して３５ピツ１゛・を与えるこ
とができ、ＨＥＭピッ１−２３へ・２６の内２つは何の
Ａペレーション上の重要性も持たない。 Ｖ２修で１１子により記憶操作が規定される各場合にお
いては、■２修飾子は他のどのフィールドでも指定リ−
るためには使用できず、明らかイ【ように、Ｖ１修飾子
のみが自由に１つ以上の伯のフィールドを修飾づる。し
かし、ＲＨおにびｌの両操作に対しては、■１およびＶ
２の両修飾子がこのＪ：うに使用可能である。殆んどの
記憶操作がＲＨ又はｌ操作である（ＶｌおよびＶ２修飾
が共に使用可能である）ため、他の（即ち、１■でも間
でもない）記憶操作について課される修飾子の制約は、
このような操作がそれ程瀕繁に使用されないため厳しく
イｒい。しかし、ＨＥＨフィールド操作の全体的な柔軟
性は著しく増大するが、これは水平方向の記憶操作を指
定するためには僅かに４つのマイクロ命令しか必要どし
ないためである。別紙［に示す如く、別の１５のマイク
ロ操作に対“リ−る記憶操作については、Ｖ２修飾フィ
ールドの使用がマイクロ操作（制御態様）の範囲を増大
する。 必要に応じて他の水平方向マイク１コ命令フ（−ルドに
対する同様な構成も使用でき、全水平方向制御Ｒ（１Ｎ
を用いて比較的少いマイクロ命令を指定することかでき
るが、そのマイクロ操作の範囲は、垂直方向の修飾フィ
ールドの使用により更に余分な制ｔｉ１１態様を規定す
ることによって著しく増大される。このような目的の２
つの垂直修飾フィールドの使用が他方のフィールド以上
を修飾する能力を制限するが、多くの場合他のフィール
ドを１つ以上修飾する必要はそれ程大きくない。もし垂
直修飾フィールド数を増加するならば、Ｊ：り大きな垂
直マイクロ命令ワードを犠￥１にしてこの点での柔軟性
が増大する。 極限において、その各フィールドに対する１つのビット
を用いて１つの水平マイク１］命令を用いることができ
、各揚台のこのビットは１つの修飾子がこのフィールド
に対しで使用されるが、又は省略時の操作が牛しるかを
規定する。このＪ：う４にシステムにおいては、使用可
能な垂直力向隆飾子数は各々の規定可能なマイク］］操
作に対して要求する全てのフィールドの修飾を泊客する
に１−分でなｔノれば４にらない。水平方向マイクロ命
令のマイク［Ｊ操作の範囲は、このため、所要数の修飾
フィールドを有する比較的大きな垂直方向マイクロ命令
ワードに対り−る要件を犠１’ｌにして著しく増大させ
得る。 システｌＬ−仝左９嬰劃 １つ以１−の記憶装置および１つ以」：の入出力（Ｉｌ
ｏ）装置の如きＣＰ１１以外のシステム構成要素からＣ
Ｐｌｌに関り−る情報（即ち、アドレス、データ、命令
等）の送入送出は、直接又はインターフェース装置１４
と１７を介して１６じツトのシステム・バス１１上に生
じる。このＪ：うな情報の適正な転送を提供するために
は、有効なシステム・バスの規約を使用し＞）ければな
らない。この点に関して、各バス・１〜ランザクジヨン
は、一方を「指定」レグメン１゛・、他方を［データ１
廿グメン１〜ど識別される２つのレグメン１〜からなる
。 システムのオペレーションのタイミングは、位相１（φ
−１）と位相２（φ−２）クロックどして識別可能な２
つの外部で生成されるクロックにより同期される。この
クロックは１つのマイクロサイクル時間（傅々「Ｔ時間
」と呼ぶ）をφ−１とφ−２の部分に分割する。。 指定レグメン１へにおいては、バスは、生じつ）あるバ
ス・ザククル操作のタイプ（例、メモリー照合操作又は
Ｉ１０操作）およびトランザクションの目的（例、ある
メモリー照合操作のための１アドレス）を示す情報の説
明のため使用される。 指定レグメン１〜は常にバスの１−ランザクジョンの最
初のφ−１部分において生じ、拡張不能である。 データ・レグメン１〜においては、バスを用いて例えば
データを指定セグメントに指示されたアドレ−，３１− ス又はｒ１０装置に関づ゛るデータの？Ｊｊ入れを行う
。 このデータ・レグメン１〜はバス・１〜ランザクジヨン
の最初のφ−２部分で始まり、更に長いマイクロサイク
ル（各々がφ−１およびφ ２の部分を有する）の整数
たり拡張することができる。Ｔ時間のφ−１６よびφ−
２部分は略々固定された時間ギャップ（例、１５ナノ秒
）たり分離され、いずれにしても位相の重なりを生じな
いようにセラｌ−・アップされる。 作用において、特定のシステム構成要素はそのバス・ト
ランザクションのデータ・セグメントの間システム・バ
ス十にデータを送出しつ）あり、他の構成要素は次のバ
ス・トラン１ｆクシヨンの指定レグメン１へのφ−１部
分において１つのアドレスの転送を待機する。本文に述
べたタイプの時間多重化システムにおいては、この性質
の瀕繁なバスの「送受反転」操作が問題を生じる。本シ
ステムのオペレーションにおいて使用される種々の論理
要素におりる近れの故に、１つのバス・１−ランザクジ
ョンのデータ・レグメン１へ間のデータの転送は、次の
バス・１〜ランｆクシヨンの指定レグメン１へのφ−１
部分の開始によって完全に完了され得ない。従って、第
２の要素が、前の要素に対Ｊるデータ転送が完了する前
にそのアドレスをシステム・バス」二（こ詔くように試
みる。 このような条例は、本システムに悪影響をもたらそうど
り−る比較的強い瞬間的な電流り一−ジを生じることに
２ｉる。例えば、もしシステム構成要素がＴ１１回路ど
して構成されるならば、電流サージは好ましからざるノ
イズ効果即ら電磁妨害をシステム中に生せしめると共に
、ＴＴＩ−構成要素自体に対しても長期の悪い衝撃を与
えようとする。更に、もしＣＰｕが例えばＨＯ３技術に
よって集積回路チップとして形成されるならば、このに
うな電流サージは又少くとも長期、おそらくは短期の悪
い衝撃を１４ＯＳチツプの信頼性に与えることになろう
。従って、バスに同時にアクレスづ−る（「バス競合」
条件）試みにおけるバスの送受反転操作時の２つの異な
る構成要素の作動から生じ得るシステム構成要素のバス
・ドライバ操作のいかなるオーバーラップも避けるため
の適当な手法を考えることが必要である。 このような問題に対するこれ迄の１つの解決ｄ１としで
は、バスの送受反転操作（ＩＮｌ例えば、各ｊ′−タ転
送操作の完了と、アドレス転送操作の如き次の操作リー
イクルの始めとの間、あるいはその逆の状態で「不感」
サイクル（即ち、ノー・オペレーション・１〕−イクル
）を用いることであった。このにうな不感サイクルにお
いては、情報は一切バストに駆動され得ず、活動状態の
バスは３１ａ体状態どなる。１ノかし、このような条１
１下での別の不感→ノイクルの存在も遥かに高い解像力
の基本的なマイクロ・サイクル・クロックを必要とする
か、あるいはシステム全体のオペレーションを所要の速
度より遅れさせることになる３、従って、不感サイクル
の使用は一般に問題の解決には望ましくない試みである
。 この問題の別の提供された解決法は、１時間の２つの時
間和φ−１どφ−２間の間隔を拡げることである。しか
し、広いギャップを用いれば全１時間が長くなり、従っ
てシステムの速度を更に大きく低下さけることになる。 本文に論述Ｊる木システムによれば、このバスのアクセ
スのオーバーラツプの問題は、アドレス使用可能信号（
Δ旧ｔｌ−Ｎ）とデータ使用可能信号（ＤＡＴＥＮ）を
適当に生成することによって回避される。信ｇ Ａ旧＋
［Ｈの存在は妥当なアドレスがシステム・バス上に存在
りることを表示するが、信号ＤＡＴＩＮはデータがシス
テム・バス上に存在Ｊること４表示する。もし信号ＤＡ
ＴＩＮの存在が仮定されるならば、システｌ＼・バス−
Ｌにアドレスを閤くことが可能な他の全ての装置のアド
レス・ドライバは４／１動を禁止される。同様に、全て
のデータ・ドライバは、信号ＡＤＲＥＮが存在する限り
使用禁止状態にある。 信号ＡＤＩＩＥＮは、電流バス・サイクルを開始Ｊ−る
ことを要求したシステム要素により生成され、その生じ
つ）あるバス・サイクル操作のタイプを記述する情報が
バス」−に置かれたことを表示する。 本文に示す特定のシステムは、例えば、４つの異なるタ
イプのバス・サイクル操作、即らプログラム・メ［り一
照合、制御卓メ［り一照合、Ｉ１０操作、局部メモリー
照合操作の内の１つを始動することがて・きる。信Ｆ４
八ＤＲＥＮが存在Ｊるど、システムは、以下に説明１′
る如き別のピッ１〜と共に適当な１６ビツ１〜・ワード
をバス上に向くことにより前記の４操作のどれが生じる
かを識別する。 このように、プ［１グラム・メモリー照合においては、
１６ビツ１〜・ワードはピッ１−位置１〜１５に１５ビ
ツトのアドレスを含むが、このワードのビット０は下記
の如く記憶サイクル（ＨＥＨＣＶＣ）ピンとして示され
る別のピンに４えられる別のピッ１〜に関連して使用さ
れる。即ち、 操作のタイプ 前述のシステムにおいては、例えば、メモリー照合は、
そのオペレーションについては当技術において周知であ
る米国マザヂューセツツ州ウェス一 ３６ − １〜ボロー市のデータ・ゼネラルＪ＋ ＭのＮ０ＶＡお
よびＥＣＬＩＰＳＥ形コンピュータにおけるブ１」グラ
ムの実行のため使用される標準的なＮ０ＶＡ／ ＥＣＬ
ＩＰＳ［の論理アドレス・スペースに対して行うこと
がＣぎる。 このにうなプログラム・メモリー照合においては、Ｈ［
ＨＣＹＣおにびビットＯビンの状態がプログラム・メモ
リー照合操作を識別するが、残りの１５ビットはメモリ
ー照合のための論理アドレスを含む。 ＨＥＨＣＹＣおＪ：びピッ１〜０の状態の組合′ｔ！【
ま、下記の如く４つのシステム・オペレーションの各々
を規定するため使用される。即ち、 ＨＥ）ＩｃＹｃ ビットＯ： φ０ ０
１１０操作 ０ １ 局部メモリー照合 １ ０ プログラム・メモリー照合１ １
制御車メモリー照合 制御卓操作のためのラフ１〜ウエアの記憶のため使用さ
れるアドレス・スペースに関する制御卓メモリー操作の
場合には、例えば、ＨＥＨＣＹＣおよびビットＯピンが
制御串メモリー照合操作を規定するが、残りの１５ビツ
トは再び制御中アドレスを規定する。 局部メ［す〜照合はシステム間通信（例、システムのＣ
ＰＩＩど他のプロセ曇す等の間の通信）の編成のための
命令を含むアドレス・スペースと関連し、従ってシステ
ム操作ワードは１５ピツ１〜の局部メモリー・アドレス
を含む。システム・バス」二に首がれるＩ１０１００書
式については後で更に詳細に論議しにう。 バス・タイプ操作記述子（即ち、適当４Ｔアドレス又は
１１０機能の定義）がバス上に置かれる時、信号Ａｔ）
ｉ？ＥＮが存在する。関与するあらゆるデータが例えば
バス・１ノ−イクルのφ ２においてバス上に送られる
時、信号ＡＤＲ［Ｎはもはや存在しない。 信号Ａｌ）ＲＥＮは存在すれば、データ転送がシステム
・バス上に生じつ）ありそのためシステムにお（）る仝
でのアドレス・ドライバが１１０述の如く作動禁＋、Ｉ
＝状態になることを表示する。信号Ｄ＾ＴＥＮは、シス
テム・バス上に置かれるデータを供給しつつぁる特定の
システム構成要素によって供給される。 このＪ：う４丁制御のための信号へＤＩｔ［Ｎおよび１
）ＡＴＥＮ ｌよ、システムのロジックに、ｌ１３りる
時間遅延の故にバスの送受反転操作の間に生じるバス競
合条件から保護し、従って、ＴＴＩ−ロジック又は１（
ＯＳチップのどららと使用されようともシステムの信頼
性を高める。 本システムは異なる稼動時間サイクルを有するメ［リー
と共に使用することができる。φ−１において有意義な
アドレスにおけるデータがＣＰＩＩとＣＰＩＩの外部の
記憶装置との間に転送されるならば、この転送が内部で
完了できるように次のφ−２に８５いてバス上に駆動す
るためにこのデータが使用可能でなＧＪればならない。 もしデータが使用可能であれば、データがバス上で駆動
されデータ転送が完了さけられるその時のサイクルのφ
−２部分の終りにおいて記憶ｖｉ置が信号ＲＥＡＯＹを
存在させる。もしデータが使用可能でなく、その時の１
時間のφ−２部分の終り迄に転送のためバス」二に駆動
されなかったならば、信号ＲＥＡＤＹは存在させられず
、このバス・サイクル操作は延期され−Ｃ１データが転
送のため使用可能どなる迄、必要に応じて１つ以上のＴ
Ｉｔ；４間において信号１）ＡＴＥＮを存続状態にさ
ぜる。（言号肝へＤＹ 、八ｆｌＲＥＮおよび〇Ａ１［
Ｎを生成するロジックは第５図及び第６図に示される。 更に、データ転送操作のｌこめのシステム・バスの制御
を行うシステム構成要素がこの制御を止めようどしない
場合、この要素はこれが実行中の操作が完了Ｊ′る迄バ
スの制御を維持するために、バスのロック信号（Ｂ／ｌ
０ｃＫ）を存続させねばならない。例えば、システムの
ある構成要素はデータを読出し、このデータをある方法
で修飾し、この修飾したデータを使用又は記憶のため前
記要素へ戻すどころの博々読出し／修飾／書込み（ＲＨ
旧操作と呼ばれる操作を要求することができる。従って
、この構成要素は、データが修飾され−にの要素に戻さ
れる迄バスの制御を放棄することができず、この操作は
１つ以−Ｌの１時間４ノイクルを要求し１ｑる。このＪ
：うな状況においては、ＲＨＷ操作を実行しっ）あるシ
ステムの構成要素は全ＲＨＩＡ操作が完了ザる迄は信号
Ｂ／１．ＯＣＫを存続させる。このような信号の存続は
他のどの装置もバスの制御を獲得づ。 ることを閉山する。Ｂ／ＬＯＣＫ信号を生成する論理回
路例は第７図に示される。 システム・バスと通信関係にある装置は、その時のバス
・サイクル操作が存在するならばこれが終了してバスの
制御を次の１時間の始め（即ち、その時のバス・サイク
ルを用いるどの装Ｋによっても信号ＲＥＡＤＹが存続さ
せられる限り、又仙の装置によって信ＱＢ／１−ＱＣに
が存続させられない限り）に放棄する時は常に、バスの
マスターとなることができる。このように、バス制御の
マスターを欲する装置は、信号ＲＥＡＤＹと信号１３／
ＬＯＣＫをモニターし、バス要求（ＢＲＥＱ ）信号を
存続させることによってバスの制御を要求し、信号ＲＥ
八Ｉ）Ｙおよび信号Ｂ／ＬＯＣにの前述の諸条件の下に
バスの制御を獲１ｑすることを許される。このような装
置は、比較的高いバス優先順位を有する装置も又どのバ
ス・→ノーイクルの終りにおいてもバスの制御を要求し
ない限リ、この装置がもはや信月旧）［０を存続さけな
くなる迄は制御を紺持する。。 このように、バス制御は、ＣＰＩＩにＪ：るのではなく
制御を欲する装置によっ′Ｃ取扱われる。従来のシステ
ムにおいては、バスの制御は通常、外部の装置からのバ
ス要求に対応しな【Ｊれば４ｒらずか゛つその後「バス
許与」信号又はこれど相等の信号を与えるかどうかを決
定しくｉりればならないＣＩ’ｌｌにＪｚっで取扱われ
る。このＪ：うなＣＰＩＩによる判断プロセスは、ＣＰ
ＩＩと、このＣＰＩＩがその判断を行うため通信しなく
てはならない各々のシステム構成要素どの間に必要とさ
れる開信号の伝播中の遅れの故に比較的長い時間を必要
どする。本発明のシステムに使用される手順、即ち装置
自身が信号ＢＲＩＥＱを生成し、適正条件下でこの信号
生成と同時にバスの制御を受取る如き手順によれば、バ
スの制御要求は遥かに早い方法で取扱われてバス制御は
更に迅速に要求側の装置に対して伝達される。 前述の如く、異なるタイプの各バス操作はＨＥ’）Ｉｃ
’Ｙｃピンの使用を要求し、このピンはバスザイクル記
述ワード（即ち、アドレス又はＩ１０操作ワード）のピ
ッ１−〇と共に実施覆べき操作のタイ１を規定する。前
述の操作ヂｔｌ−１−によれば、アドレス・ワードのＨ
Ｆ、ＨＣＹ Ｃａ３ Ｊｚび′ビットＯが共に零である
時にＩ１０１００規定される１、このような操作条件に
対しては、Ｉ１０１００ための下記のワード書式がシス
テム・バス上に１ｍかれる。即ち、前記のＩ１０命令は
ＣＰＩＩにおいて受取られる標準的なＮＯＶへ／ＥＣ１
，ＩＰＳＥ Ｉ１０命令書式の再び符号化されたバージ
ョンを有効に表わし、この再符号化された命令はだの時
のバス・１Ｊイクルのり”イクル記述部分においてバス
上に置かれる。元のマイクＩＩ Ｎ０ＶＡ■／ ［ＣＬ
ＩＰＳＥ■Ｉ１０命令は、ＣＰＩＩとＩ１０装買装置イ
ンターフェース・［コシツクの構成を容易にするために
前述の如く再符号化される。 −／Ｉ４．− こ）において明らかなように、ピッ１−０はＨＥＨＣＹ
Ｃピンど関連して使用されてＩ１０１００規定する。ビ
ット１は可能性のある将来の使用のため予約された不使
用ビット・である。ピッ１〜２〜４は、システム、Ｉｌ
ｏおよびデータ・チャネル（ＤＣ＋１）の諸機能を下記
の如く規定−リ゛るため使用される。即ち、 （」 ピッ１〜３ ζ１上Ａ Ｉ！Ｌｆ１１０
０ ０ Ｎ０Ｐ０ ０
１ ＩＮＴ八０へ
１ ０ Ｈへ５
ＫＯ０１１１０Ｒ８Ｔ １ ０ ０ ＤＣＩＩＡｌ
０ １ ０ＣＩＩＴ１ １
０ ０ＣＩＩＯ１１１予約 ビット５および６は下記の如く使用されるＩ１０ボート
を規定する。即ち （−乙Ｅ支 ピッ！〜６ 前二上 ＯＯ状 況 ０ １ Ａ １ ０ Ｂ １ １ Ｃ ビット７はＦ記の如く転送の方向を規定りる。 即ら、 ピッ１〜７ 、ＬＪ ＯアラＩへ １ イ ン ビッ１−８と９は、下記の如く使用中の制御の選択、即
ら通常のＥＣＬＩＰＳＥ■の操作に従うスタート、クリ
ア、パルス操作のいずれかを規定する。即ち、く１上８
くグ上９ 槻−遣 ０ ０ な し ０ １ スターｉへ １ ０ クリア １ １ パルス ピッ１〜１０〜１５【ま、Ｉ１０操作中使用されるべぎ
特定の）１０′ＪＡ肋を識別ＪるＯピッ１〜の装置Ｋ（
コードを規定ηる。′Ｉ＋’＋ｉ＋記操作（，１、規定
の如く、例えば周知のＩＥ Ｃ１，、Ｔ Ｐ Ｓ ｌｏ
］ンピ−１−タど共に当業者に周知であるため、これ以
上詳細に説明の必要は２にい、１前述のＩ１０命令書式
の使用の！こめには、周知のこれ迄のｒｃｔｌｌ）Ｓ−
リ命令出式を用いるｒ１０命令の取扱いに通常心数どε
＼れるよりもＩ１０命令の処理のｌこめの外部ロジック
が少くてＪむ。操作のタイプ、即ノ５メ■す〜照合又は
Ｉ１０操作は適当にフラッグされ（ＨＥＨＣＹＣＪ３よ
びピッ１−〇の状態ににす）、もしこれがＩ１０操作で
あれば、インターフェース操作を打切るために前記書式
に従って送られる。 このため、ある１１０命令におりる特定のピッ１への組
合Ｕが梢々単要であるが、これはこの組合せによりこれ
までＥＣＬＩＰＳＥ”システムにおいて使用可能であっ
た（１０操作の能力を拡張Ｊ−るためである。このよう
に、明らかなように、Ｉ１０ボート・は、Ｅ ＣＬ Ｉ
Ｐ Ｓ ｌ−ｏシステムに使用される通常のボーｊ〜
へ、Ｂ、Ｃを含むのみイ１らず、その用途については以
下に説明する［状況」ボー１〜と呼ぶ別のボー１へ能力
をも識別する、。 このように、もしＩ１０命令がボー１〜・フィールド（
ビット５．６および０．０＞における状況ボー１〜と判
断フィールド（ピッ１〜７−１）にお（プるＩＮ方向を
識別するならば、このよう２Ｚ命令は識別された装置（
装置コード・ビット１０〜１５により識別される）に対
Ｊる要求どして作動してその状態に関Ｊる情報を提供す
る。本装置は次にデータを下記書式において戻す。即ち
、 本装置は、ポール・ピッ１〜２の状態によりシステム・
バスにお（プるその存在を表示し、更にそれぞれその「
使用中」又は「完了」の状態を表示Ｊ−る。 更に、本装置はこれ以外の情報の提供に使用−ツるため
の１３の予約されたビットを有する。 このような書式は、このような状況の情報の包＝ ４
７ − 含（これにより個々に生成された「使用中−１ど「完了
」のフラッグに対づ−る２つの余分なワイアを特徴とす
る特許容せず、又本文に記）ホした本システムにおいて
は役立つ如ぎ「ポーリング」（即ち、システム・バスト
の１つの装置の存在の表示を与える）のため使用できな
かったこれ迄のＥＣＬＩＰＳＥ■命令書式ど対照をなし
ている。 従って、本システムに供給され、アキコｌ＼レータ・ビ
ット（受取られた標準的なＩ１０命令によりＣＰＩＩに
対して既に識別される）を包含することを必要としない
改良されたＩ１０命令書式により、標１％ 的す？ −
１”） 口Ｎ０ＶＡｏ／ ＥＣＩ−ＩＰＳＩＥ” Ｉ
／ Ｏ命令書式によっては規定されないｆ−夕を転−送
する別の能ノｊが提供される。 シスデムＩ１０インターフェースー置 第１図に示す如く、システムのＣＰＩＩは、複数の異な
るバス上のＩ１０装回ど通信可能なＪ：うに構成されて
いる。例えば、ＣＰＩＩはシステム・バス１１上のＩ１
０装置どは直接に通信でき、特定の実施例において、例
えばＥＣＬＴＰＳＥ■Ｉ１０装置に対するＥＣＩＩＰＳ
Ｅ■Ｊ１０バスどして示されるバス１５Ａト、又は特定
の実施例においてマイクＤ Ｎ０ＶＡ”装置用のマイク
ロＮ０ＶＡ■バスとして示されるバス１５Ｂ−ＬのＩ１
０装置と通信することができる。本文に記載したシステ
ムによれば、データは以下に更に詳細に説明するＪ：う
に、システム・バス１１を介してシステムＩ１０装冒に
関して直接送受可能であるが、ＥＣＬＩＰＳＥｏＩ ／
Ｏに対づるデ〜りはＥＣＬＩＰＳＥ■バス１５Ａ＠経
て別個のＥＣ１，ＩＰＳＥ■Ｉ１０インターフェース装
置４５を介してこのような諸装置に関し送受され、その
転送はシステムｒ１０インターフェース装置１４からの
制御信号によって制御される。更に、マイクロＮ０ＶＡ
ｏＴ ／ Ｏ装置に対するデータはシステムＩ１０イン
ターフェース装置を介してマイクロＮ０ＶＡ■バス１５
Ｂ−、Ｌのこのような装置に関し送受される。 システム［１０インターフエ〜ス装置１４の更に詳細イ
ｒブロック図は第８図および第８Ａ図に示される。アド
レス／データ転送用およびマイク［１ＮＯＶＡ■ポ一リ
ング操作（以下に更に詳細に論述する如ぎ）用のマイク
ロＮ０ＶＡｏバス制御［１シツクの別の更に詳細なブロ
ック図は第８Ｂ図に示される。 図に示づ−如く、システムＩ１０インターフェース装置
は複数の局部即ち内部の装置およびブＩ］ツク５０で示
ず如ぎ種々の制御論理回路を含み、これ等装置は既に公
知でありこれ迄入手可能なシステムと関連して使用され
るタイプのものである。例えば、システムＩ１０インタ
ーフェース装置１４の内部装置１．Ｊｉ、下記の文献に
関して示し論）ボされたＤａｔａ Ｇｅｎｅｒａｌ礼の
ＥＣＬＩＰＳＥ■］ンピコータ・システムにおいて使用
されるタイプの諸装置を含む。 即ち、 ＥＣ１１ＰＳＥｏＨ／６００ノ操作１１ｊｌ！１．０１
４−００００９２ＥＣＬＩＰＳＥ■Ｓ／２００ プロ
グラマ参考書Ｎｏ、０１４−０００６１ インターフ丁−ス設置１当の参考書、ＮＯＶ八〇へよび
ＥＣＬＩＰＳＥ■シリーズ・コンピュータ凡＋、０１５
−００００３１ ■ マイクロＮ０ＶＡ 集積回路データ・マニコアル
Ｎｏ、 ０１４−００００７４ −５１ ＝ 前掲の文献は、米国マザヂ“ノーレッツ州ウェス１〜ボ
［１−市のＤａｔａ Ｇｅｎｅｒａ１社から入手可能な
、同着により製ｊ告販売されるＮ（ＩＶ八 、 ＥＣ
ＬＩＰＳＥ■およｑり びマイクロＮ０ＶＡ■の各システムに関する文献の典形
例（゛ある。これ等文献は、前述の内部装置のみ４丁ら
ず、これに記載されたシステムの他の種々の特質をも理
解り−るため背狽的な情報どじで右詰な情報を含んでい
る。 このため、このような装置は、例えば、４つの選択可能
な周波数の１゛つであるカウンタ・り１］ツク速度にお
いてクロック信号を生じるプログラム可能なタイミング
信号を提する［プログラム可能な間隔タイマーＪ （
ＰＩＴ）を含／υでもよい。特定の実施態様にｄ５いて
は、例えば、ブ［ｌグラム可能な間隔タイマーは、周知
の分周技術を用いて−・定の１ＨＨ２の人カク［１ツク
信号から１１什ｚ 、 １００旧１７゜１０Ｋｌｌｚ又
はＩ Ｋ１１ｚのカウンタ・クロック間隔を生じるよう
構成することがＣきる。システムＩ１０装置賀において
は、このようなタイマーは、以下において更に詳細に論
述する如く、周波数合成装置５１から得る１ＨＩＩｚの
擬似安定信号に応答づる。 局部装置は又、例えば、システムのり「１ツク速度から
独立するタイミング・パルスを生成り−る［実時間クロ
ックＪ （ＲＴＣ）装置を含むこともできる。この実
時間り［ｌツクは、４つの選択可能な周波数の内の１つ
、例えば、ＡＣ回線周波数又は１０１１２゜１００１１
ｚ又は１０００１１ｚで割込み可能であるが、鴇尚の３
つのクロックは全て公知の周波数分割法により１１１ｚ
の擬似安定信号から１（する。 前記内部装置には、ＡＣ電源が停電したかあるいはＡＣ
電力が一時的な停電の１す回復したこと、あるいは又起
動電流条件が存在することを表示する電源モニター・パ
ルスの過度状態を検出する゛電源モニター装置をも含む
。 システムＩ１０インターフェース装間（ま又、これを介
して直列データが非同期的に供給できる（例えば、テレ
タイプ装置等から）適当な入出力インターフＪ、−ス・
ロジックをも含み、この入出力はそれぞれ、適当な有限
状態機械（ＦＳＨ）および制御ロジック５９ど６０を用
いる標準的な手法に従って制御された方法で、入出力１
ノジスタ５７と５８からＴＴＩピン５５および１’ＴＯ
ピン５６を介して供給される。。 非同期の直列データの端末入力おＪｚび端末出力を用い
る従来技術の諸装置における如く、端末装置はｊハ択可
能なボー速度で作動できるが、このボー速度は、特定の
場合に例えば５０乃至３８４００ボーの如ぎ範囲の多く
の速度から選択される。このような目的のため、本シス
テムにおいては、ボー速度信号はこれも又周波数合成装
置５１から得た擬似安定の６１４．４．０ＯＨｚのマス
ター・ボー速度信号から得られる。この選択されたボー
速度はこれから、非同期の直列データ入出力操作を用い
る従来技術のシステムの周知の手法に従って適当なボー
速度の選択により得ることができる。 前述の内部装置および端末ロジックは本システムのＩ１
０インターフェース装置１４の進歩性の一部をなずもの
では４１＜、これ以上詳細に説明り−る必要は【ｆい。 ・ 便宜上、適当なランダム・アクセス・メ玉り−（Ｒ
Ａ）ｌ）記憶装置６１は、例えば、制御巾操竹を行う時
使用できるー・時記憶スペースを提供り−るためシステ
ムＩ１０インターフー■−ス装目に−す存イ「し得る。 この記憶装置は、望Ｊ−シい制御中に用いるｌ、：め適
当＜’にリイズの記憶スペースを提供づるにう形成でき
る周知のＲ静タイプのムのである３１例えば、ある特定
の実施態様はこの目的のための選択された数の１６ビツ
１−・ワードを５１コ恨りることが′ｎＪ能である。こ
の人ニめ、ＲＡ）ｌ装置６１は、システムＩ１０インク
ーフＦ−ス装置Ｈの進歩性の−・部を構成せず、これ以
上詳細に説明りる必要ＩＪない。更に、前述（１） ［
ＣＬＩＰＳＥｏ７３ Ｊ、ヒ’？ イクｆ−Ｉ Ｎ０Ｖ
Ａ■ニ”） イテの文献に説明した如き用途のマスク不
能割込み（Ｎ旧）レジスタ６２も又システムＩ１０イン
ターフェース装買１４の一部をなＪが、イの進歩性の一
部をなすものではなく、これ以上詳細に説明Ｊる必要は
ない。 アドレスおＪ、びデータは、システムＴ１０インターフ
エース装首１４において物理的なアドレス／データ（Ｐ
ＡＤＳ ）ピン６３で与えられた１６ビツト・ワード（
ＨＢＯ〜１５）の形態でシステム・バス１１に関（）て
出入りするように供給される。適当なドライバ兼マルヂ
プレクリ回路６４をこの目的に使用し、システム・バス
に関して出入りするよう転送されるアドレスおよびデー
タのワードは直接内部バス６６を介し、あるいはこのよ
うなアドレスおよびア゛−タがその転送方向に従ってシ
ステムＩ１０インターフェース装置又はシステム・バス
に対し−Ｃ供給される前にその一時的記憶のため使用さ
れる一時的アドレス／データ・レジスタ６７を介して間
接的に、システムＩ１０インターフェース装置において
使用するように内部のりバス６５に供給される。 ｃｐｕど、このＣＰＩＩが通信を欲づ−るＩ１０装置ど
の間のアドレスおよびデータの転送に使用しな【プれば
ならないＩ１０バスは、どんなタイプの■１０装置（例
えば、ＥＣＬＩＰＳＥ■バス１５Ａを介して通信するＥ
ＣＬ Ｔ Ｐ Ｓ Ｅ 装置、マイクロＮＯＶへ〇
バス１５Ｂを介して通信づるマイクロＮ０ＶＡ■装買、
およびシステム・バス１１を介り−る他の全′Ｃの装置
）が含まれるかに従って異なる。システムＩ１０．イン
ターフェース装置１４は、どのＩ１０装四が含まれるか
、従ってどのＩ１０バスがインターフ」−ス装買制御部
がＣＰＩＩに関づるこのＪ、うな転入用を制御できるよ
うにこのデータの転送のため使用されるかを判断しな（
−」ればならない。第８図および第８Δ図、および第８
Ｂ図の更に詳細な７１１１９図に示される本発明のシス
テムに従って、シスデムＩ１０インターフェース装置１
４は、これが制御する２つのバス即ちバス１５ＡＪ５よ
び１５ ｔＢの選択された一方にある全ての装置を識別
するための論理回路を含む。 このような識別は、前記バスの選択された１つを適当に
「ポーリング」してとの装置がこの選択されたバス上に
あるかについての適当な情報を記憶することにＪ：って
達成することができる。 ｖイクｏＮＯＶＡ Ｉ１０ハス１５Ｂ又ハ［ＣＬＴＰ
Ｓ［”■ Ｉ１０バス１５Ａのいずれかを使用Ｊ−る本発明の特定
の実施態様によれば、システムＩ１０インターフェース
装置（まマイク［コＮＯＶへ”Ｉ１０バス１５Ｂを＝
５６ ＝ 「ポール」してどの装置がこのバス」ニにあるかを判定
するように構成されている。適当なマイクロＮＯＶへ〇
ボール・カウンタ６２は、システムど共に使用されるこ
とが多い種々の装置を識別する予期される各装置コード
・ワードを与え、前記の装置コード・ワードは、例えば
、ポール・カウンタ６８から「下位のバイト、１ （バ
イ１゛・が８ビット）のシフ１−・レジスタ６９を介し
て第８Ａ図において１００２として表示される出力マイ
クロＮ０ＶＡ■バス・ピン７０に欠１して、マイクロＮ
ＯＶへ■Ｉ１０バス１５ｆ３に与えられる６ビツ１〜の
装置コードである。この６ビツ１〜の装置〕−ドは、ポ
ーリング・プロレスにおいてシフ１〜レジスタ（Ｓ／Ｒ
）６（１に対して並列に供給され、更にシフト・レジス
タ６９からマイクロＮ０ＶＡＯバスに対して直列に供給
される。 マイクロＮＯＶへ〇バス１５ＢにおけるＣＰＩＩと通信
覆−るマイクロＮ０ＶＡｏＴ ／ Ｏ装置がその識別の
ため装置コード信号により質疑される時、もし特定の装
置コードと整合する装置がマイクロＮ０ＶＡ■バスに存
在するならば、これ等の装置はピンγ１にお（プる識別
可能な戻りＩ１０クロック（ＩＯＣＬＫ）信号をマイク
ロＮ０ＶＡｏ右限状態機械兼制御「［シック７２に与え
る。このような操作は、もしこれ等の装置が装置コード
にＪ：り質疑されるならば、この識別可能なＩｌｏり「
１ツク信号が存在しないＥＣＬＩＰＳＥ■バス１５Ａ上
の諸装置どは対照をなす。このような対照的４１操作の
故に、マイクロＮ０ＶＡ” Ｑ置は「ボール」されて、
マイクロＮ０ＶＡ”バス１５［３上のそれ等の存在おｊ
；びシステムＩ１０インターフェース装置１４に保持さ
れるそれ等の存在の記録について判定を行うことができ
る。 このように、マイクｒＪＮＯＶへ■バス−にの特定のＩ
１０装置からのピン７１にお（プる信号ｌ０ＣＬＫの受
取りの状態は、マイクロＮ０ＶＡＯ有限状態機械兼制御
ロジック装置１２におりる制御［ｌシックに与えられる
。このロジック【よ、マイク［１Ｎ０ＶＡ■ポール・レ
ジスタ７３に与えるマイク「＋ Ｎ０ＶＡｏ存在信号（
屡々μＮＩＥＸＳＴど呼ぶ）を生成して、このような装
置コードを右り−るｒ１０装置がマイクロＮ ＯＶ Ａ
ｏバス」二に存在することを表承り−る。 例えば、マイクロＮＯＶへ＠ポール記憶レジスタ７３は
６４ピッ１−のレジスタであり、各ピッ１へはｆｉ定の
装置］−ドと対応する（特定の実施態様では、マイクロ
Ｎ０ＶＡ”バス上に存在しｌする６４迄の可能なマイク
ロＮＯＶへｏ装置がある）。もし質疑された指定の装置
を表ねＴＪ６ビツ１−の装置］−ドがマイク１１ＮＯＶ
Ａ■ポール・カウンタ６８からこれにりＨ−る入力側に
与えられるならば、これど関連づる特定ピッ１へは、Ｉ
ＩＮＥＸＳＴ信号がそのように生成されるかどうかに従
って、マイクＦＴＩＮＯＶへ〇バストのこのような装置
の存否を表示づる状態に置かれることに４する。従って
、全ての装置］−ドがボールされた時、マイクロＮ０Ｖ
Ａ■ボール・レジスタ７３はマイクロＮＯＶへ〇Ｉ１０
バス１５Ｂ上にある全装置の存在についての情報を含む
。 マイクロＮ０ＶＡ”バスのポーリングは最初「始動１時
に実施され、例えば、特定の実施態様にお１−する６４
個の可能性のある装置の完全な組はシステム全体が作動
状態に間かれる前に、１つの全ポーリング時間間隔にお
いてボールされる。もし、例えば、各装置のポーリング
が１０マイクロ秒又はそれ以下かかると覆れば、全ポー
リングは６００乃至７００マイクロ秒内に実施可能であ
る。−だｌυシステムがオペレーション状態に入れば、
ボール・ス１〜アの更新は、前に存在しない如くに表示
された装置がＯＮ状態になり前に存在する如くに表示さ
れた装置が０「１になる時に達成可能である。このよう
な更新されたポーリングが１００１１２の速度で行うこ
とかでき、１つの装置は０．０１秒毎にボールされる（
全装置の完全な更新ポーリングは、例えば、０．６乃至
０．７秒毎に生じる）。 ある場合にはある装置がＯＮ状態に切換えられ、従って
マイクロＮ 、ＯＶ Ａ■ババス上存在し得るが、ボー
ル・ス１〜アはその存在を表示しない（この装置が最後
の更新ボールの後回線上に存在するため、このような＠
回に対する更新は未だ発生しない）。 もし、このような条件下でこの裂開が割込み操作を要求
するならば、割込み要求自体がこの装置の存在を表示し
、マイクロＮ０ＶＡ■ボール・レジスタは、これにμＮ
［ＸＳＴ信号を与えるマイクロＮ０ＶＡ■有限状態機械
ロジックにおりる適当なグー１−作用ににつで自動的に
更新される。 マイクロＮ０ＶＡ■Ｔ１０バス上に存在するものとは識
別されないがシステムと通信関係にある全ての装置は、
ｔＪｌ除プロセスにより、ＥＣＬＩＰＳＥ■Ｉ１０バス
１５Δ又はシステム・バス１１のいずれかに存在するこ
と（こなる。明らか４〒ように、飛越しレジスタ７４は
ＥＣ１，ＩＰＳＥ■［ＮＡｌ−ＦおＪ：び（又は）マイ
クロＮＯＶへ■Ｅ Ｎ 八Ｂ Ｌ Ｅが提供されるよう
に構成される。 その存否は、飛越しレジスタ７２の状態により反映され
る適当な［飛越し］接続の存否ににつで制御される。下
表は関与する各装置を識別するための諸条件を要求する
ものである。即ち、 ０ ０ Ｙ［Ｓ Ｎｏ ＮＯ
Ｏ，Ｉ Ｅ Ｅ Ｎ。 １ ０ ＷＳ ｌｔｏ Ｙ
ＩＥＳｌ １ Ｅ Ｅ
ＹＥＳいずれの飛越し接続し使用可能状態にない第１の
条ｆ１においては、識別可能な１ｌｌｌ＝＝の装置は「
システム」の諸装置である。ＥＣＬＩＰＳＥ■ジトンパ
ーが使用可能状態どな１）でもマイク［］ＮＯＶ八〇ジ
ャへパーがそうでない場合、システムはＥＣＬＩＰＳＩ
Ｅ■タイミング信号（「Ｆ」どして示ＴＩ”）を生じる
が、インターフ丁−ス装置１４は諸装置がＥＣＬＩＰＳ
Ｅ■又はシステムの装置であるかについては判定しない
。マイクロＮ０ＶＡＯジＶンパーが使用可能な状態にな
るもＩＥｃＩＩＰｓＥ■ジトンパーはそうで４１い場合
は、マクロＮ０ＶＡ■おＪ、びシステムの装置は共に識
別可能である１１両方のジＶンパが使用可能状態にある
場合は、マイクｎＮ０Ｖ八■装置は識別可能であるがシ
ステム・インターフ］−−ス装置はこれ等装置がＥＣＬ
ＩＰＳ［■かシステムの装置であるかについては判定し
ない（ＥＣＬＩＰＳＥ■タイミング信号は生成される）
。従−）Ｃ１このポーリング法は、システムＩ１０イン
ターフェース装置１４が特定のＩ１０装置がマイクロＮ
０ＶＡｏＩ ／ Ｏバスか他のバスの１つのいずれかに
Ｊ３いて通信されねばならないかの判定を行うことを許
容する。もしマイクｎＮ０ＶＡ■装置がマイクロＮＯＶ
へ〇バスー１ニに存在するならば、その存在は、マイク
ロＮ０ＶＡｏｌ？ン］ノーイ言号μＮ Ｓ Ｎ Ｓ Ｒ
を１足供するマイクｒ、：＋Ｎ０ＶＡ■ボール３１］憶
装買７３によって表示されてマスター制御有限状態機械
７５の動作を修飾し、その結果その次の操伯状態が必要
な制御信号をＪ）えてマイクロＮ０ＶＡ■操作に対する
マイクロＮＯＶへ■右限状態機械７３の動性を制御する
。 ポーリング・プロレスを実行するための制御信号は第８
Ｂ図に示される。下位パイｉ〜・シフトレジスタ６９は
マイクｎＮ０Ｖ八■ＦＳＨ７２による信号１−〇へＤＰ
ＯＩＬ Ｃ０ＵＮＴＥＲの付加時に装置コードでロード
され、ボール・カラン１へはボール・カウンタを増分す
るボール・カラン１〜信号ＰＬＷＣで始まる。上位パイ
１〜・シフ１へレジスタは、信号ＬＯＡＤＩＮＳＴのイ
］加時にシステムに対して殆んど効果を及ぼさないよう
に選択することができる適当な命令（例、全てのレジス
タにおけるデータが変化しない実施態様を維持するｌ０
３ＫＰ命令等）でロードされる。もし戻り信号ｌ０ＣＬ
Ｋがピン７１において受取られるならば、信−Ｒ７ｊ、
− −Ｏｌｊ − 号μＮＥＸＳＴ ）；Ｌ マイクｎＮ０Ｖ八■「５Ｈ７
２ニヨリ存続させられ、この信号は、ボール・ストア７
３のアドレス・ラッチに与えられる装置コードと共に、
関与する特定の装置の存在の表示を行う。完全なボール
・カラン１へが例えば始動のため完了した時、ボール・
カウンタ６８により信号ＰＯＬＤＮＥがマイクｎＮ０Ｖ
八〇ＦＳＨ７３に与えるため付加される。 信号四−１４１は、割込み確認信号をイ」加することに
よってＣＰＩＩが１つの装置にＪ：る割込み要求を確認
する時、この装置による［割込み１とバｊ１ ｆｆ５に
使用される。適当な割込み確認信号の付加時に、この装
置自体が、その装置］−ドおよびマスター制御ＰＳＨに
よる信号ＰＬＷＲのボール・ス１〜アに対する提供を経
て、ボール・ス１〜アを更新する。 ボール・スＩ〜ア読出し操作においては、信号ＡＤＲＥ
Ｎが生じると、もしＩ１０命令が存在するならば、ボー
ル・ス１−アが装置］−ドにＪ：つてアクセスされる。 この時ボール・ス１−アは、もし存在するならばマスタ
ー制御ＦＳＨに対して信号μＮＥＸＳＴを提供する。 １００１１ｚ入カカウンタ信号により決定される如ぎ１
００１１ｚの速度においてボール更新要求信号（μＰ
１１ Ｒ）がマスター制御ＦＳＨ７５から提供される。 所要のマイクロＮ、ＯＶＡ＠命令しジスタ兼復号ロジッ
ク７６ト、マイクロＮ０ｖＡ■ハス・ピン７８（ＩＯＤ
ｌ）におＩ″Ｊる上位バイト・データを提供するマイク
ロＮ０ＶＡ■上位バイト・レジスタ７７も又、データを
（ノバス６５およびマイクロＮＯＶへシフター６９．７
７に関して当技術において既に周知の標準的なマイクｎ
Ｎ０Ｖ八〇操作に従って人出されるためのＤ−レジスタ
７９ど共に、第８Ａ図おＪ：び第８Ｂ図に示される。 マイクロＮ０ＶＡＯＦＳＨ兼制御論理装置７２およびマ
スター制御ＦＳＨ兼制御論理装向７５に対する特定のロ
ジックはそれぞれ第９図および第１０図に示される。 ボール・カウンタ６８およびシフ１〜レジスタ６９．７
７は第１１図に示され、ボール・ス］ヘア・レジ、スタ
フ３は第１２図に示される。 シスデムＩ１０インターフェース装置１４は１つ以上の
入力システム・クロック周波数において作動することが
可能なＪ：うに構成され、従ってシステム・り［１ツク
が仝°Ｃの操作にス・１］ノで１゛つの固定周波数を相
持リーることは予期されないシステムど共に使用するこ
とが可能である。周波数合成装置５１は、複数の異なる
選定された入力周波数の１つに応答してインターフェー
ス装Ｈの内部装置の操作のため必要な所要の内部クロッ
ク周波数と、非同期の端末システムの操作のための所要
のマスター・ボー速度信号を生じるように設（Ｊられる
３、特定の実施態様にａ３いては、例えば、内部り［１
ツク信号は、内部即ち局部装置（前述の如きＰＩＴおよ
びＲＴＣ装置）の適正な作動を生じるための１Ｈ１ｌｚ
の実質的に一定の周波数と、非同期の端末入出力［ｌシ
ックに幻づる実質的に−・定のマスター・ボー速度信号
から得る実質的に一定に選択されたボー速度を持たねば
ならない。 このよう４【周波数合成のための独特の構成を第１３図
に示すが、これは例えばＩＭＨｚ信号を生成のための構
成の更に詳細なブロック図で゛ある。その特定の実施態
様においては、周波数合成装置５１に ６７一 対づる選定された入力クロック信号のクロック速度は、
３００乃争６００ナノ秒（ＮＳ）の範凹内で変化するり
１］ツク周期を有する８つの異なるりＩ］ラック号（第
１４図のブド−１〜参照）の１つでＪこい。例えば、特
定の実施態様においてはり［］ツク周期丁が３００ 、
３２５ 、３５０ 、３７！ｉ 、 ４００ 、４５０
、 ！ｉ００および６０ＯＮＳの８つの異なる信号が
使用される。入力周波数は、８つのクロック速度のどれ
を周波数合成器に対して与えるためラッチされねばなら
ないかを識別づ゛るり［］ツク速度ラッチ兼復号ＲＯＨ
８０に与えられる３ピツ１〜の入力信号（ＬＪババスビ
ットＵ ９ 、１０．１１どして示す）によって入力周
波数が識別される。このようにラッチされる選択されｌ
Ｃクロック速度は、高カウント位置おＪ：び分解ＲＯＨ
８１と、分母選定Ｒｏ１４８２と、高低整数選択ＲＯＭ
８３とに対してＩｊえられる。その機能については第１
４図のチャー１・に関して説明された事例の助りにより
更によく理解することができる。このようなチャー１〜
は、８つの異なる入力クロック信号の各々に対する擬似
安定の１．０ＨＩＩｚ出力り１］ツクを生成するための
前述の周波数合成技術の一例を示している。図から判る
ように５０ＯＮＳクロック信号を除いて、関ｑする８つ
の周波数の各々に対づ−るクロック周期は所要の１．０
Ｈ１ｌｚ信号に対するり１］ツク周期の非偶数倍数であ
る。例えば、３５ＯＮＳのり臼ツク周期を有り−る入力
クロック信号は、１０ＨＨ７信号の全１００ＯＮＳクロ
ツク周期の２ ／７周期を完了する。このように、３５
ＯＮＳ人カク０ツク信号の２ ／７クロツク・パルス毎
に、１．０１什ｌの出力クロック４ｒｉ Ｆｉに対しで
１つのクロック・パルスが生成されねばならず、即ち２
０の入力クロック・パルスに対して７つの出力クロック
・パルスが生成される。 第１４図のチャートは、入力クロック信号の各々と関連
する分解算法を示す。同図から判るように、入力クロッ
ク・パルスのグループは反復可能な即ちりザイクル時間
間隔にわたって生成され、各グループのパルス数は２つ
の数の１つとなるＪ：うに選択される。このように、３
５ＯＮＳの周期を有する入カクＩＴＩツタ１．１号に８
３いては、３つのパルス（高カウン１〜）又は２つのパ
ルス（低カウン１〜）を有する７つのグループの入力パ
ルスが使用される。 高カウン１〜のグループの位置は、算法の文字をイ」し
た欄に従って［高カウント位賄１欄により示される。こ
のため、高カウン１−〈３パルス）のグループは７つの
グループの周期（低カウントのグループは位置Ｃにある
）のへおにびＢ位置にあり、その結果この７つのグルー
プは下記の如くどなる。。 即ち、 非偶数カウン］〜（即ら、２ ／７）が使用される算法
を識別することに注目づ−べぎである。このように、３
５ＯＮＳ入力カウン１゛・に対しては、低／高のカラン
１〜は「２」 （整数）おにび［３」 （次に高位の整
数）の間で変化する。分数の分子は高カウント位置のグ
ループの数（即ち、「６」の高カウント位置グループ）
を識別し、分母は明々す」ノイクル期間と呼ぶ位置のグ
ループ（「７」の位置グループ）の合泪数を識別する。 別の事例として、３０ＯＮＳのクロック信号は３ ／９
のカラン１へを必要どし、「３」と「４−１の高／低カ
ラン１〜を用い、「９」 （叩／、５．９グループ）の
り１ノイクル期間（分数の分母）を用い、このグループ
の内の３つ（分数の分子＞ Ｌ；に ｒ高カウン１−１
のグループである。３つの高カウン１〜のグループは位
ｆｆｆｆ１ ＢおＪ：びＣに置かれる。他の算について
も同様に説明できる。第１３図においては、どの人カク
［１ツクＲＡＴＥがラッチされＩこかに従って、分母選
択ＲＯＨｇ２が適当な分母部らリサイクル期間を選択し
、選択された分母（叩ら、３５ＯＮＳの人力り［ｌツク
に対しでは［７−１）はＲＯＨｇ２の４ビツト出力にＪ
ζつで識別される。Ｒｏ８８１は、第１４図のヂｐ−ｌ
〜に示される８つの分解算法のどれを使用リベぎかを識
別−りる。 こ）で説明中の事例においては、各グループにパルス３
３３２３３３を有する３５ＯＮＳのパルスの７つのグル
ープを表わす分解算法Ａ−Ｂが選択される。 各分解算法におい′Ｃは２つのパルス数が各グループに
おいて使用されることを留意すべきである。 このため、３５ＯＮＳの算法に対しては３パルス（高カ
ウン１へ）又は２パルス（低カウン１〜）が用いられ、
３０ＯＮＳの算法に対しては４パルス（高カウン１へ）
又は３パルス（低カウント）が使用される。 分解ＲＯＨ８１は、分Ｒ１のカウンタ８４からの各分母
力ラン１〜についてどのパルス・カラン１−（高又は低
）が使用されるべきかを有効に判断Ｊ８ｏこのように、
３５ＯＮＳクロツクに対しては、分解ＲＯＨ８１が、７
つの分母カウントの最初の３゛つと最後の３つについて
高カウン１−（３）が選択され、全循環カウンタ周期に
お（プる中間の分母カラン１−について低カウント（２
）が選択されることを判定Ｊ−る。 次に大又は小の整数が８つの小整数選択ＲＯＭ ８３に
よって選択されて、整数カウンタ８５におけるとのカラ
ン１へが７つのグループの各々についてこれから１つの
出力パルスを与えるためこのにうにカウントせねばなら
ないかを識別しく［１ｒｌち、このグル−プが３つの３
５ＯＮＳパルス・カラン１へを含むかあるいは２つの３
５ＯＮＳパルス・カウントを含むか）、その結果７つの
グループ毎に（合計で２０の３５ＯＮＳパルスを構成す
る）７つの出力パルスがりえられる。従って、第１５図
のタイミング図に示される如く、整数カウンタ８５の出
力は１ＨＩＩＺのり［１ツク信号であり、即ち７００Ｏ
ＮＳ （２０Ｘ ３５ＯＮＳ）毎に出力カウンタ８５が
７パルスを生じ、これは勿論１００ＯＮＳ毎の１パルス
に相等１−る。４５ＯＮＳの人力クロックに対する同様
な分析を第１５図に示すが、この分析は８つの入力クロ
ックの各々と第１１図のチ１７−１へに示される関連す
る分解算法につい−Ｃ実施可能である。 ３５ＯＮＳ人力クロツクについて第１５図に示す如く、
出力信号のパルスのスペースは均等でないが、各７マイ
クロ秒（即ち７０００ナノ秒）のりリーイクル期間にお
（プるパルス数は同数となる。このように、各リサイク
ル期間においてタイミングの誤差が生じ得るが、この誤
差はその終りには零迄減少する。 ３５ＯＮＳのクロック信号については、リサイクル周期
において生じる最大誤差は第１５図に示ケ如く±１５Ｏ
ＮＳであり、このり１ナイクル周期の終りにおける誤差
は零となる。４５ＯＮＳ入力信号においては、最大誤差
は３０ＯＮＳであり、９００ＯＮＳのりリーイクル期間
の終りに４３いてはこの誤差は零となる。全ての入力ク
ロック信号に対する最大誤差は第１４図のチｖ−１・に
示される。このような誤差は、ｌＨｚの信号を用いる内
部装置の作動に必要な期間においては重要麿は微少であ
り、その結果あらゆる実際的な目的においてはこの１）
ＩＮＺの信号が略々一定の周波数を有する。いずれの場
合もこの最大誤差（３１関与する入力クロック信号の期
間より大きくないことに注目づ−べきである。 前述の周波数合成装置は、システム入力クロック信号が
複数の異なる選択可能な周波数の１つである時でさえ、
局部即ち内部装置に対づ−る所要のマスター・クロック
信号と、非同期の端末操作に対する所要のマスター・ボ
ー速度信号とを提供することができる非常に適合性の大
きなシステムＩ１０インターフェース装置１４を提供す
る。前述の如く、周波数合成回路全体は、一方は１．０
ＭＨｚの出力信号他方はマスター・ボー速度出力の、第
１３図に示した汎用装置の実質的な２つのバージョンを
含む。ボー速度選択回路は、必要に応じてマスター・ボ
ー速度の整数倍Ｃある適当なボー選定回路によってマス
ター・ボー速度から１６の異なるボー速度の内の１゛つ
を提供するため使用づることができる。マスター・ボー
速度を分割して１６の異なる各々のボー速度を得る回路
は当業者にとっては周知である。更に、Ｉ Ｈｌｌｚの
クロック速Ｉｆｆはヌ、必要に応じて種々の内部装置ｆ
ｆに対Ｊる１、０ＨＩＩｚのマスター・クロック速度の
整数の約数であるクロック速度を得るため適当に小ざく
分割づることもできる。、６１４，４００１１ｚのマス
ター・ボー速度から得ることのできるボー速度例と、１
．０Ｈ１ｌｚのマスター・クロック信号から４ｑること
のできる局部カウンタ出力信号（復号カウンタ・クロッ
ク）例のリス１へを下に示す。 莢：」［兼 見皿方泣り謔」Ｕ４自Ｗ月５０
１．０ＨＩＩｚ７５１００ Ｋ１１ｚ １１０ １０ Ｋ１１ｚ１３４．５
１．０Ｋｔｌｚ敗二１襠−麿 肘１胃Ｌヴン
ご口片方血雪２．１００ ２レベルのマイクロ修飾法、システム・バス規則法、Ｉ
１０バス・ポーリング法、および周波数合成法の特定の
構成を本発明の特定の実施態様について本文中に記載し
たが、本発明はこれに限定されるものではない。本発明
の主旨および範囲内の変更は当業者により着想されにう
。従って、本発明は、頭出の特許請求の範囲により規定
されるものを除いて、本文に記載された特定の実施態様
に限定されるものと考えるべきではない。 別一一紙一−Δ 水平り向のヱイク旦命令七ヱト 八−８１１Ｓフイールド（４ごツ１〜［１］、１６の符
号化〉ｖｌ 垂直方向修飾子１ ＧＩ ＧＴ ＧＤ Ｇｌｌ ＧＲＧＲ Ｇｌ−、ＧＩ ＩＲＦＳＸ １ＲＥ＜８−１５）、もしＩＲ［＜６〜
７〉ならば拡張符号ＩＲＤ ｒＲＤ ＡＣ８Ｒ八Ｃ３Ｒ ＢＩＴ ２※※（１！１−Ｇｌｌ＜１２−１５＞
）ＢＯＮＥ ３７７ （１のパイ１〜、右寄′１
ｉ）ＺＩＥＲＯＯ 八−ＢＩＩＳマイクロ操作の使用についての注記れれば
、８１１が完了するには１周期を要す）（２） ＩＲ
［カＩＲＤ Ｆｏ−トサ；ｈル時、八Ｃ３Ｒ４ｔｌｌｌ
Ｄ ＜１−２＞ ｒロートサれる。 Ｂ−ＢＩＩＳフィールド（／ｌピッ１−・巾、１６の符
号化）ｖ２ 垂直方向修飾子２ ＧＩ ＧＩ ＧＤ ＧＯ ＧＲＧＲ Ｇ１． ＧＩ ＰＣＥ ＰＣｆ： ＰＣＩ ＰＣＤ １．１１ Ｖ１１１Ｖ２ 右寄けＩＲ［Ｉｏ
１１ｔＥに基く標準的Ｉ１０命令書式％式％） Ｂ−ＢＩＩＳマイクロ操作の使用についての注記（１）
ｒＲＥＩｏは、部分的にＣ四チップ（Ｒ１（Ｌ！＝
ＷＩＯ）に構成される装置ＣＰＩＩどＭＡＰに対する実
際のＩｌｏをトリガーするため使用される（通常はＩｌ
ｏをトリガーＪる） Ｉｎ［ＩＯを符号化して復号サイ
クルの回実行する時注意せよ。 （２） ＩｎＥＴＯワードｍ式は下記の如し。 ＩＲＥＩＯ＜Ｏ＞ ＝Ｏ，ＩＩｌ［Ｉ［］ ＜１ ＞は
予約されるＩＲＥＩＯ（１０−１５）は装置コードシス
テム阻止−−ユ機−−皿一一 一方一一向一 −一剋一
皿一−Ｉｎ［ＴＯ＜２−４＞ ＩＲＥＴＯ＜５−６＞
ＩＲＥＴＯ＜７＞ ＴＲＥＩＯ＜８−９＞０００
Ｎｏ−０Ｐ ００
０ ０１拝 ００ Ｎｏ−ＵＰｏｏｌ
１ＮＩ八 〇＋ Ａ ＲＥＧ
Ｉ ＩＮ ０１
Ｓ’ｒＡＲ１０１０Ｈ３ＫＯ１０Ｂ １１［Ｇ
１０ Ｃ
１王八Ｒ０１１、ｌ０１ＩＳＩ ＩＴ ＣＲ［Ｇ
１１ ＰＯＬＳＥｌｏｏ
ＤＣＩＩＡ １０４ ０ＣＩ１１ １１０ ＤＣ開 １１１ ５ＰａｒＯ ＤＣＩＩＡ、 ＤＣ吐およびＤＣ１ｌＯハＣＰＶ ｆッ
７ニＪＪ）生成サレず、システムＩ１０インターフェー
ス装置ににつで使用される。 八川フィールド（４ピッ回］、１６の符号化）ｖｌ
垂直方向修飾子１ ＣＯＨＡ’ ＮＡＧ −Ａ ＨＯＶ ｐａｓｓＡ ＴＮＣＡ −１−１ 八〇Ｃ［３−Ａ−１ ＳＩＩＢ Ｂ−Ａ ＡＤＤ Ａ 十Ｂ 八ＮＤ ＡＡＢ 八Ｄｒ Ａ−＋−Ｂ＋１ ＡＮＣＡ’△Ｂ Ｈｌｌｌ 符号なし乗粋の繰返しステップＨＩ１１
．３ 符号伺き乗算繰返しステップＤＩＶ 符
号なし除算繰返しステップＡＬＵマイクロ命令の使用に
ついて注記（１）ＡとＢはそれぞれ八−ＢＩＩＳとＢ−
ＢＩＩＳの内容を示す３、（２）全てのハードウェアは
Ａｌを直接制御でき、Ａ団フィールドの簡略記号はＡＬ
Ｉ＋命令と合致する。 Ｓ１１［フィールド（４ピツ１〜Ｆ臥１６の符号化）ｖ
２ 垂直方向修飾子２ ＰＡＳＳ ｐａｓｓ ＰＡＳＳＯｐａｓｓ、 ＸＢＩＩＳ ＜ ＬＪ ＞ −
ＯＰ八へＳＯｐａｓｓ、 ＸＢＩＩＳ ＜ Ｕ ＞ −
ＣへＲＲＹＳｌｉｔ、 左方シフト、プルｘ ＬＳ
Ｂへ（注参照）ＬＳＩＩｎ 論理的シフ１〜、右方
、プルｘＨ３Ｂ （注参照）＾ＳＨＲ算術演算シフト
、右方、符号ピッ１〜は変化させず５ＨＬＣ左方シフト
、ＣへＲＲＹを１−３Ｂヘプル５ＩＩＲＣ右方シフ１へ
、ＣへＲＲＹをＨ３ＢへプルＳＩＪへＰ スワップ・
パイ１〜 ＲＯＬ １６ビツト左方へ回転 ＲＯＲ１６ビツトは右方へ回転 ＲＯ１，Ｃ１７ビツ１−・は左方へ回転ＣＡＲＲＹ関句
ＲＯＲＣ１７ビツ１〜は右方へ回転ＣＡ曲Ｙは関与ＳＨ
Ｆマイクロ操作の使用について注記（１） ＳＨＦお
よびｌ５ＩＩＢ ： Ｘ＝０． Ａ団フィールドが乗算
又は除算を呼出すｌこめ使用されなりれば Ｄ［８丁フィールド（／ｌピッ（司］、１６の符号化）
υ１ 垂直方向の修飾子１ Ｖ２ 垂直方向の修飾子２ ＧＩ ＧＩ ＧＤ ＧＤ ＧＲＧＲ Ｇ１． ＧＩ Ｐｃｔ’ ＰＣＦ ＩＲＥ ＩＲ＋ Ｎ０ＬＤ ロードなし Ｉｌ［ＳＴマイクロ操作の使用についての注記（１）
ＩＲＥに対しては、ＣＢＩＩＳがＨＢＩＩＳによりソ
ースされなりれば、ＡＣ３Ｒも又ＣＢＵＳ ＜ １〜２
〉にＪ：リロードされる。 ＡＤＲフィールド（３ピツ１へ１］、８つの符号化）ｖ
２ 垂直方向修飾子２ ＮＯＮＥ ｊ’ トレスなし Ｓｌ） ４０（スタック・ポインタ）ＦＰ
４１（フレーム・ポインタ）ＳＬ ／１２＜ス
タック制限） ＧＩ ＧＩ ＧＤ 、ＧＤ ＝ ８２ ＝ ＡＤＲマイクロ操作の使用に゛ついての注記（１）メモ
リー・アドレス・ソースは、位置１のみにおいてＨＢＩ
ＩＳを駆動する。 （２） ＨＢＩＩＳ＜０＞は、ＲＩＩＹＰ／ＫＩＩＹ
Ｐが発されるかＲ１−ＣＣ／ＷＬＣＩ−が発されなりれ
ば、即ち、ＩＩＹＰＨＯＩＩ （用字間モード・フラッ
グ）−・１でなりれば、０に強制される。 ＨＥＩＪｌフィールド（２ピツ１へ１］、４つの符号化
）ｖ２ 垂直方向修飾子２ ＮＯＰ ノー・Ａペレーション ＲＨ読出しメモリー 則 占込みメモリー Ｈ［′Ｈマイクロ操作の使用（こ関する注記（１）読出
し操作（ま、位相２（読出し明山ニａ′３イ？ＴＨＢＩ
ＩＳ （ＨＢＢ）ニＪ：すＣＢＩＩＳをソースさせる。 （２）書込み操作は、位相２（書込み期日）においてＡ
ＢｔｌＳ （ＨＢＰ）により）ＩＢＩＩ３をソースさせ
る。 （３） ＣＢＩＩＳは、読出し操作が生じ４Ｔい時（
ｘＩＣ）常にＸＢＩＩＳによりソースされる。 ＴＴＳＴフィールド（４ピツド臥１６の符号化）Ｖ２
垂直方向修飾子２ ＮＯＰ ５ＫＩＰ−スキップ ３１．１ ５ＫＩＰ＝１ Ｃ１，、ｌ−八Ｒ５ＫＩＰ−Ｏ Ｇｔ−０７５ＫＩＰ＝Ｉ Ｇｌが零に増分Ｊ−る（Ｇ
１１１４Ｃ又はＧ昆１１４Ｃ）か、ＧＯが零に減分する
（ＧＤＤＥＣ又はＧＤＡＤ「Ｃ）の′Ｃな（Ｊれば５Ｋ
ＴＩ）＝Ｏ ＴＮＩＰ ５ＫＩＰ＝１ 円が継続中ｌＴらば、
さもなければ５ＫＩＰ＝０八Ｃ３ＲＯ５ＫｒＰ−１八Ｃ
３ｌｔ−ｒＲＩＥ ＜３−４＞ならば。さもなくば５
ＫＩＰ＝０１１ｃＲＹＢ ５ＫＩＰ＝ＯＡ団＜Ｏ＞
−１からのキャリーならば。 さもなくば５ＫＩＰ＝ １ ＳＣＲＹＢ ５ＫＩＰ＝Ｏ八１１１ ＜Ｏ＞＝１か
らのキャリーならば１．さもなくば５ＫＴＰ＝１ （注
参照） ＤＣＲＹ ５ＫＩＰ＝１ ４０進数の桁あふれ又は
借りが生ずる４ｉらば。 ざもなくば５ＫｒＰ＝０ （注参照） ＳＦＤＩＩＴ ＳＫ■Ｐ＝１ シフターが回転り−
るか、１からシフトづ−るならば。 さもなくば５ＫＩＰ＝Ｏ ＸＥＯ７５ＫＩＰ＝Ｉ ＸＢＩＩＳ＜０−１５＞ ＝
Ｏならば。さも’Ｊ ＜ば５ＫｒＰ＝ＯＸＮＥＧ
５ＫＩＰ＝１ Ｘ１３１１Ｓ＜Ｏ＞＝１ならば。さも
なくは閣＜ｉｐ＝。 １１１ＳＫＰ ５ＫＩＰ＝１ テス団〕のＩ１０ス
ギツブ条件が真ならば。 さもなくば５ＫＩＰ＝Ｏ ＮＨＩＰ ５ＫＩＰ＝・１８Ｈ＋が継続中ならば。 さもなくば５ＫＩｒ’＝０１１ｆｆｌＯ５ＫＩＰ−１八
１．．ｌＩ ＜Ｏ＞からのキャリーおＪ：び５ｌ−１１
＜０＞へのキＸ・リーが整合しなければ。さもなくば５
ＫＩＰ＝０、 ［Ｓ丁マイクロ操作の使用につい
ての注記（１） ＩＲＥがＩＲＱでロードされる時、
ＡＣ３ＲはＩＲＤ＜１−２＞で王ｌ−ドされる。 ＩＲＥがＣ−Ｂ１１５で［］−ドされる時、八Ｃ３ｌｉ
ｌはＣ−ＢＩＩＳ ＜ １−２ ＞で′ロードされる
。 （２） ５ＣＲＹＢ ＝（Ａ団＜Ｏ＞ 、 ＸＯＲ、
０ＶＦ１．０１（３） ＤＣＩＩＹ＝（へ１用（１２
） 、 ＸＯＩ？ 、５ＩＩＢからのキャリ−・アウト
・）。 ＯＲ，（Ｃへ団〈１２〜１！ｉ＞＞９．１． 八ＮＤ
、 ＡＤＤ）（４） １ＩｃＩｔＶＢは符号イｒ
し整数比較のため使用でき、５ＣＲＹＢは符号句ぎ整数
比較のため使用できる。 （５）増分／減分は、最初にＡＣ３Ｒが増減分されてＡ
Ｃ３ＲＱが発されると生じる。同様に、ＧＥＱ７を用い
る増分／減分にも妥当する。 （６） ｌ０３ＫＰについては、Ｉ１０スＡ−ツブ条
件の真が、ＡＢＩＩＳ（１）Ｉｓワード）とＩＲＥ
＜８−９＞の内容ににり判定される。 ＤＩＳワード書式は下記の如し。 ＤＩＳ ＜Ｏ＞−完了（もし旧Ｓ７７ならば電源故障）
ＤＩＳ〈１〉−使用中（もしＤＩＳ７フイＴらば■開）
０１８ ＜２−１４＞は予約 ＤＩＳ （１５）−もしｌＨ８７７ならばＮＨＩが閘−
■により惹起、さもなければ予約。 、Ｑら − ＲＡＮＤフィールド（／Ｉピッ団ｊ、１６の符号化）ｖ
ｌ 垂直方向修飾子１ ＮＯＰ ノー・オペレーション ｌＲ３ｌ０Ｉ １ ＜間接の使用可能）＝ＩＲＥ
＜５＞八〇ＩｏＩ １（間接の使用可能）一部１
１ｓ（０＞ＧＩＩＮＣ増分ＧＩ ＧＤＤｌ］Ｃ減分Ｇｅ１ ＧＴ八へＮＣ増分ＧＴおよびＡＣ３Ｒ ＯＤＡＤＥＣ減分６ＤおよびＡＣ８Ｒ ３Ｅ’ｒＣＩｔ’ｌ’ ＣＡＲＲＹ＝１ＣＬＲＣＲ
Ｙ Ｃ＾ＲＲＹ＝Ｏ ＧＬＬ Ｇｌ−を左方へシフト、プルＸＬＢＢへ
（注参照）ＧＲＲＧＲを右方ヘシフト、プルＸ）ＩｓＢ
へ（注参照）ＧＬＩ−ＧＤＤ ＧＤの減分、Ｇ１．
を左方へシフトおよびプルＸ ＬＳＢへ（注参照） ＧＩＩＲＱＤＤ ＧＤ減分、ＧＲをも方へシフ１〜
、おＪ：びプルＸＨ８Ｂへ（注参照） ＨＹＰＯＮ ＨＹＰＨＩＩＤ （ｍ空間モート・７
ラツ／） ＝ １ＲＡＮｂ （１） Ｇ１１− 、 ＧＲＲ、Ｇｌ−ＬＧＤＤＧｌ
−ＬＧＤＤおよびＧＲＲＧＤＤ ： Ａ団フィールドを
用いて乗算又は除算が呼出され（２ければ、回転された
即ちシフターからシフトされたピッ１へＸど等しい（Ｘ
＝０、シフターが回転即ちシフトしな＋ｊれば）さもな
くば）ＩＩＩＬ ／ＤＩＶロジックがＸを判定する。 別−紙−一旦 庇り一励曜ｄＶ訛ｉ〕 へ冊１フィールド（６ビツト臥６４の符号化）各符号は
ＩＩＰｌ、Ａにおりる６４の水平方向のマイクロ命令の
１つを選択する。 この選択された水平方向命令が実行される。もし実行さ
れた水平方向命令が１（間接の使用可能）をレツＩ〜す
るならば（１をレツ１゛・Ｊ−る水平方向命令は「間接
開始プログラム」と呼ばれる）、フィールド■２が４ピ
ツ１川Ｊの命令クラス・レジスタ（＋ｃｎ）に保管され
、間接アドレス・チェーンおよびＨへＰの制御のため使
用される。ＩＣＲは下記の如く解釈される。。 叩も、 １ （Ｒ＜Ｏ＞ （１０００）飛越しタイプ命
令、ＧＴがし−１−ドされる時は常にＰＣＦが［］−卜
される。 Ｉ（Ｒ＜１＞ （０１００）予約１（Ｒ＜２−
３＞ （０００１）ＨへＰ間接すイクルのＯＮ切換
え（００１１） ＭＡＰ単一サイすルＯＮ切換えおよび
（又は）間接リ−イクル０１４切換えＩＣＲはＤＩＣＤ
ＤＥ ＣＶＣ１ｆ毎にクリアされ、その垂直方向命令は
間接開始プログラムである水平方向命令を指定しない。 Ｖｌ ’７ イールド／へ−ＢＩＩＳ （ｆ）修飾（４
ヒッ１−ｒｌ］、１６（７）符号化）八ＣｏＡＣＯ 八Ｃ１八Ｃ１ 八Ｃ２八０２ ＡＣ３ＡＣ３ Ｏ ｌｌ Ｌ ＴＲ［：ＳＸ ＩＲＤ 八Ｃ８Ｒ ＩＴ ＢＯＮ］［ ＥＩＩＯ 八−ＢＩＩＳ修飾子の使用についての注記（１） Ａ
Ｃ８Ｒは、ＩＲＥがＩＲｔｌでロードされる時、ＴＲＤ
＜１−２＞でロードされる。 ＡＣ３Ｒは、ＩＲＥがＣＢＩＩＳでロードされる時、Ｃ
ＢＩＩＳ＜１−２＞で′ロードされる。 −８只 − Ｖ２フィールド／Ｂ−Ｂｕｓ （７）修飾（４ビット−
ｒｌ］、１６ノ符号化）八Ｃｏ 八Ｃ０ 八Ｃ１八Ｃ１ ＡＣ２ＡＣ２ ＡＣ３ＡＣ３ ＣＤ ｌｔ Ｌ ＰＣＦ ＣＤ ＩＴ ＲＥＩＯ ０ＮＥ Ｂ−ＢＩＩＳ修飾了の使用についての注記（１）ＡＣ３
Ｒは、ＩＲ［がＩＲＤでロードされる時、ＩＲｔｌ＜１
−２＞で゛ロードされる。 ＡＣ３ＲＬｔ、ＩＲＥがＣＢＵＳｒＯ−トサ４’Ｌ７Ｊ
ｊ、ＣＢＩＩＳ＜１−２＞Ｆｒ１ｌ−ドされる。 ＝ ８９− ｖ１フィールド／ＡＬ１１の修飾（４ビツト巾、１６の
符号化）ＣＵＲ水平方向命令照合 ＥＣ ＯＶ ＮＣ 八〇Ｃ ＵＢ ＡＩ）Ｄ 八ＮＤ 八Ｄｒ ＮＣ Ｖ２’フィールド／Ｓｔｌ［修ｐＨｉ（４ヒツト中、１
６〕符＝化）ＰＡＳＳ 水平方向命令照合 ＡＳＳＯ ＡＳＳＣ ＩＩＬ ５ＩＩＲ 八５ｌｌｌ＋ ５ＩＩ１．Ｃ ｓｔ＋ｎｃ ＳＷ八へ ＯＩ− ＯＲ ＯＬＣ ＯＲＣ ＶＩオヨヒＶ２フィールド／ＤＥＳＴＩＫ飾（４ヒラｌ
可１］、１６ノ符号化）八〇〇 八Ｃ０ ＡＣＩ八０へ ＡＣ２八Ｃ２’ ＡＣ３ＡＣ３ Ｄ Ｒ Ｉ ＣＦ ＩＲＥ ０ＩＤ ＤＥＳＴ修飾子の使用についての注記 （１） ＡＣ３Ｒは、ＩＲＩＥがＩＲＤでロードされ
る時、ＩＲＩＩ＜１−２＞でロードされる。 ＡＣ８Ｒは、ＩＲＥがＣＢＵＳでロードされる時、ＣＢ
ＩＩＳ ＜ １−２ ＞でロードされる。 Ｖ２ ／ イールド／’Ａ１１ｌｌ修飾（／ｌピッ１−
１８゛ッの符号化）ＮＯＮ［水平方向命令照合 Ｐ ［Ｐ Ｌ Ｉ ＡＤＲ修飾子の使用についての注記 （１）水平方向のＡＤＲフィールドは３ピツ団コシかな
いため、８゛っの符号しかない。 （２）メモリー・アドレス書式は下記の如し：＋１３［
Ｒ、Ｈ［ＨＣＹＣ−１ アドレス＜０＞ ＝０ アドレス＜１−１５）−レジスタ選択 ＋１ＹＰＩ−Ｒ３Ｐ八針、ＨＩ：ＨＣＹＣ＝ １アドレ
ス＜Ｏ＞ −１ アドレス＜ １ ＝１５＞−レジスタ選択Ｉ１０５ＰＡ
ＣＥ、 ＨＩＥＨＣＹＣ＝Ｏｒ１旧０ワード書式と同じ １−ＯＣＡＬ ５ＰＡＣＩＥ 、 ＨＥＨＣＹＣ
＝０アドレス＜０＞＝１ アドレス＜１−５＞−リーブ・レジスタ選択アドレス＜
６−９＞−レジスタ選択 アドレス（１０−１５＞−装置選択 Ｖ２７ イー）Ｌ／ ト／Ｈ［Ｈ修飾（４ピツ団］、１
６ノ符号化）ＮＯＰ 水平方向信号照合 Ｈ ＲＨＯＤ メモリーの読出しおＪ：びロックＷＩＩ
Ｎ メモリーの書込み、上位パイ１〜のみＷＬＨメ
モリーの書込み、下位パイ１〜のみＲＩＩＹＰ 用
字間の読出し ＷＩＩＹＰ 用字間の宙込み ＲＩＯＩｌｏの読出し 誓Ｔｏ Ｉｌｏの書込み ＲＬＣＬ 局部の読出し 畦Ｃ１−局部の書出し ｘＣＩ メモリー・バス上のデータをＩＲＦへ入れ
Ｊ：。ＦＥＴＣ１１をイ」加せよ。 １１八ＰＯＮ もし ならばＭＡＰをＯＮｔこせよ
。 ＨＡＰＯＦＦ ＭＡＰを０１゛［にせに。 Ｈ［Ｈ修飾子の使用についての注記 （１） ＲＨ曲に対しては、これが別のＲＨＯＤでな
ければ、メモリーは次の記憶操作ににつでロックされな
い。 （２） ＸＣＴに対しては、装置ＯレジスタＯに対す
るＷＬＣＩ−を用いてマイクロコードが記憶リーイクル
を（ＩＲＰＩＰＥＳを取出すよう）強制すべきである。 （３）次のマイクロ命令が実行を開始した俊、ＨＡＰＯ
ＦＦが１１０割込みを−９３＝ 禁止する。この特徴は、もしＨＡＰＯＦＦがＤＥＣＯＤ
［ＣＹＣＩ−１：の間実行するＪ：う符号化されていれ
ば、作用しない。 ｖ２フィールド／ｌ’ＥｓＴ修飾（４ピツ１〜中、１６
の符号化）ＮＯＰ 水平方向命令照合 ＥＴ ＣＬ［ＡＲ ＦＧＩ ＮＩＰ 八Ｃ３ＲＱ ＣＲＹＢ ＣＲＹＢ ＣＲＹ ＲＯＩＩＩ ×団ｌ ＸＮ［Ｇ ０３ＫＰ ＨＩＰ １ＶＦＬＯ ｖ１フィールド／ＲＡＮＤ修飾（４ビツト巾、１６の符
号化）ＮＯＰ 水平方向命令照合 Ｒ３ｌ０１ 八（ＨＯＩ ＩＩＮＣ ＤＤＥＣ Ｇ１ΔｌＮＣ Ｇ１１八〇［Ｃ Ｓ［ＴＣＲＹ ＣＬＲＣＲＹ ＩＬ Ｒ１ｔ ＬＬＧＤＤ ＲＲＧＤＤ ＋１ＹＰＯＮ ＨＡＭフィールド（４ピツ団］、１６の符号化）ＮＥＸ
Ｉ ＶＰＣ＝ＶＰＣ−１−１ＳＫＩＰ ＶＰ
Ｃ＝ＶＰＣ＋１ ＋ １ＪＩＩＭＰ 無条例転送
（Ｖｆ’Ｃ＝Ｖ１１１Ｖ２）ＤＦＣＯＩ）Ｅ Ｉｌ
’ｉらしいマイク［］命令の翻訳を開始ｌよ５ｏｃｏｏ
＋［復号けよ、但しマク［刊ζ越しは許容せよＩＪｔｌ
ＨＰ もｔ、ＳにｒＰ＝１ならば、川ＨＰ、さも４
【りばＮ１−ＸＴ［、川ＨＰ もし５ＫＩＰ＝Ｏ：
’ｒらばＪ開Ｐ１ざもなくばＮＥＸＴＩＳＫＩＰ
もし５ＫＩＰ＝ １ならば５ＫＩＰ、さもなくはＮ１−
ＸＴ「５ＫＩＰ もし５ＫＩＰ＝Ｑならば５ＫＩＰ
、さもなくばＮＥＸＴＩＲ［ＰＩ もシ５ＫＩＰ＝
１ ’；ラバ％ｆ７）時１７）ＶＰＣヘ、ＩＩＨ１’
、 サＧなくハＮＥＸＴＦＲＥＰＩ もり、５ＫＩ
Ｐ＝Ｑなラバ’ｃ（Ｊ）ｎ？ｆ（ｆ）ＶＰＣヘＪＩＩＭ
Ｐ、 サもなく ハＮＥＸＴＩＤＣＯＤＥ モジ５
ＫＩＰ＝１ナラハＤＥＣＯＤＩＥ、さもなくばＮＦＸＴ
ＦＤＣＯＤＥ もし５ＫＩＰ＝ＯならばＤＥＣＯＩ
）ＩＥ、さもなくばＮ「×［ＣへＬＩ−リーブルーキン
呼出１． （ｖｐｃｓＡｖ、ｖｐｃ ＋１ 、ＶＰＣ＝
Ｖ１１Ｗ２ＫＴＫＮ サフル−キン戻す（ＶＰＣ
＝ＶＰＣ８ＡＶ）−９５＝ ＮＡ）Ｉマイクロ操作の使用についての注記（１）
ＮＡＨフィールドは、その時実行中の垂直方向命令によ
り選択される水平方向命令により判定される新らしい値
ではなく、５ＫＩＰフラツグの前の値を検知づ−る。 （２） ＮＨＩ （マスク不能割込み）の如き特殊
なバードウＬア条イ１はＤＩ−ＣＯＤＥ ＣＹＣＩＥに
おいて取扱われる。 （３）もしＳにＩＰ−１であり５ｏｃｏｏ＋ｇが発され
るならば、ＩＲＤにｄ３けるマクロ命令は実行されない
。次に実行されるべきマクロ命令はＩＲＦに見出される
（ＴＲＤにお【プるマクロ命令は飛越される）。これは
「マクロ飛越し」と呼ばれ、Ｃ１，Ｈの如きマクロ命令
解散プログラムによって使用される。 （４）もしＤＥＣＯＤＥが発されるならば、
の用込み又はＩＲＤの読出しは違法である。 （即ら、自動取出し装置の始動おにび復号を同時に行う
ことはできない。） （５１ＶＰＣの順序イ・］けは二者択一ではなく多数選
択である。 （６） 、 ５ＫＩＰは各ＤＥＣＯＤＥ ＣＶＣ＋−１
ｇにＪｚリクリアされる。 肘一」し−迫 始動Ｅ〕冗什回酎耐竪スト 八ＤＲＩＩ、 Ｖ１オＪ：ヒＶ２７−ｒ−ＪＬ／ト（合
ｉ１１４Ｌ ッ１−ｒｌ］）垂直方向制御３１１ＲＯＨ
（ＶＣＲ）＋７）ｌＪ１合ト同ＬＡＤＲＶ’フィールド
（９ＬツＨ１，５１２）符号化）各符号は、ＶＣＲにＡ
３’＝ｊる２８８の垂直方向のマイクロ命令の内の１つ
に対するポインタである。このポインタはＶＥＲＴＴＣ
ＡＬ ＰＣ（ＶＰＣ）に］］−ドされてＶＣＲにお（Ｊ
る通常の垂直方向の順序（・１（プを開始する。 Ｄフィールド（１ビツト１］、２つの符号化）注 記 （１）Ｄフィールドは、唯１つの垂直方向マイクロ命令
（例えば、ＡＬＣ）からなるマクロ命令解釈プ１］ダラ
ムにより使用される。この場合には、ＶＣＲはアクセス
されない。 （２） ＡＤｒｌＶフィールドは、もしマク１コ命令
復号が１〕フイールドを用いて呼出されるならば無視さ
れる。 （３）もし５ＫＩＰ＝ １であり、マクロ命令復号がＤ
フィールドを用いて呼出されるならば、ＩＲＩ）におけ
るマクロ命令は実行されない１１次に実行されるマクロ
命令は（ＩＲＤにおけるマクロ命令を飛越して） ＩＲ
［にｄ３いて見出される。これは「マクロ飛越し」と呼
ばれ、Ａ１．Ｃその他により使用される。 （４）もしマクロ命令復号が呼出されるならば、ＰＣＦ
の用込み又は［１）の読出しは違法である。（１１］ら
、自動取出し装置の始動ｄ５よび復号を同時に行うこと
はできない。） （５） ５ＫＩＰは各Ｄ１ｇＣＯＤＥ ＣＶＣ＋−［
にＪこりクリアされる。 肚−」し一旦 符定Ｑ水里方伺フイーノｙ１４ ＬＡＢＩＥｌ、 ＡＢＩＩＳ ＢＢＩＩＳ ＡＬ
ＬＩ ５ＩＩＦ Ｄ［ＳＩ ＾ＤＲＨＥＭ
Ｔｌ’：３１’ ｌ情１１０００００ Ｎ０ＯＰ−−
−ＰＡＳＳ ＮＵＩ−Ｄ ＨＯＮＥ ＮＯＰ Ｎ
ＯＰ Ｎｏｔ）０００１ ＲＨＥＭ： ＶＩ
−−ＰＡＳＳ ＶＩ Ｖ２ ＲＨＮＯＰ
Ｎ０Ｐ０００２ ＷＨＥＮ： Ｖｌ −−
ＰＡＳＳ Ｎ０ＬＤ Ｖ２ ＷＨＮＯＰ
Ｎ０Ｐ０００３ ＸＨＩ：ＨＧＩ−：ＶＴ
−ＨＩＩＶ ＰＡＳＳ ＶＩ ＧＩＡＩＩ
ＲＶ２ ＨＯＰ Ｎ０Ｐ０００４ ＸＨ
ＥＨＧＤ：Ｖｌ −ＨＩＩＶ ＰＡＳＳ
Ｖｒ ＧＤＡＤＲＶ２ ＮＯＰ
Ｎ０Ｐ０００５ ＸＨｒＨＩＧ：ＶＩ
−ＨＩＩＶ ＰＡＳＳ ＶＩ ＧＩＡＤＲＶ２
ＮＯＰ ＧＩＩＮＣ０００６ＸＨＥＨＤＧ：Ｖ
ｌ −ＨＵＶ ＰＡＳＳ ＶＩ
ＧＤＡＤＲＶ２ ＮＯＰ ＧＤＩ
ＩＥＣ０００７Ｃ０ＨＩＩ： ＶＴ −ＣＯＮ
ＰＡＳＳ Ｖ２ Ｎ０ＮＥ ＮＯＰ ＮＯ
Ｐ Ｎ０Ｐ００１０ ＮｒＧＨ： Ｖｌ
−ＮｒＧ ＰＡＳＳ Ｖ２ Ｎ０Ｎ）
ＮＯＰ ＮＯＰ Ｎ０Ｐ００１１ ＨＯ
ＶＩＩ： Ｖｌ −ＨＵＶ ＰＡ
ＳＳ Ｖ２ Ｎ０ＮＥ ＮＯＰ
ＨＯＰ Ｎ０Ｐ００１２ １ＮＣＨ：
Ｖｌ −ＩＮＣＰＡＳＳ Ｖ２
ＮＯＮ［ＮＯＰ ＮＯＰ Ｎ０Ｐ００１
３ ＾ＤＣＩＩ： ＶＩ Ｖ２
八〇ＣＰＡＳＳ Ｖ２ Ｎ０ＮＥ
ＮＯＰ ＮＯＩ’ Ｎ０Ｐ００１４
５ＩＩＢＩＩ： ＶＩ Ｖ２ ５
ＩＩＢ ＰＡＳＳ Ｖ２ Ｎ０１ｆ
［ＮＯＰ ＨＯＰ Ｎ０Ｐ００１５ ＾
００１１： ｖｒ Ｖ２ 八ＤＤ
ＰＡＳＳ Ｖ２ Ｎ０ＮＵ ＮＯＰ
ＮＯＰ Ｎ０Ｐ００１６ 八ＮＤＩＩ：
ＶＩ Ｖ２ ＡＮＤ ＰＡ
ＳＳ Ｖ２ Ｎ０ＮＥ ＨＯＰ
ＮＯＰ Ｎ０Ｐ００１７ ＡＤＩｔｌ：
ＶＩ Ｖ２ ＡＤＴ ＰＡＳＳ Ｖ２
Ｎ０ＮＥ ＮＯＰ ＮＯＰ Ｎ０Ｐ００２０
ＡＮＣＩＩ： ｖｒ Ｖ２
八ＮＣＰＡＳＳ Ｖ２ Ｎ０ＮＥ
ＮＯＰ ＮＯＰ Ｎ０Ｐ００２１ Ｄ［
ＣＩＩ： ｖｒ ＨＵＮＬ ＡＤＤ ＰＡＳ
Ｓ Ｖ２ ＮＯＮ［ＨＯＰ ＮＯＰ ＨＯＰ
００２２ ＨＩＩＶＩＩ： ｖｒ 、
−ＨＩＩＶ ＰＡＳＳ ＧＩ Ｎ０
ＮＥ ＮＯＰ Ｖ２ Ｎ（ＩＰ００
２３ ＡＤＤＨＣ： ｖｒ Ｖ２ ＡＤＤ
ＰＡＳＳ Ｖ２ ＮＯＮＩｇ ＮＯＰ
ＩＩｃＲＹＢＮＯＰｌ八Ｂ［Ｌ ＡへＩＩＳ
ＢＢＵＳ Ａ１．ＩＩ ５ＩＩＦ
ＤｒＳＩ 八ＤＲＨｌ：ＨＴ［ＳＴ ＲへＮＤ
００２４ ＧＴＩＩ八Ｓ、へ Ｇｌ）
ＧＩ ＶＩ Ｖ２ Ｇｌｌ
Ｎ０Ｎ１ ＮＯＰ ＮＯＰ
Ｎ０Ｐ００２！ｉ ＧＩＤＡＴ’： ＧＤ Ｇ
ｆ ＶＩ ＰＡＳＳ ＧＯＮＯＮ［ＮＯＰ
Ｖ２ Ｎ０ＰＯ（１２６ＧＲＩ八Ｓへ ＧＩ
Ｇｌｔ ＶＩ Ｖ２
ＧＩ Ｎ０ＮＦ ＮＯＰ ＮＡ
Ｐ Ｎ０Ｐ００２７ Ｇ１１１．ＡＴ：
ｅｔ−ＧＲＶ［ＰＡＳＳ ＧＩ Ｎ０Ｎ
Ｉ−ＮＯＰ Ｖ２ Ｎ０Ｐ００３０ Ｈ
ｌｌｌｌｌ ＶＩ Ｖ２ Ｈｌｌｌ、 ｌ５Ｉ
ＩＩＩ Ｖ２ Ｎ０ＮＥ ＮＯＰ Ｇｌ−、Ｑ／’
ＧＲＲＧＤＤ００３１ ＨＬＩＩＳＩＩ： ｖｒ
Ｖ２ Ｎ１１１３ １．３１１ＲＶ２
ＮＯＮ［ＮＯＰ ＧＦＱＩＧＲＲＧＩ）Ｃ００３２Ｄ
ＩＶＩＩＶＩ Ｖｌ ＤＴＶ ＲＯＩＣＶ２
Ｎ０Ｎｒ ＮＯＰ ＧＥＯＺ ＧＲＲＧＤＩ
）００３３ ５ＩＩＩＦ丁： Ｖ［−、−）ＩＬＩＶ
Ｖ２ ＶＩ Ｎ０ＮＥ ＮＯＰ ＮＯ
Ｐ Ｎ０Ｐ００３４５ＩＩＩＦＩＯ：Ｖｌ−）１１１
Ｖ Ｖ２ ＶＩ Ｎ０ＮＥ ＮＯＰ ５ＩＩＯ
ＩＩＴＮＯＰ００３５ ５ＩＩＩＨｒＮ：Ｖｌ −
ＨＩＩＶ Ｖ２ ＶＩ Ｎ０ｔ４１’：
ＮＯＰ ＸＮＩ：Ｇ Ｎ０Ｐ００３６ ＴＳＴ：
ｖｒ −ＨＩＩＶ ＰＡＳＳ ＮＯｌ、Ｉ Ｎ
ＯＮ［ＮＯＰ Ｖ２ Ｎ０Ｐ００３７ ＲへＮ
ｌ５Ｔ’、ＧＴ −ＨｔｌＶ ＰＡＳＳ
ＮＯｌ、Ｌ ＮＯＮ［ＮＯＰ Ｖ２
Ｖ１００４０ ＬＩＴＧＩ： ＺＥＲ
ＯＩＩＩ ＡＤＤ ＰＡＳＳ ＧＩ
Ｎ０ＮＥ ＮＯＰ ＮＯＰ
Ｎ０Ｐ００４１ ＬＩＴＧＤ： ７ＥＲ０１，
＋１ 八ＤＤ ＰＡＳＳ ＧＲＮ０Ｎｌ］
ＮＯＰ ＮＯＰ Ｎ０Ｐ００４２ ＬＩ
ＴＧＲ： ２ｆｌｌＯＬＩＩ ＡＤＤ ＰＡＳＳ
ＧＲＮＯＮ［ＮＯＰ ＮＯＰ Ｎ０Ｐ００４３
ＬＩＴＧ： ＺＥＲＯＩＪＩ ＡＤ
Ｄ ＰＡＳＳ Ｇ Ｎ０ＮＥ
ＮＯＰ ＮＯＰ Ｎ０Ｐ００４４ １、
ＩＴｓＧＩ：２ＥＲＯＬＩＩ ＡＤＤ ＰＡＳＳ
Ｇ ＮＯＮ［ＮＯＰ ＮＯＰ Ｎ０Ｐ００４
５ Ａｌ）ＤＬＩＴ：ＧＩ ＬＩＩ
ＡＤＤ ＰＡＳＳ Ｇ Ｎ０Ｎｒ
ＮＯＰ ＮＯＰ Ｎ０Ｐ００４６ ＨＯＶ
ＩＩＲＯ： ｚ［ｔｔｏ Ｖ２ ＡＤＤ
Ｉ）Ａｓｓ ＶＩ Ｎ０ＮＥ
ＮＯＰ ＮＯＰ Ｎ０Ｐ００４７ １
ＮＣＨＲＯ：ＺＥＲＯＶ２ ＡＤ Ｐ
ＡＳＳ ＶＩ Ｎ０ＮＥ ＮＯＰ
ＮＯＰ Ｎ０Ｐ１八ＢＥＬ 八ＢＩＩ
Ｓ ＢＢＩＩＳ Ａｔ−Ｕ ５ＩＩＦ
ＤｆＳＩ 八Ｄｌｌ ＨＵＨＴＥＳＩ
’ Ｉｔ八へＤｏｏ５ｏ、ｕｃ？ｐＧｒ：ｖｒ
’Ｖ２ ５ＩＩＢ ＰＡＳＳ Ｎｏ
ｔ−Ｄ ＮｏＮｒ ＮＯＰ ＬＩＣＲＹ
ＢＮＯＰ００５１ １１ｃＨＰＧＥ：ＶＩ
Ｖ２ ＡＤＣＰＡＳＳ Ｎ０ＬＤ Ｎ
０ＮＥ ＮＯＰ ＩＩｃＩＩＹＢＮＯＰ００
５２ ５ＣＨＰＧＩ：ＶＩ Ｖ２ ５ＩＩＢ
ＰＡＳＳ Ｎ０ＬＤ ＮＯＮ［ＮＯＰ ５ＣＲＹ
ＢＮＯＰ００５３ ５ＣＨＰＧ［：Ｖ［Ｖ２
八ＤＣＰＡＳＳ ＨＯＬＤ Ｎ０ＮＦ
ＮＯＰ ５ＣＲＶＢＮＯＰ００！ｉ４ Ｃ０
ＨＰＥＱ： ＶＩ Ｖ２ ３１１Ｂ
ＰＡＳＳ Ｎ０Ｉ−Ｄ ＨＯＮＥ Ｎ
ＯＰ ＸＥＱ７ Ｎ０Ｐ００５５ ５ＤＳｔ
ｌＬ： Ｖｌ −ＨＩＩＶ ５ｔｌＬ ＶＩ
Ｎ０ＮＦ ＮＯＰ Ｖ２ Ｇ１−１−Ｇ
ＤＤ００５６ ＡＤＳＩＩＲ： ｖｒ −ＨＬ
ＩＶ ５ＩＩＲＶＩ Ｎ０ＮＥ Ｎｏｔ）
Ｖ２ ＧＩｔＲＧｌ）Ｃ００５７１ＥＦＡ：
ＩＲＥＳＸＸＲ６７八Ｉ）Ｄ ＰＡＳＳ
ＧＩ Ｎ０ＮＥ’ＮＯＰ ＣＬＩＥＡ
ＲｒＲ３ＴＩＩＩ００６０ ＸＥＡＩ２： Ｉ
ＲＤ ＸＲＩ２ ＡＤＤ ＰＡＳＳ
ＧＩ Ｎ０ＮＥ Ｎ（ＩＰ Ｃ
ＩＥ八ＩへＡＯＴＯＩ００６１ Ｘ［ＦＡ６７：
ＩＲＤ ＸＲ６７ＡＤＤ ＰＡＳＳ
ＧＩ Ｎ０ＮＥ ＮＯＰ Ｃ１，
ＥへＲ八０ＴＯＴ００６２ ８１１νＴＩ１．：Ｖｌ
−ＨＩＩＶ ＰＡＳＳ ＧＴ
Ｎ０ＮＩＥ ＮＯＰ Ｃ１−ＥＡＩＩ
八０ＴＯＩ００６３ ＲＨ［ＨＩ： ｖｒ
−−ＰＡＳＳ ＶＩ ＧＩＡＩ
）Ｒ’ＲＨＶ２ ＧＩＩＮＣ００６４ＲＨＥＨ
Ｄ： −−、−ＰＡＳＳ Ｖｒ ＧＤ
ＡＤＲＲＭ Ｖ２ ＧＯ八へ［Ｃ００
６５ＷＨＩ’：８１： Ｖｌ −−ＰＡＳ
Ｓ ＮＯｌ、Ｄ ＧＩＡＤＲ開 Ｖ２
ＧＩＡｆＮＣ００６６ＷＨＥＨＤ： Ｖｌ
−−−ＰＡＳＳ ＮＯｌ、Ｄ ＧＤ
ＡＤＲＷＨＶ２ ＧＤＤＥＣ００６７１ＮＣＴ
： ＶＩ −ＩＮＣＰＡＳＳ Ｖｒ
Ｎ０ＮＥ ＮＯＰ Ｖ２
Ｎ０Ｐ００７０ＤＥＣＴ： ＶＩ ＡＤ
Ｄ ＰＡＳＳＶＩ Ｎ０ＮＩＥＮＯＰ Ｖ２
Ｎ０Ｐ００７１ ＮＥＧＴ： ｖｒ
−ＮＥＧ ＰＡＳＳ ＶＩ
Ｎ０ＮＥ ＮＯＰ Ｖ２ Ｎ０Ｐ０
０７２ ＩＩＩＢＹＴＥ： ＢＯＮＥ Ｖ２
ＡＮＤ ＰＡＳＳ ＶＩ
ＮＯＮ［ＮＯＰ ＮＯＰ Ｎ０Ｐ００７
３ ＬＯＢＹＴＥ： ＮＯＮ［Ｖ２ ＡＤＤ
ＰＡＳＳ ＶＩ Ｎ０ＮＥ ＮＯＰ ＮＯＰ
Ｎ０Ｐ００７４ ＨＡＳＮＴ７： ＶＩ Ｖ２
ＡＮＤ ＰＡＳＳ Ｎ０ＬＤ Ｎ０ＮＦ ＮＯＰ
ＸＩ’ＱＺ Ｎ０Ｐ００７５ ５ＩＩＯＧＴ： Ｖ
ｌ −ＨＩＩＶ Ｖ２ ＧＩ ＮＯＮ［
ＮＯＰ ５ＩＩＯＩＩＴＮＯＰ００７６５ＨＯＧＤ：
Ｖｌ −ＨＩＩＶ Ｖ２ ＧＯＮ０ＮＥ
ＮＯＰ ５ＩＩＯＩＩＴＮＯＰ肘一」し一旦 ＋１ｃｌｔ 軍 八ＢＩＩＳ ＢＢＩＩＳ
Ａ１１ｌ ＳＲＦ Ｄ［ＳＩ 八
ＤＲ８０４ＴＥＳＴ ＲへＮＤ００００
ＡＣＯ八ＣＯＣＯＮ ＰＡＳＳ ＶＩ
Ｎ０ＮＥ ＮＯＰ ＮＯＰ
Ｎ０Ｐ０００１ 八ＣＩ ＡＣＩ
ＮＥＧ ＡＳＩＩＲＶＩ ＳＰ
ＷＨＶ２ Ｖ１００１〇
八Ｃ２ＡＣ２ＨＵＶ ＰＡＳＳＯＶ２
ＧＤ八へＲＩ’ｔＨＡＣ３ＲＱＡＯＴＯＩ００１
１ ＡＣ３ＡＣ３ＩＮＣＰＡＳＳＯＶ２
３１．、 Ｖ２ ＧＥＱＺＮＯ
Ｐｏｌｏｏ ＧＩ ＧＴ ＡＤＣＳＨＬ
ＧＴ ＧＩＡＤＲ２１’、Ｑ７ＧＬ１０１０１
ＧＤ ＧＤ ５ＩＩＢ Ｒ１１１，ＧＤ
ＰＩ’ ５１１０１１ＴＧ１．．１
−Ｇｌ−０１１０ＧＲＧＲＡＤＤ ’ＳＨ１，
ＣＧＲＶ２ １ＮＴＰＧＬＲＣ
Ｒ０１１１Ｇ１． Ｇｌ−八ＤＩ ｒｌ
Ｏｌｌ−Ｇｌ−Ｖ２ ＮＨＩＰ
ＧＤＤＥＣｌｏｏｏ ２ＥＲＯＨＯＮＥ ＨＩＩ
Ｌ １．５ＮＲＮＯＬＤ
ＸＮＩ’：Ｇ ＧＩＴＮＣｌｏｏｌ ＺＩＥＲ
ＯＸＲ６７Ｈｌｌｌ、、Ｓ ＲＯＲＮＯｌ、Ｄ
ｌ０３ＫＰＧＴＡＴＮ１０１０ ＢＯＮ
［ＰＣＥ ＤＩＶ ５ＩＩＲＣＰＣＦ
ＤＣＲＹ ＩＲ３ＴＣ１０１１１＋１１）
ＰＣＤ ＡＩ）Ｔ ＲＯＲＣＰ
ＣＦ ５ＣＲＹＢｌ
ｌ’ｌ’ＰＯＮ１１００ １Ｒ［ＳＸ ＩＲ［
Ｉｏ 八ＮＣ５ＷＡＰ ＩＲＥ
ＩＩｃＲＹＢ ＧＲＲｌｌｏｌ
ＢＩＴ １．ＩＴ 八ＮＣＳ誓
ＡＰ ＩＲＥ
Ｃ１−［＾ＲＧＲＲＧ［１１１１０ＡＣ３ＲＸ１ｔ１
２ 八ＮＯＶ２ Ｎ０ＬＤ
０ＶＦＬＯ３ＥＴＣＲ１１１１Ｖ
ｌ−Ｖ２ Ｖｒ Ｖ２ Ｎｏｔ−Ｄ
ＳＥＴ ＧＤＡＤＥＨＯＤＩＦＩ［Ｒ
ＶＩ Ｖ２ Ｖｒ Ｖ２ ＶＴＩＶ
２Ｖ２ Ｖ２ Ｖ２ Ｖｒ０００〇
八Ｃ〇 八Ｃｏ ＣＯＨＰＡＳＳ
ＡＣＯＮ０ＮＥ ＮＯＰ ＮＯＰ
Ｎ０Ｐ０００１ Ａ（Ｉ Ａ（Ｊ
ＡＳＩＩＲＡＣＩ ＳＰ
切）Ｉ ＮＯＰ Ｎ０Ｐ０
０１０ ＾Ｃ２ＡＣ２ＰＡＳＳＯ八Ｃ２ｌ１ＩＨ
ＡＣ３ＩｔＯ＾０ＴＯＩ００１１ ＡＣ３八Ｃ
３１ＶＣＰＡＳＳＯ八Ｃ３８１ＷＩＩＨＧＥＯＺ
Ｎ０Ｐ０１００ ＧＴ Ｇｒ 八Ｄ
Ｃ５ｌｌｌ−ＧＩ ＧｌＡＤＩｔｌ ＲＨＯＤ
ＸＥＱＺ Ｇｌｌ。 ０１０１ ＧＤ ＧＤ ５ＩＩＢ
Ｒ１１１，ＧＤ ＰＰ Ｗｌ、Ｈ３１１０
１拝Ｇ１１−Ｇｌ）ＨＯＤＩｒｌＴＲＶＩ Ｖ２
ＶＩ Ｖ２ ＶＩＩＶ２Ｖ２ Ｖ
２ Ｖ２ Ｖｌ（１１１０ＧＲＧＲＡＤＤ
５ＩＩＩＣＧＲＮＯＮＩｇ ＩｔｌｌＹＰ ＩＮ
ＩＰ ＧＩＲＣＲｏｌｌｌ Ｇｌ−Ｇｌ−八ＤＩ
１１０１．１− Ｇｌ−Ｎ０ＮＩ−Ｗｌ−ＩＹＰ
ＮＨｒｌ） ＧＤＤｌｏｏｏ 八Ｃ３ＡＣ
３八ＤＩ １ｓｌＩｌｔ ＡＣ３ＮＯＮ
［’ ＲＩＯＸＮｒＧ ＧＩＬＮＩ−１０
０１ＡＣＤ ＡＣＤ ８１１８ ＡＣＤ
ＳＰ ＷＩＯｌｌｌ５ＫＰＧＩＡＩＮ１０１０
ＢＯＮ［ＰＣ［八ＤＤ
ＧＤ八へＲＲＩＯＩ ＤＣｌｔＹ
ＩＰＳ川１用１１ １ＲＤ Ｉ）ＣＤ
ＡＰＩ ＲＩＩＩＩｌ、
Ｓｔ ＷＩＯＬＳＣＲＹＢＩＩＹＰＯＢｌｌ
ｏｏ １ｆｔ［５ＸＩＲＥＩｌＩＡＮＤ
５ＷＡＰ ＩＲＥ ＧＴ八へＲＨＡＰ
ＯＮＤＣＲＶＩＩＧＰＲｌｌｏｌ 肘Ｔ
８ｉＴ ＡＮＣ５ＷＡＰ ＩＲＦ ＦＰ
ＸＣＴ Ｃ＋、ＥへＲＧＲＲＣＩ
）１１１０ ＡＣ８ＲＡＮＤ ＳＷ八
へＮＯＮＦＮＯＮＥ ＨＡＰＯＦＦＯＶＰＩ−１
ＩＳ［ＩＣＲ１１１１７［ＲＯＡＮＤ ＳＷ八
へＮＯＮＥＮＯＮＥ ？ ＳＩＥ丁
０ＤＡＩ）「ＶＯＲＮへＨ５ＰＬＡ ＯＣＲＯ
３ＣＮＡＨＸ ＣＮＡＨＸ ＮへＨＤＥ０
００ＯＮＩ］ＸＴ ００００ ００００ＪＩＩＩ−
ＩＰ ＮＯＰ ＷＡＴＩＯＮＩＥＸＴ Ｎ。 ０００１ ＪＩＩＨＰ ０００１ ０００
１ ＣＡＬＬ ５ＢＩＡ ＷＡＩＴＴ
ＤＥＣＯＤＥ Ｙ［５００１０５ＫＩＰ ０
０１０ ００１０ Ｐ［［ＰＴ ５
ＥＩＢ ＷへＩＴ２ ＩＲＥ’ＰＴ００
１１ ＰＳＫＩＰ ００１１ ００１１ Ｐ
Ｒ［ＰＩ ５ＥＴＩＩ ＷＡＩＩ３ ＦＲＥ円
０１００ ＲＴＩＩＮ ０１００
０１００ ＤＥＣＯＤＥ ＣＬＲＡ
ＦＩＡＧ八０１へ１ ＣＡＬＬ ０１
０１ ０１０１ ＲＩＫＮ Ｃ
Ｉ’ＲＢ ＦＬＡＧＢｏｌｌｏ ？
０１１０ ０１１０ ＲＩＩＮＩ’ＸＩＣＬＲＣ
ｒＬＡＧＧｏｌｉｌ ＪＩＪ）ＩＰ ０７１
１ ０ｉ１１ ｆｔ１ＪＮＩＥＸＴｃＩ
−１ｔＣＦｌ−ＡＧｌｌｏｏｏ ＤＩＥＣ１０００１
０００１，１＋１）ＩＰｌｏｏｌ １００１
１００１ ＪＩＩＭＰｌｏｌｏ ＤＳＣＯ
Ｉ）Ｅ １０１０ １０１０ １ＣＡ
ＩＬ１ｏｉｌ ＦＤＣＯＤＩＥ １０１１
１０１１ ＩＣ八へ土１１００ ＴＳＫＴＰ １
１００ １１００ １ＲＩＲＮ１１０１ ＩＪＩ
ＩＨＰ １１０１ １１０１ ＦＲＴＲＮｌｌ
ｌｏ ＴＲＥＰＴ １１１０ １１１０ ｆ
ｔ、Ｉ開Ｐ１１１１ ＦＲＥＰＴ １１１１
１１１１ ＲＪＩＩＩ（Ｐ
時点でこのマイクロ命令ルーチンが完了し、システムは
次のマイクロ命令を復号する用意が整う。 このようなシステムは、通常、所要の制御情報およびシ
ーケンス情報を含むように、比較的広い（即ち、比較的
多数のピッ１〜を含む）マイクロ命令ワードを使用する
比較的大きなマイク１］コード・データ・ストアを必要
とする。比較的広いマイクロ命令ワードを使用づ゛ると
比較的早い速度の操作が提供される〈即ち、多数のピッ
１〜が同時に並行して使用でき制御および順序付けの操
作を行う）が、このようなシステムは、マイクロツー一
４ − ド・データ・ス１〜アにお（プる記憶ピッ１〜数が比較
的大きくなる許で＜＞ ＜ ｒｌｌの広いマイクロ命令
ワードを取扱うデータ経路が更に複郭になってシステム
が更に高価＜＞構成要素およびデータ経路構成を必要と
するため、更に高価になりがちである。 マイクにＩ命令に必要なデータ記憶スペースを減少させ
多数の「広い」命令ワードの取扱いを避けるため、ある
マイクロコード・システムは、前述の如き１つのレベル
のマイクロコード・ストアとは対照的に「２レベル」の
マイクロコード・ス１〜ア技術を使用して来た。このよ
うな２レベル椙成は、マイクロ命令ワードにおける制御
情報が博々多数のマイクロ命令ど共通であると云う認識
から生じる。従って、各マイクロ命令に対する全ての制
御情報および順序付は情報を別々に記憶するのに必要な
同数の比較的多数のデータ・ピッＩ〜の反復的記憶を避
けるため、多くのマイクロ命令と共通ずる制御情報は、
別のＲＯＭストアに記憶される順序付【ノ情報とは別個
に１つのＲＯＨス１−アに記憶される。「第１のレベル
」の操作においては、この順序イ」けプロレス（まシー
ケンスマイク１］］−ド１（叶ス１〜アにおいて実行さ
れて、「第２のレベル」の操作において関りづ−る特定
のマイクロ命令を順次実行するため必要な制御情報を提
供する制御マイクロ］−ドＲ叶ス１〜アにお【ノる制御
情報をアクセスする順次アドレスを生じるが、後者の情
報は多くのマイクロ命令と共通となる。 このような２つのレベルのアプロニチは、単一レベル・
マイク【」コード・システムに比較して必要なマイクロ
コード記憶スペースを減少させようとする傾向がある。 しかし、このような２レベル技術は、制限された制御ス
１−ア容聞がシステムを指定された組のマイクロ命令に
対して構成することを可能にするが、システム全体の操
作能力を増加させるため基本マイクロ命令の組の拡張を
もたらす実際の柔軟性はない。 本発明は、２レベル・マイク１コ］−ド・システムの能
力を増大づ−る２レベル概念の拡張を用いて、マイクロ
コー制御部ス１〜アの【ナイスを増大させることなくマ
イクロ命令の組を大巾に拡張する能ノ〕を提供するもの
である。これに」：す、システムは［直交する１マイク
ロ制御ス１〜アと呼ぶところのものを含み、この直交マ
イクロ制御ストアにおいては、第１の即ち「垂直方向の
」マイクロ制御ス１〜アが、以下に更に詳細に説明する
如く、第２のレベル即ち水平方向のマイク１］制御ス１
〜アの１つ以上の「修飾子」フィールドから複数の第２
の即ち「水平方向の１マイク１］命令の１つを選択する
だめの選択された数の垂直方向のマイクロ命令ピッ１〜
からなる１つのフィールドと、一連の垂直方向のマイク
ロ命令の内の次の（即ら、連続する各々の）マイクロ命
令のアドレスを提供する順序イ・１【ノフィールドとを
有する「狭い」マイクロ命令ワード部分を提供する。各
々の水平方向のマイクロ命令は、実施される基本的な機
能を表わすが、従来のシステムとは異なって、そのフィ
ールドの１つ以上は垂直方向のマイクロ命令の修飾子フ
ィールドににる変更の対象となる。例えば、従来の２レ
ベル・システムは水平方向の制御ス１〜アにお（）る特
定の制御ワードのアドレスを単に指定するだけの垂直ブ
ラ向のシーケンス・ストアを使用し、この制御ワードは
第１の指定されたレジスタ（例、汎用レジスタ、ＧＲｌ
）から第２の指定されたレジスタ（例、汎用レジスタ、
ＧＲ２）へのデータの移動を要求する。対照的に、本発
明の２レベル・マイクロコード・システムは、例えば、
垂直方向のマイクロ命令を用いて、未指定の１つの場所
から他の未指定の場所へのデータの移動を必要とする水
平方向の命令を指定り−ることになる。この垂直方向の
マイクロ命令は、従って、その修飾子フィールドにおい
てこのようなデータ移動のための特定のソースおよび行
先の場所をも含み、これによりこのようイｆ場所を識別
するように基本的な水平方向のマイクロ命令を修飾する
ことができる。 更に、本発明の２レベルのマイク１］」−ド・システム
は、垂直方向のマイクロ命令がマイクロプロレザに直接
配置された制御スト・アから、あるいは又外部のマイク
ロ制御ソースから取出づことができるように構成するこ
とができる。水平方向のマイクロ制御スＩ〜アは又マイ
クロプロセサのチップに直接配置４−ることもできる。 各々の水平方向のマイクロ命令の能力は垂直方向のマイ
クロ命令ににって達成可能なこのようなマイクロ命令の
修飾により有効に倍増され、このような手法は本文中で
は博々２レベルの「マイク１］修飾」法と呼ぶ。各々の
水平方向のマイクロ命令は多数の垂直方向のマイクロ命
令により修飾されてこれにより多数の全く独自のマイク
１コ命令を表わすことができるため、比較的少数の水平
方向のマイクロ命令を用いて博々「制御の根源」と呼ぶ
汎用ではあるが有効な１絹の基本的な制御操作を提供す
ることができる。 本発明のシステムは又、１つ以上の入出ノ］（Ｉｌｏ）
バスを介して周辺装置との通信を行う能力をも含む。例
えば、望ましい一実施態様におけるシステムは、以下に
述べる如き目的のための独特な「ポーリング」手法を用
いてＩ１０バスの選定された１つにその時存在する全て
の装置を識別する装置を含むシステムＩ１０インターフ
ーＬ〜ス装置を提供する。更に、本システムのＩ１０イ
ンク−フ丁−ス装置は、ポールされｋどころの選定され
たバスに対重るシステムＩ１０インターフ１−ス装Ｆ７
を介する情報の転送の直接制御と、ボールされなかった
別の選定されたバスに対η−る補助装置を介する情報の
転送を行う補助インターフｒ −ス装置の間接制御とを
提供するように構成される。 システムＩ１０インターフＴ−ス装Ｆｑは又、各々が略
々一定の周波数を有し１つのシステム人力クロック信号
から得られる１つ以上のカウンタ信号を使用リ−る３、
シかし、このシスデムＩ１０インターフェース装置は、
複数の異にｆる既知の周波数のどれかを有づ−るシステ
ム入力クロック信号を受取ることができる。従って、こ
の装置は、−複数の異る周波数入力信号のどれかに応答
でき、更に関与する所要の略々一定の周波数の所要の１
つ以上のカウンタ信号をこれから得ることができる独自
の周波数の合成装置を含む。 更に、本発明のシステムは、２つの競合するシステム構
成要素によるシステム・バスに対する同時のアクセスを
閉止する個々のシステム・バスのブ［１１〜］−ルを含
む。更に、システｌ＼・バス・プロト］−ルは、他のシ
ステム構成要素がシステム・バスがアクセスの用意があ
ることを表示づ−る限り、又他のシステム構成要素がシ
ステム・バスの前の制御を止めることの否定を表示する
信号を要求しない限り、バス制御の判断のための要イ′
１なしに１つのシステム構成要素が直接システム・バス
の制御を１ｊすることを許容り−るものである。 本発明の種々の特質については添付図面を助（プにＪ：
り更に詳細に叩解することができる。 本発明の手法を用いるシステム全体を第１図に示すが、
同図においてはマイク１］プ［］ｌ？ツリー・チップ１
０（図中、中央処理装置即ちＣＰｌｌどじで示される）
は、適当なシステム・バス１１を介ｌノて記憶システム
１２ど、１つ以上のシステムｌ１０Ｒ置１７ど、１つ以
上の外部のマイクロ制御デツプ１３（［ＸＨｃＪデツプ
どして示される）と、システム入出力インターフ丁−ス
装買１４（シスデムＩ１０インターフェースとして示さ
れる）と、更に別のインターフ丁−ス装詔１４Ａ （Ｅ
ＣＬＩＰＳＥ■Ｉ１０インターフエースどして示される
）とに相ｎに接続されるが、この１ａ 後の２つの装置
は外部の入出力素子に対する適当なバス１５おＪ：び１
５Δどインターフ［−スする。例えば、特定の尖施態様
においでは、本システムは、米国マザヂコーセツツ州つ
］−ス１〜ボｌＴｌ−市のデータ・ゼネラルネｌ： （
Ｄａｔａ Ｇｅｎｅｒａｌ）により製造販売される如き
マイクｒ：ｌＮ０Ｖ八■“】ンビコータ・システムと共
に使用される如きマイクロＮ０ＶＡ■タイプの周辺（Ｉ
ｌｏ）装置と、データ・ゼネラル社製のＥＣＬＩＰＳＥ
Ｏコンピュータ・システムと共に使用される如ぎＥＣＬ
ＩＰＳＥ■タイプの周辺（Ｉｌｏ）装置と共に作動する
よう構成される。 本発明の特定の実Ｍ！［様においては、システム・バス
１１は図示の如＜１６ビツ１〜の並列システム・バスで
あるが、外部のマイクロ制御チップ１３からのマイクロ
コード・ビットは適当な専用化された８ピツ１〜のマイ
クロコード・バス１６を介して時間多重化方式でＣＰＩ
Ｉに伝送される。 第２図はＣＰＩＩ １０の更に詳細なブロック図を示し
、８ビツトの外部マイクロコード・バス１６はそのマー
１ ｑ − ＝ １２ − イクＩＴＩ Ｔｌ−ド・ビットを適当な外部のマイク［
１制御チツプ（ＸＨＣ）のインターフェース装置１７Δ
へ供給し、システム・バスｉｌｌ；ＬＣＰＩＩに関して
入れたり出したりづ−るため適当なデータを受入れある
いは供給することが可能ｔｉ適当なバス・トランシーバ
装館１８と接続される。 ＣＰｌｌは、）ｎ当な汎用レジスタおよびアキコムレー
タからなる適当なレジスタ・ファイル２１ど、「△」お
よび「Ｂ」入力およびＦＣ」出力を有する適当な油筒論
理装置（八Ｌｔ＋）兼シフター装置２２ど共に、マイク
ロ命令レジスタ（ＩＲ） １９どプ［１グラム・カウン
タ（ｐｃ）を含むマイクロ命令ロジックを使用し、この
ようなレジスタどアキコムレータと酊■とシフターの各
構成要素は当技術において周知の適当な構成を用いて編
成することが可能である。 複数の４つの内部バス２３．２４．２５．２６は、第２
図に示す如く前記諸装置間の適当な内部データ経路を提
供する。前記のＡ Ｌ １１兼シフター・ロジック２２
のＣ出力は、伯の装置に対すると共に内部Ｃバス２３上
のバス・１〜ランシーバを介してシステム・バスにスｌ
しく供給される。 へｔ−，＋１兼シーツター・ロジッ
ク２２に対づ−る△ａ３ Ｊ： Ｕ Ｂ入ツノは、イれ
ぞ゛れ内部の△バス２４どＢバス２５を介し−（他の諸
装置ど通信づる。内部バス２６は、（ノジスタ、１３Ｊ
、び゛ア４−ｌムレータからバス・トランシーバ１８を
経（システム・バス１１に♀る直ｆ−１！Ｉ杆路を提１
ｊξ刀る。このようイｒ多重内部データ経路の使用によ
り、本文にｊボベる１４定の実施態様においては４００
ナノ秒である１つのマイク１」リイクル内でいくつかの
同時の操作が件じることｓ：ｙ＋容り−る。このため、
１６ビツ１〜のレジスタ間の動作は１マイク［１リ−イ
クル（屋々、１期間と呼ぶ）内で行われ、メ王り−から
レジスタへの転送（、Ｌ２マイクＣＩ （Ｊイクル（２
′つの−１−１１１間）内で行われる。 ２レベルのマイクロ制御ス１〜アは、垂直方向制御の読
出し・専用メモリー（ＲＯＭ）３１と水平り面制御のＲ
叶３２どして示される。本発明の特定の実施態様におい
ては、第１のレベル叩ち垂直方向の制御ＲＯＨ３１が１
８ビットの垂直方向のマイクＩ−１’ｌ命令を提供し、
このピッ１〜の内の６ビツトが水平方向のマイク［］制
御ＲＯＭ ３２において複数の第２のレベルの即ち水平
方向のマイクロ命令の内の１つを選定づるため使用され
、このような６４の命令が本文に示す特定の実施態様に
おいて記憶される。水平方向の制御ＲＯ）Ｉ ３２は特
定の実施態様において３３ビットを有する水平方向マイ
クロ命令を提供し、この水平方向制御ＲＯＭは例えば６
４Ｘ３３ピッｌ−の構成を有する。本文にお（）る実施
態様においては、垂直方向制御ス］〜ア３１からの８ピ
ツ！・を用いて、以下に）ホへる如く水平方向マイクロ
制御Ｒ０８から選択された水平方向マイクロ命令を阻飾
するため使用可能な２つの４ビツト修飾子フイールドを
提供する。 各々の垂直方向マイクロ命令の残りの４どツ１〜は、垂
直方向マイクロ命令の順序付Ｇノの制御、即ち垂直方向
制御ＲＯＨ３１から適当な垂直方向の順序付はロジック
３３を経由する次のアドレス・モードの指定のため使用
される。この垂直方向のマイクロ命令の２つの修飾子フ
ィールドにより選択された水平方向のマイクロ命令の指
定されたフィールドの修飾操作Ｃは適当なマイクロ修飾
ロジック３４を介して達成され、これと同時にこのロジ
ック３４は水平方向復号ロジック３５により適当に復号
されて選択されたマイクロ命令の機能を実施する／ｊめ
要求される必要な制御信号と順序付り信号を提供する３
５ビツトの命令ワードを供給する。 垂直方向のマイクロ命令は、ＣＰＩＩに常駐する垂直方
向制御ＲＯＨ３１から、あるいは外部のマイクロ制御チ
ップ１３（第１図参照）から外部のマイク「１制御チツ
プ・インターフェース装ｆｔｆｆ１１７Ａを介して取出
すことができるが、水平方向のマイクロ命令はＣＰＩＩ
に常駐する水平方向制御１ＲＯＨ３２から取出される。 外部のマイクロコードは適当な時開多重化手法を用いる
ことによりＸＨＣ装置１３から得ることができるが、こ
の外部マイクロコードは時間多重化された８ビツトのマ
イクロコード・バス１６において与えられる１６ビツト
からなる。 水平方向の復号論理装置３５によって復号されることを
必要とする一連のマイクロ命令は、復号制御がプログラ
ムされたロジック列（ＰＬＡ）装置４０に」：る命令レ
ジスタ１９からのマイク１−１命令の適当な復号動作に
よって開始される。復号制御２ｎＰＩＡ装置４０による
このｊ；うなマイク［１命令の復号動作は、内部バス３
９」二に初期の垂直方向マイク［］命令を提供ゴるど共
に、内部バス４１上に垂直方向制御ＲＯＨ３１から取出
されるべき次のマイクロ命令のアドレスを供給づ−る。 垂直方向の制御１１ＯＮ ３１の順序イζ口ノは、垂直
方向の順序イ」す［］シック３３から内部バス４３を介
して与えられる９ピツ１〜のシークンス制御信号によっ
て適当に制御される。−たん前記復号制御Ｐμ装置４０
が初期マイクロ命令おＪ：び垂直方向制御１１０Ｍ ３
１からの次のマイク１］命令に対するアドレスを与える
と、ＲＯＨ３１からのそれ以降の垂直方向マイク０命令
の順序付Ｃノは、内部の１ピツ１〜・バス４４にお４−
Ｊる垂直方向の順序付１．Ｊ装置３３に対しちえられた
順序イ］けビットにより決定される。 もし垂直方向制御Ｒ叶３１からのマイクロ命令が水平方
向のマイクロ命令の選択ではなく別の垂直方向マイクロ
命令への分岐又は飛越しを要求するならば、修飾ビット
が分岐操作を指定づるため使用され、水平方向のマイク
ロ命令の選定のため通常使用される６ピツトは水平方向
のマイクロ命令の修飾のため（ごマイクロ修飾装置３４
が８ビツトの修飾フィールドを使用することを禁圧り”
る［ノー・オペレーションＪ （ＮＯＯＰ） ：」−
ドを構成−リ−る。 このため、マイクロ修飾プロレスにおいては、例えば、
垂直方向マイク［１命令の２つの４ピッｌ−・フィール
ドが選択された水平方向のマイクロ命令の２つ以Ｊ］の
４ビツト・フィールドの代りに用いることができる。選
択された水平方向フィールドに垂直方向修飾フィールド
を代替り゛る手法【ま各々の水平方向マイク［１命令の
能力を有効に倍増し、その結果前述の全面的な直交する
２レベル・マイクロ制御ストアの試みが、システノ＼全
体のマイクロ命令の組にお（プるマイクロ命令数を拡張
するための強力な能力を有する制御根源涌ど屡々呼ばれ
る汎用性を有するピッ１〜実効性の組をなＪ基本的な水
平方向マイクロ命令操作を提供する。 別紙Ａに示す如く水平方向制御ＲＯＭ ３２に記憶され
た水平方向マイクロ命令の完全な組について考察するこ
とはマイクロ修飾法を理解する一Ｌで役立つ。 例えば、ある特定の実施例において、水平方向マイク［
１命令はそれぞれ以下に示す如くＦ記の９つのフィール
ドを含んでいる。即ち、 ４ ４ ４４４ ３２ ４ ／ＩＡ−ＢＩ
ＩＳフィールドはＡバス２４上のＡｌｌ＋ ／シフター
２２のへ入力に対するデータのソースを規定するが、Ｂ
−旧ＩＳフィールドはＢバス２５上のＡＬＩＩ／Ｌフタ
ー２２の８入力に対するｆ−夕のソースを規定する。Ａ
ＬＵＬィールドは八１１１により実施される演算機能を
規定し、５ＩＩＦフイールドはシフター機能を規定する
。ＤＥＳＴ−フィールドは、ＡＬＩＩ／Ｌフター２１か
らＣバス２３上に置かれるデータに対する行先を規定す
る。へＤＲフィールドはメモリーのアドレスのソースを
規定し、ＨＥＭフィールドはシステム・バス１１どＣバ
ス２３間の連絡のための制御を行う。 ＴＥＳＴフィールドはテストされる種々のシステム条件
を識別するため使用され、ＲＡＮＤ （ランダム）フィ
ールドは伯の特殊な制御機能を規定する。別紙Ａは、前
述のフィールドの各々の意義を更に詳細に示している。 垂直方向のマイクロ制御ＲＯＨ３１は、特定の実施例に
おいては、例えば、各々が１８ビツト［１］である２８
８のマイク１］命令を含むＲＯＭ構成であり、１つの水
平方向マイクロ命令が実行される各々の垂直方向のマイ
クロ命令について実行される。垂直方向のマイク１］命
令のシーケンスはマイク１コ命令（即ち、復号制御ＰＬ
八波装置０により復号される如き機械命令）を解釈する
。 垂直方向マイクロ命令はそれぞれ下記の如き４つのフィ
ールドを含む。即ち、 ６ビツトのへ〇旧１フィールドは、水平方向の主副御ス
１〜７３２において選択されるべき水平方向マイクロ命
令のアドレスを規定する。４ピツ１〜のＶ１フィールド
は選択された水平方向マイクロ命令にス・１する第１の
修飾子（ｙＡ々、修飾子１と呼ぶ）を規定し、４ピツ１
へのＶ２フィールド（修飾子２）は選択された水平方向
マイク１−］命令に対する第２の修飾子を規定する。垂
直方向の順序イ４（フロシック３３に対して与えられる
４ピツ１へのＮＡＨフィールドは次の順次の垂直方向マ
イクロ命令を選定する次のアドレス・モードを識別し、
このモードのビットは新らしい垂直方向プ【］グラム・
カウンタの９ピツｌ〜・アドレスを生成する。別紙Ｂは
更に訂細に前記各フィールドの意義を示すものである。 別紙へにおいて示される如く、多くの水平方向マイクロ
命令において、■１垂直方向修飾フィールド又はｖ２垂
直方向修飾フィールドとして識別される垂直方向マイク
ロ命令修飾フィールドの１つを要求するものとして指定
される。各々の水平方向マイクロ命令の残りのフィール
ドは図示の如く固定的に指定される。特定の水平方向マ
イクロ命令、例、ｔｌ、ｆ ｒ メＥ ’、） −ニｍ
込メ、１ （Ｗ）Ｉ［Ｈ） ？ −１’り［Ｊ命令ど
して識別されるものにおいて、その全てのフィールドは
、Ｖ１申直方向昨飾−フィールドの使用を要求りるＡＢ
ＵＳフィールドおよびＶ２垂直方向修飾フィールドの使
用を要求するＡＤＲフィールドを除いて指定され、前記
Ｖ１おＪ：びＶ２修飾フィールドは書込まれるデータの
複数のソースの内の１つ（Ｖｌ）を識別し、前記ソース
・データが書込まれるべき１つ以上のアドレス（ｖ２）
を識別することが可能である。このＪ：うに、基本的な
汎用のメモリー書込み（訂１）マイクロ命令は、修飾フ
ィールドにＪ：る修飾を粁でデータ・ソースとアドレス
の行先の大ｒｌ］な１１合せに関り−る多くの特定の１
書込み一１マイクロ命令を生成Ｊ−るＩこめ使用するこ
とができる。これ迄に述べた特定の実施態様においては
、２つの修飾フィールドの使用ににす、僅かに６４の基
本的な水平方向マイクロ命令から多数のマイクロ命令を
生成４ることが可能になる。 復号制御Ｐ１．Ａ装置４０は、各々が２４ビツトを有す
るマイクロ命令を含む構成を有する。このＪ：うな装置
は命令レジスタ１９からの１６ビツ１〜のアドレスによ
りアドレス指定され、マイクロ命令がら復号された初期
の垂直方向マイク１］命令と、１つ以上の一連のマイク
ロ命令が要求される時垂直方向制御ＲＯＨ３１における
次の垂直方向マイクロ命令に対で−る９ピツト・ポイン
タ、並びに」ズ下に論述づるように唯１つのマイクロ命
令しか要求されない場合復号のための次に続くマイクロ
命令を呼出すことのできるフラッグとを提供する。復丹
制御Ｐ目装置４０においては、本発明のシステムにＪ：
り構成されたマイクロ命令ど同数のエントリが存在する
。 （Ｕ号制御ＰＬＡ装置４０の始動マイクロ命令の５つの
フィールドは下記の如くである。即ち、６ビツｊ・の八
ｔ）Ｒ１＋フィールドは垂直方向マイクロ制御ＲＯＭ
３１に関して既に説明したものと同じであり、４ビツト
のｖ１フィールドと４ピツ１〜のＶ２フィールドも垂直
方向マイクロ制御ｌＲＯＭに関して前に）本べたらのど
同じものである。すＪに、復号制御ＰＬＡ装買は、復号
されたマクロ命令のため必要なマイクロ命令シーグンス
の第２のマイクに１命令の垂直方向制御ＲＯＨ３１にＪ
３りるアドレスである９ビットのへＤｌ？Ｖフィールド
を供給する０１つのピン１〜（Ｄフィールド）は、マク
ロ命令の解釈のためには復号制御Ｐ１．Ａ装置により与
えられる１つのマイク［１命令で十分であることを示す
。この場合、ＡＤＲＶフィールドは無視される。始動マ
イクロ命令の５つのフィールドの更に詳細な要約につい
ては別紙Ｃに示される。 垂直および水平方向の制御１０Ｍおよび復号制御ＰＬΔ
装置は当技術にｄ３いて周知の従来の論理装置であり、
これ以上詳細に示す必要はない。垂直方向の順序刊は装
置３３およびマイクロ修飾装置３４０ロジツクについて
はそれぞれ第３図おにび第４図に示される。 第３図に示す如く、例えば、特定の実施態様における垂
直方向順序イ」け装置は、垂直方向プログラム・カウン
タ１００どマルチブレクリ装置１０１からなり、（１）
復号制御ＰＬＡ装置４０からの９ピツｌ〜出力の復号を
行い、（２）プロ１グラム・ノＪウンタおＪ：び垂直方
向修飾フィールドＶ１どＶ２の零ビット（ＶＰＣＯ）に
Ｊ−り識別される飛越しく分岐）又は呼出し操作を行い
、（３）スキップ操作、即ち次のブ［１グラム・カウン
タの出力（ＰＣ＋１＞の更にその次のプログラム・カウ
ンタ出力（ＰＣ＋２）へのスキップを行い、（４）次の
プログラム・ノＪウンタ出ノ］ （ＰＣ＋１ ） 、即
ち次のプログラム・カウンタ出力（ＰＣ＋−１）が保管
され（割込み操作が生じる詩の如き）、次に割込みルー
チンに続いて垂直方向順序（＝Ｉけ装置は出力（ＰＣ＋
１）に戻る戻り操作を行うＩＣめ５つの入力信号のどれ
か１つを選択する。 マルチプレクサの動作は、必要なテスト条イ１が存在す
る時、次のアドレス操作モード（前記の５操作の１つが
選択される）を規定Ｊる制御ロジック１０２を切換える
ことにより制御される。 第４図は、複数の即ち２乃至３個の入カマルヂブレクザ
１０５を含むマイクロ修飾装置３４を示し、このマルヂ
ブレクリの各々は、別紙Ａに示す如く、４ビツトの水平
方向入力（水平方向のフィールド八ＢＩＩＳ、 ＢＢＩ
ＩＳ、 八１．＋１ 、５ＩＩＦ 、 ＤＥＳＴ’、
ｌ’ＥｓＴおよび１（ＡＮＤに対する）、又は３ビ
ツトの水平方向入力（水平方向へＤＲフィールドに対す
る）、又は２ビットの水平方向入力（水平方向のｉ什１
１フィールドに対する）を含み、又ｖ１人力（水平方向
フィールド八ＢｔｌＳ、 Ａ＋、１１ 、 ＲＡＮＧ）
） 、又ハＶ ２人力（水平方向フィールドＢＢＩＩＳ
、 ＳＨＦ 、 ＡＤＲ、肝Ｈ、ＴＥＳＦ’） 、又は
ＶｌとＶ２の両フィールド（水平方向の１珪ＳＴフイー
ルド）を含んでいる。４ビツト・の水平方向大ノｊ（Ｈ
ＲＯＨ入力）は、水平方向復号ロジック３５に与えるた
め、ＨＲＯＨビット又（より１又はｖ２じツトのいずれ
かからのものどじてマルチブレクザ入力の選択を制御す
る。 前）小の実施例は、水平方向マイクロ命令に対して指定
され別紙１〕に記載された特定のフィールドを使用する
。殆んどの場合、明らかなように、垂直方向修飾フィー
ルドを使用りる水平方向フィールドはソース８−３ Ｊ
：び行先の場所を指定するムのである。例えは、ｌＮＣ
ｌ＋ （増分）マイクロ命令に夕・１して（：１、Ｖ１
垂直方向修飾フィールドによってＡ−ＢＩＩＳフィール
ドが修飾され、Ｖ−１により増分されるべく指定された
場所におりるデータはＡ−Ｂｕｓに置かれ、Ｄ［ＳＴフ
ィールドはＶ２垂直方向修飾）５ｒ−ルドにＪζつて修
飾され、増分されたデータはこの時Ｖ２で指定される場
所に置かれる。 これ迄に）ｄ（へた特定の実施例にｄ３ ＋ｊる記憶フ
ィールド（Ｍｌ：Ｈ）は特殊検査が行われる３、１Ｇ迄
の記憶操作は４ビツトの）ＩＥＨフィールドを用いて規
定することができる。しかし、別紙りに示される如く、
僅かに４つの操作、即らＮ０ＯＰ（ノー・Ａベレーショ
ン）、曲（メモリー読出し）、囲（メモリー内込Ｊ７．
）、およびＶ２フィールドである３、この場合、１１Ｍ
および−Ｈ以外の記憶操作を指定するため使用されねば
ならない。このように、別紙Ｅの特定の水平方向マイク
ロ命令のマイクロ操作の符号化において−明らかなよう
に、ｖ２修飾子は他の記憶操作（即ち、ＷＩＮ 、 Ｒ
ＨＯＤ、−１，Ｈ、ＲＩＩＹＰ等）を指定することがで
きる。このように、ＲＨ３よび引４以外の全操作の指定
に垂直方向修飾フィールドを用いて、１１［Ｈフィール
ドは僅かに２ビツト（４ピツ１〜の代りに） ｔノか必
要でない。このＩこめ、水平り面制御ＲＯＭ ３２は第
２図に示す如＜３３ピツ１〜を具備づ−るだ（づでにい
。しかし、別紙Ｆに示す如く、又第４図に示す如く、マ
イクロ修飾装置３４に対して３５ピツ１゛・を与えるこ
とができ、ＨＥＭピッ１−２３へ・２６の内２つは何の
Ａペレーション上の重要性も持たない。 Ｖ２修で１１子により記憶操作が規定される各場合にお
いては、■２修飾子は他のどのフィールドでも指定リ−
るためには使用できず、明らかイ【ように、Ｖ１修飾子
のみが自由に１つ以上の伯のフィールドを修飾づる。し
かし、ＲＨおにびｌの両操作に対しては、■１およびＶ
２の両修飾子がこのＪ：うに使用可能である。殆んどの
記憶操作がＲＨ又はｌ操作である（ＶｌおよびＶ２修飾
が共に使用可能である）ため、他の（即ち、１■でも間
でもない）記憶操作について課される修飾子の制約は、
このような操作がそれ程瀕繁に使用されないため厳しく
イｒい。しかし、ＨＥＨフィールド操作の全体的な柔軟
性は著しく増大するが、これは水平方向の記憶操作を指
定するためには僅かに４つのマイクロ命令しか必要どし
ないためである。別紙［に示す如く、別の１５のマイク
ロ操作に対“リ−る記憶操作については、Ｖ２修飾フィ
ールドの使用がマイクロ操作（制御態様）の範囲を増大
する。 必要に応じて他の水平方向マイク１コ命令フ（−ルドに
対する同様な構成も使用でき、全水平方向制御Ｒ（１Ｎ
を用いて比較的少いマイクロ命令を指定することかでき
るが、そのマイクロ操作の範囲は、垂直方向の修飾フィ
ールドの使用により更に余分な制ｔｉ１１態様を規定す
ることによって著しく増大される。このような目的の２
つの垂直修飾フィールドの使用が他方のフィールド以上
を修飾する能力を制限するが、多くの場合他のフィール
ドを１つ以上修飾する必要はそれ程大きくない。もし垂
直修飾フィールド数を増加するならば、Ｊ：り大きな垂
直マイクロ命令ワードを犠￥１にしてこの点での柔軟性
が増大する。 極限において、その各フィールドに対する１つのビット
を用いて１つの水平マイク１］命令を用いることができ
、各揚台のこのビットは１つの修飾子がこのフィールド
に対しで使用されるが、又は省略時の操作が牛しるかを
規定する。このＪ：う４にシステムにおいては、使用可
能な垂直力向隆飾子数は各々の規定可能なマイク］］操
作に対して要求する全てのフィールドの修飾を泊客する
に１−分でなｔノれば４にらない。水平方向マイクロ命
令のマイク［Ｊ操作の範囲は、このため、所要数の修飾
フィールドを有する比較的大きな垂直方向マイクロ命令
ワードに対り−る要件を犠１’ｌにして著しく増大させ
得る。 システｌＬ−仝左９嬰劃 １つ以１−の記憶装置および１つ以」：の入出力（Ｉｌ
ｏ）装置の如きＣＰ１１以外のシステム構成要素からＣ
Ｐｌｌに関り−る情報（即ち、アドレス、データ、命令
等）の送入送出は、直接又はインターフェース装置１４
と１７を介して１６じツトのシステム・バス１１上に生
じる。このＪ：うな情報の適正な転送を提供するために
は、有効なシステム・バスの規約を使用し＞）ければな
らない。この点に関して、各バス・１〜ランザクジヨン
は、一方を「指定」レグメン１゛・、他方を［データ１
廿グメン１〜ど識別される２つのレグメン１〜からなる
。 システムのオペレーションのタイミングは、位相１（φ
−１）と位相２（φ−２）クロックどして識別可能な２
つの外部で生成されるクロックにより同期される。この
クロックは１つのマイクロサイクル時間（傅々「Ｔ時間
」と呼ぶ）をφ−１とφ−２の部分に分割する。。 指定レグメン１へにおいては、バスは、生じつ）あるバ
ス・ザククル操作のタイプ（例、メモリー照合操作又は
Ｉ１０操作）およびトランザクションの目的（例、ある
メモリー照合操作のための１アドレス）を示す情報の説
明のため使用される。 指定レグメン１〜は常にバスの１−ランザクジョンの最
初のφ−１部分において生じ、拡張不能である。 データ・レグメン１〜においては、バスを用いて例えば
データを指定セグメントに指示されたアドレ−，３１− ス又はｒ１０装置に関づ゛るデータの？Ｊｊ入れを行う
。 このデータ・レグメン１〜はバス・１〜ランザクジヨン
の最初のφ−２部分で始まり、更に長いマイクロサイク
ル（各々がφ−１およびφ ２の部分を有する）の整数
たり拡張することができる。Ｔ時間のφ−１６よびφ−
２部分は略々固定された時間ギャップ（例、１５ナノ秒
）たり分離され、いずれにしても位相の重なりを生じな
いようにセラｌ−・アップされる。 作用において、特定のシステム構成要素はそのバス・ト
ランザクションのデータ・セグメントの間システム・バ
ス十にデータを送出しつ）あり、他の構成要素は次のバ
ス・トラン１ｆクシヨンの指定レグメン１へのφ−１部
分において１つのアドレスの転送を待機する。本文に述
べたタイプの時間多重化システムにおいては、この性質
の瀕繁なバスの「送受反転」操作が問題を生じる。本シ
ステムのオペレーションにおいて使用される種々の論理
要素におりる近れの故に、１つのバス・１−ランザクジ
ョンのデータ・レグメン１へ間のデータの転送は、次の
バス・１〜ランｆクシヨンの指定レグメン１へのφ−１
部分の開始によって完全に完了され得ない。従って、第
２の要素が、前の要素に対Ｊるデータ転送が完了する前
にそのアドレスをシステム・バス」二（こ詔くように試
みる。 このような条例は、本システムに悪影響をもたらそうど
り−る比較的強い瞬間的な電流り一−ジを生じることに
２ｉる。例えば、もしシステム構成要素がＴ１１回路ど
して構成されるならば、電流サージは好ましからざるノ
イズ効果即ら電磁妨害をシステム中に生せしめると共に
、ＴＴＩ−構成要素自体に対しても長期の悪い衝撃を与
えようとする。更に、もしＣＰｕが例えばＨＯ３技術に
よって集積回路チップとして形成されるならば、このに
うな電流サージは又少くとも長期、おそらくは短期の悪
い衝撃を１４ＯＳチツプの信頼性に与えることになろう
。従って、バスに同時にアクレスづ−る（「バス競合」
条件）試みにおけるバスの送受反転操作時の２つの異な
る構成要素の作動から生じ得るシステム構成要素のバス
・ドライバ操作のいかなるオーバーラップも避けるため
の適当な手法を考えることが必要である。 このような問題に対するこれ迄の１つの解決ｄ１としで
は、バスの送受反転操作（ＩＮｌ例えば、各ｊ′−タ転
送操作の完了と、アドレス転送操作の如き次の操作リー
イクルの始めとの間、あるいはその逆の状態で「不感」
サイクル（即ち、ノー・オペレーション・１〕−イクル
）を用いることであった。このにうな不感サイクルにお
いては、情報は一切バストに駆動され得ず、活動状態の
バスは３１ａ体状態どなる。１ノかし、このような条１
１下での別の不感→ノイクルの存在も遥かに高い解像力
の基本的なマイクロ・サイクル・クロックを必要とする
か、あるいはシステム全体のオペレーションを所要の速
度より遅れさせることになる３、従って、不感サイクル
の使用は一般に問題の解決には望ましくない試みである
。 この問題の別の提供された解決法は、１時間の２つの時
間和φ−１どφ−２間の間隔を拡げることである。しか
し、広いギャップを用いれば全１時間が長くなり、従っ
てシステムの速度を更に大きく低下さけることになる。 本文に論述Ｊる木システムによれば、このバスのアクセ
スのオーバーラツプの問題は、アドレス使用可能信号（
Δ旧ｔｌ−Ｎ）とデータ使用可能信号（ＤＡＴＥＮ）を
適当に生成することによって回避される。信ｇ Ａ旧＋
［Ｈの存在は妥当なアドレスがシステム・バス上に存在
りることを表示するが、信号ＤＡＴＩＮはデータがシス
テム・バス上に存在Ｊること４表示する。もし信号ＤＡ
ＴＩＮの存在が仮定されるならば、システｌ＼・バス−
Ｌにアドレスを閤くことが可能な他の全ての装置のアド
レス・ドライバは４／１動を禁止される。同様に、全て
のデータ・ドライバは、信号ＡＤＲＥＮが存在する限り
使用禁止状態にある。 信号ＡＤＩＩＥＮは、電流バス・サイクルを開始Ｊ−る
ことを要求したシステム要素により生成され、その生じ
つ）あるバス・サイクル操作のタイプを記述する情報が
バス」−に置かれたことを表示する。 本文に示す特定のシステムは、例えば、４つの異なるタ
イプのバス・サイクル操作、即らプログラム・メ［り一
照合、制御卓メ［り一照合、Ｉ１０操作、局部メモリー
照合操作の内の１つを始動することがて・きる。信Ｆ４
八ＤＲＥＮが存在Ｊるど、システムは、以下に説明１′
る如き別のピッ１〜と共に適当な１６ビツ１〜・ワード
をバス上に向くことにより前記の４操作のどれが生じる
かを識別する。 このように、プ［１グラム・メモリー照合においては、
１６ビツ１〜・ワードはピッ１−位置１〜１５に１５ビ
ツトのアドレスを含むが、このワードのビット０は下記
の如く記憶サイクル（ＨＥＨＣＶＣ）ピンとして示され
る別のピンに４えられる別のピッ１〜に関連して使用さ
れる。即ち、 操作のタイプ 前述のシステムにおいては、例えば、メモリー照合は、
そのオペレーションについては当技術において周知であ
る米国マザヂューセツツ州ウェス一 ３６ − １〜ボロー市のデータ・ゼネラルＪ＋ ＭのＮ０ＶＡお
よびＥＣＬＩＰＳＥ形コンピュータにおけるブ１」グラ
ムの実行のため使用される標準的なＮ０ＶＡ／ ＥＣＬ
ＩＰＳ［の論理アドレス・スペースに対して行うこと
がＣぎる。 このにうなプログラム・メモリー照合においては、Ｈ［
ＨＣＹＣおにびビットＯビンの状態がプログラム・メモ
リー照合操作を識別するが、残りの１５ビットはメモリ
ー照合のための論理アドレスを含む。 ＨＥＨＣＹＣおＪ：びピッ１〜０の状態の組合′ｔ！【
ま、下記の如く４つのシステム・オペレーションの各々
を規定するため使用される。即ち、 ＨＥ）ＩｃＹｃ ビットＯ： φ０ ０
１１０操作 ０ １ 局部メモリー照合 １ ０ プログラム・メモリー照合１ １
制御車メモリー照合 制御卓操作のためのラフ１〜ウエアの記憶のため使用さ
れるアドレス・スペースに関する制御卓メモリー操作の
場合には、例えば、ＨＥＨＣＹＣおよびビットＯピンが
制御串メモリー照合操作を規定するが、残りの１５ビツ
トは再び制御中アドレスを規定する。 局部メ［す〜照合はシステム間通信（例、システムのＣ
ＰＩＩど他のプロセ曇す等の間の通信）の編成のための
命令を含むアドレス・スペースと関連し、従ってシステ
ム操作ワードは１５ピツ１〜の局部メモリー・アドレス
を含む。システム・バス」二に首がれるＩ１０１００書
式については後で更に詳細に論議しにう。 バス・タイプ操作記述子（即ち、適当４Ｔアドレス又は
１１０機能の定義）がバス上に置かれる時、信号Ａｔ）
ｉ？ＥＮが存在する。関与するあらゆるデータが例えば
バス・１ノ−イクルのφ ２においてバス上に送られる
時、信号ＡＤＲ［Ｎはもはや存在しない。 信号Ａｌ）ＲＥＮは存在すれば、データ転送がシステム
・バス上に生じつ）ありそのためシステムにお（）る仝
でのアドレス・ドライバが１１０述の如く作動禁＋、Ｉ
＝状態になることを表示する。信号Ｄ＾ＴＥＮは、シス
テム・バス上に置かれるデータを供給しつつぁる特定の
システム構成要素によって供給される。 このＪ：う４丁制御のための信号へＤＩｔ［Ｎおよび１
）ＡＴＥＮ ｌよ、システムのロジックに、ｌ１３りる
時間遅延の故にバスの送受反転操作の間に生じるバス競
合条件から保護し、従って、ＴＴＩ−ロジック又は１（
ＯＳチップのどららと使用されようともシステムの信頼
性を高める。 本システムは異なる稼動時間サイクルを有するメ［リー
と共に使用することができる。φ−１において有意義な
アドレスにおけるデータがＣＰＩＩとＣＰＩＩの外部の
記憶装置との間に転送されるならば、この転送が内部で
完了できるように次のφ−２に８５いてバス上に駆動す
るためにこのデータが使用可能でなＧＪればならない。 もしデータが使用可能であれば、データがバス上で駆動
されデータ転送が完了さけられるその時のサイクルのφ
−２部分の終りにおいて記憶ｖｉ置が信号ＲＥＡＯＹを
存在させる。もしデータが使用可能でなく、その時の１
時間のφ−２部分の終り迄に転送のためバス」二に駆動
されなかったならば、信号ＲＥＡＤＹは存在させられず
、このバス・サイクル操作は延期され−Ｃ１データが転
送のため使用可能どなる迄、必要に応じて１つ以上のＴ
Ｉｔ；４間において信号１）ＡＴＥＮを存続状態にさ
ぜる。（言号肝へＤＹ 、八ｆｌＲＥＮおよび〇Ａ１［
Ｎを生成するロジックは第５図及び第６図に示される。 更に、データ転送操作のｌこめのシステム・バスの制御
を行うシステム構成要素がこの制御を止めようどしない
場合、この要素はこれが実行中の操作が完了Ｊ′る迄バ
スの制御を維持するために、バスのロック信号（Ｂ／ｌ
０ｃＫ）を存続させねばならない。例えば、システムの
ある構成要素はデータを読出し、このデータをある方法
で修飾し、この修飾したデータを使用又は記憶のため前
記要素へ戻すどころの博々読出し／修飾／書込み（ＲＨ
旧操作と呼ばれる操作を要求することができる。従って
、この構成要素は、データが修飾され−にの要素に戻さ
れる迄バスの制御を放棄することができず、この操作は
１つ以−Ｌの１時間４ノイクルを要求し１ｑる。このＪ
：うな状況においては、ＲＨＷ操作を実行しっ）あるシ
ステムの構成要素は全ＲＨＩＡ操作が完了ザる迄は信号
Ｂ／１．ＯＣＫを存続させる。このような信号の存続は
他のどの装置もバスの制御を獲得づ。 ることを閉山する。Ｂ／ＬＯＣＫ信号を生成する論理回
路例は第７図に示される。 システム・バスと通信関係にある装置は、その時のバス
・サイクル操作が存在するならばこれが終了してバスの
制御を次の１時間の始め（即ち、その時のバス・サイク
ルを用いるどの装Ｋによっても信号ＲＥＡＤＹが存続さ
せられる限り、又仙の装置によって信ＱＢ／１−ＱＣに
が存続させられない限り）に放棄する時は常に、バスの
マスターとなることができる。このように、バス制御の
マスターを欲する装置は、信号ＲＥＡＤＹと信号１３／
ＬＯＣＫをモニターし、バス要求（ＢＲＥＱ ）信号を
存続させることによってバスの制御を要求し、信号ＲＥ
八Ｉ）Ｙおよび信号Ｂ／ＬＯＣにの前述の諸条件の下に
バスの制御を獲１ｑすることを許される。このような装
置は、比較的高いバス優先順位を有する装置も又どのバ
ス・→ノーイクルの終りにおいてもバスの制御を要求し
ない限リ、この装置がもはや信月旧）［０を存続さけな
くなる迄は制御を紺持する。。 このように、バス制御は、ＣＰＩＩにＪ：るのではなく
制御を欲する装置によっ′Ｃ取扱われる。従来のシステ
ムにおいては、バスの制御は通常、外部の装置からのバ
ス要求に対応しな【Ｊれば４ｒらずか゛つその後「バス
許与」信号又はこれど相等の信号を与えるかどうかを決
定しくｉりればならないＣＩ’ｌｌにＪｚっで取扱われ
る。このＪ：うなＣＰＩＩによる判断プロセスは、ＣＰ
ＩＩと、このＣＰＩＩがその判断を行うため通信しなく
てはならない各々のシステム構成要素どの間に必要とさ
れる開信号の伝播中の遅れの故に比較的長い時間を必要
どする。本発明のシステムに使用される手順、即ち装置
自身が信号ＢＲＩＥＱを生成し、適正条件下でこの信号
生成と同時にバスの制御を受取る如き手順によれば、バ
スの制御要求は遥かに早い方法で取扱われてバス制御は
更に迅速に要求側の装置に対して伝達される。 前述の如く、異なるタイプの各バス操作はＨＥ’）Ｉｃ
’Ｙｃピンの使用を要求し、このピンはバスザイクル記
述ワード（即ち、アドレス又はＩ１０操作ワード）のピ
ッ１−〇と共に実施覆べき操作のタイ１を規定する。前
述の操作ヂｔｌ−１−によれば、アドレス・ワードのＨ
Ｆ、ＨＣＹ Ｃａ３ Ｊｚび′ビットＯが共に零である
時にＩ１０１００規定される１、このような操作条件に
対しては、Ｉ１０１００ための下記のワード書式がシス
テム・バス上に１ｍかれる。即ち、前記のＩ１０命令は
ＣＰＩＩにおいて受取られる標準的なＮＯＶへ／ＥＣ１
，ＩＰＳＥ Ｉ１０命令書式の再び符号化されたバージ
ョンを有効に表わし、この再符号化された命令はだの時
のバス・１Ｊイクルのり”イクル記述部分においてバス
上に置かれる。元のマイクＩＩ Ｎ０ＶＡ■／ ［ＣＬ
ＩＰＳＥ■Ｉ１０命令は、ＣＰＩＩとＩ１０装買装置イ
ンターフェース・［コシツクの構成を容易にするために
前述の如く再符号化される。 −／Ｉ４．− こ）において明らかなように、ピッ１−０はＨＥＨＣＹ
Ｃピンど関連して使用されてＩ１０１００規定する。ビ
ット１は可能性のある将来の使用のため予約された不使
用ビット・である。ピッ１〜２〜４は、システム、Ｉｌ
ｏおよびデータ・チャネル（ＤＣ＋１）の諸機能を下記
の如く規定−リ゛るため使用される。即ち、 （」 ピッ１〜３ ζ１上Ａ Ｉ！Ｌｆ１１０
０ ０ Ｎ０Ｐ０ ０
１ ＩＮＴ八０へ
１ ０ Ｈへ５
ＫＯ０１１１０Ｒ８Ｔ １ ０ ０ ＤＣＩＩＡｌ
０ １ ０ＣＩＩＴ１ １
０ ０ＣＩＩＯ１１１予約 ビット５および６は下記の如く使用されるＩ１０ボート
を規定する。即ち （−乙Ｅ支 ピッ！〜６ 前二上 ＯＯ状 況 ０ １ Ａ １ ０ Ｂ １ １ Ｃ ビット７はＦ記の如く転送の方向を規定りる。 即ら、 ピッ１〜７ 、ＬＪ ＯアラＩへ １ イ ン ビッ１−８と９は、下記の如く使用中の制御の選択、即
ら通常のＥＣＬＩＰＳＥ■の操作に従うスタート、クリ
ア、パルス操作のいずれかを規定する。即ち、く１上８
くグ上９ 槻−遣 ０ ０ な し ０ １ スターｉへ １ ０ クリア １ １ パルス ピッ１〜１０〜１５【ま、Ｉ１０操作中使用されるべぎ
特定の）１０′ＪＡ肋を識別ＪるＯピッ１〜の装置Ｋ（
コードを規定ηる。′Ｉ＋’＋ｉ＋記操作（，１、規定
の如く、例えば周知のＩＥ Ｃ１，、Ｔ Ｐ Ｓ ｌｏ
］ンピ−１−タど共に当業者に周知であるため、これ以
上詳細に説明の必要は２にい、１前述のＩ１０命令書式
の使用の！こめには、周知のこれ迄のｒｃｔｌｌ）Ｓ−
リ命令出式を用いるｒ１０命令の取扱いに通常心数どε
＼れるよりもＩ１０命令の処理のｌこめの外部ロジック
が少くてＪむ。操作のタイプ、即ノ５メ■す〜照合又は
Ｉ１０操作は適当にフラッグされ（ＨＥＨＣＹＣＪ３よ
びピッ１−〇の状態ににす）、もしこれがＩ１０操作で
あれば、インターフェース操作を打切るために前記書式
に従って送られる。 このため、ある１１０命令におりる特定のピッ１への組
合Ｕが梢々単要であるが、これはこの組合せによりこれ
までＥＣＬＩＰＳＥ”システムにおいて使用可能であっ
た（１０操作の能力を拡張Ｊ−るためである。このよう
に、明らかなように、Ｉ１０ボート・は、Ｅ ＣＬ Ｉ
Ｐ Ｓ ｌ−ｏシステムに使用される通常のボーｊ〜
へ、Ｂ、Ｃを含むのみイ１らず、その用途については以
下に説明する［状況」ボー１〜と呼ぶ別のボー１へ能力
をも識別する、。 このように、もしＩ１０命令がボー１〜・フィールド（
ビット５．６および０．０＞における状況ボー１〜と判
断フィールド（ピッ１〜７−１）にお（プるＩＮ方向を
識別するならば、このよう２Ｚ命令は識別された装置（
装置コード・ビット１０〜１５により識別される）に対
Ｊる要求どして作動してその状態に関Ｊる情報を提供す
る。本装置は次にデータを下記書式において戻す。即ち
、 本装置は、ポール・ピッ１〜２の状態によりシステム・
バスにお（プるその存在を表示し、更にそれぞれその「
使用中」又は「完了」の状態を表示Ｊ−る。 更に、本装置はこれ以外の情報の提供に使用−ツるため
の１３の予約されたビットを有する。 このような書式は、このような状況の情報の包＝ ４
７ − 含（これにより個々に生成された「使用中−１ど「完了
」のフラッグに対づ−る２つの余分なワイアを特徴とす
る特許容せず、又本文に記）ホした本システムにおいて
は役立つ如ぎ「ポーリング」（即ち、システム・バスト
の１つの装置の存在の表示を与える）のため使用できな
かったこれ迄のＥＣＬＩＰＳＥ■命令書式ど対照をなし
ている。 従って、本システムに供給され、アキコｌ＼レータ・ビ
ット（受取られた標準的なＩ１０命令によりＣＰＩＩに
対して既に識別される）を包含することを必要としない
改良されたＩ１０命令書式により、標１％ 的す？ −
１”） 口Ｎ０ＶＡｏ／ ＥＣＩ−ＩＰＳＩＥ” Ｉ
／ Ｏ命令書式によっては規定されないｆ−夕を転−送
する別の能ノｊが提供される。 シスデムＩ１０インターフェースー置 第１図に示す如く、システムのＣＰＩＩは、複数の異な
るバス上のＩ１０装回ど通信可能なＪ：うに構成されて
いる。例えば、ＣＰＩＩはシステム・バス１１上のＩ１
０装置どは直接に通信でき、特定の実施例において、例
えばＥＣＬＴＰＳＥ■Ｉ１０装置に対するＥＣＩＩＰＳ
Ｅ■Ｊ１０バスどして示されるバス１５Ａト、又は特定
の実施例においてマイクＤ Ｎ０ＶＡ”装置用のマイク
ロＮ０ＶＡ■バスとして示されるバス１５Ｂ−ＬのＩ１
０装置と通信することができる。本文に記載したシステ
ムによれば、データは以下に更に詳細に説明するＪ：う
に、システム・バス１１を介してシステムＩ１０装冒に
関して直接送受可能であるが、ＥＣＬＩＰＳＥｏＩ ／
Ｏに対づるデ〜りはＥＣＬＩＰＳＥ■バス１５Ａ＠経
て別個のＥＣ１，ＩＰＳＥ■Ｉ１０インターフェース装
置４５を介してこのような諸装置に関し送受され、その
転送はシステムｒ１０インターフェース装置１４からの
制御信号によって制御される。更に、マイクロＮ０ＶＡ
ｏＴ ／ Ｏ装置に対するデータはシステムＩ１０イン
ターフェース装置を介してマイクロＮ０ＶＡ■バス１５
Ｂ−、Ｌのこのような装置に関し送受される。 システム［１０インターフエ〜ス装置１４の更に詳細イ
ｒブロック図は第８図および第８Ａ図に示される。アド
レス／データ転送用およびマイク［１ＮＯＶＡ■ポ一リ
ング操作（以下に更に詳細に論述する如ぎ）用のマイク
ロＮ０ＶＡｏバス制御［１シツクの別の更に詳細なブロ
ック図は第８Ｂ図に示される。 図に示づ−如く、システムＩ１０インターフェース装置
は複数の局部即ち内部の装置およびブＩ］ツク５０で示
ず如ぎ種々の制御論理回路を含み、これ等装置は既に公
知でありこれ迄入手可能なシステムと関連して使用され
るタイプのものである。例えば、システムＩ１０インタ
ーフェース装置１４の内部装置１．Ｊｉ、下記の文献に
関して示し論）ボされたＤａｔａ Ｇｅｎｅｒａｌ礼の
ＥＣＬＩＰＳＥ■］ンピコータ・システムにおいて使用
されるタイプの諸装置を含む。 即ち、 ＥＣ１１ＰＳＥｏＨ／６００ノ操作１１ｊｌ！１．０１
４−００００９２ＥＣＬＩＰＳＥ■Ｓ／２００ プロ
グラマ参考書Ｎｏ、０１４−０００６１ インターフ丁−ス設置１当の参考書、ＮＯＶ八〇へよび
ＥＣＬＩＰＳＥ■シリーズ・コンピュータ凡＋、０１５
−００００３１ ■ マイクロＮ０ＶＡ 集積回路データ・マニコアル
Ｎｏ、 ０１４−００００７４ −５１ ＝ 前掲の文献は、米国マザヂ“ノーレッツ州ウェス１〜ボ
［１−市のＤａｔａ Ｇｅｎｅｒａ１社から入手可能な
、同着により製ｊ告販売されるＮ（ＩＶ八 、 ＥＣ
ＬＩＰＳＥ■およｑり びマイクロＮ０ＶＡ■の各システムに関する文献の典形
例（゛ある。これ等文献は、前述の内部装置のみ４丁ら
ず、これに記載されたシステムの他の種々の特質をも理
解り−るため背狽的な情報どじで右詰な情報を含んでい
る。 このため、このような装置は、例えば、４つの選択可能
な周波数の１゛つであるカウンタ・り１］ツク速度にお
いてクロック信号を生じるプログラム可能なタイミング
信号を提する［プログラム可能な間隔タイマーＪ （
ＰＩＴ）を含／υでもよい。特定の実施態様にｄ５いて
は、例えば、ブ［ｌグラム可能な間隔タイマーは、周知
の分周技術を用いて−・定の１ＨＨ２の人カク［１ツク
信号から１１什ｚ 、 １００旧１７゜１０Ｋｌｌｚ又
はＩ Ｋ１１ｚのカウンタ・クロック間隔を生じるよう
構成することがＣきる。システムＩ１０装置賀において
は、このようなタイマーは、以下において更に詳細に論
述する如く、周波数合成装置５１から得る１ＨＩＩｚの
擬似安定信号に応答づる。 局部装置は又、例えば、システムのり「１ツク速度から
独立するタイミング・パルスを生成り−る［実時間クロ
ックＪ （ＲＴＣ）装置を含むこともできる。この実
時間り［ｌツクは、４つの選択可能な周波数の内の１つ
、例えば、ＡＣ回線周波数又は１０１１２゜１００１１
ｚ又は１０００１１ｚで割込み可能であるが、鴇尚の３
つのクロックは全て公知の周波数分割法により１１１ｚ
の擬似安定信号から１（する。 前記内部装置には、ＡＣ電源が停電したかあるいはＡＣ
電力が一時的な停電の１す回復したこと、あるいは又起
動電流条件が存在することを表示する電源モニター・パ
ルスの過度状態を検出する゛電源モニター装置をも含む
。 システムＩ１０インターフェース装間（ま又、これを介
して直列データが非同期的に供給できる（例えば、テレ
タイプ装置等から）適当な入出力インターフＪ、−ス・
ロジックをも含み、この入出力はそれぞれ、適当な有限
状態機械（ＦＳＨ）および制御ロジック５９ど６０を用
いる標準的な手法に従って制御された方法で、入出力１
ノジスタ５７と５８からＴＴＩピン５５および１’ＴＯ
ピン５６を介して供給される。。 非同期の直列データの端末入力おＪｚび端末出力を用い
る従来技術の諸装置における如く、端末装置はｊハ択可
能なボー速度で作動できるが、このボー速度は、特定の
場合に例えば５０乃至３８４００ボーの如ぎ範囲の多く
の速度から選択される。このような目的のため、本シス
テムにおいては、ボー速度信号はこれも又周波数合成装
置５１から得た擬似安定の６１４．４．０ＯＨｚのマス
ター・ボー速度信号から得られる。この選択されたボー
速度はこれから、非同期の直列データ入出力操作を用い
る従来技術のシステムの周知の手法に従って適当なボー
速度の選択により得ることができる。 前述の内部装置および端末ロジックは本システムのＩ１
０インターフェース装置１４の進歩性の一部をなずもの
では４１＜、これ以上詳細に説明り−る必要は【ｆい。 ・ 便宜上、適当なランダム・アクセス・メ玉り−（Ｒ
Ａ）ｌ）記憶装置６１は、例えば、制御巾操竹を行う時
使用できるー・時記憶スペースを提供り−るためシステ
ムＩ１０インターフー■−ス装目に−す存イ「し得る。 この記憶装置は、望Ｊ−シい制御中に用いるｌ、：め適
当＜’にリイズの記憶スペースを提供づるにう形成でき
る周知のＲ静タイプのムのである３１例えば、ある特定
の実施態様はこの目的のための選択された数の１６ビツ
１−・ワードを５１コ恨りることが′ｎＪ能である。こ
の人ニめ、ＲＡ）ｌ装置６１は、システムＩ１０インク
ーフＦ−ス装置Ｈの進歩性の−・部を構成せず、これ以
上詳細に説明りる必要ＩＪない。更に、前述（１） ［
ＣＬＩＰＳＥｏ７３ Ｊ、ヒ’？ イクｆ−Ｉ Ｎ０Ｖ
Ａ■ニ”） イテの文献に説明した如き用途のマスク不
能割込み（Ｎ旧）レジスタ６２も又システムＩ１０イン
ターフェース装買１４の一部をなＪが、イの進歩性の一
部をなすものではなく、これ以上詳細に説明Ｊる必要は
ない。 アドレスおＪ、びデータは、システムＴ１０インターフ
エース装首１４において物理的なアドレス／データ（Ｐ
ＡＤＳ ）ピン６３で与えられた１６ビツト・ワード（
ＨＢＯ〜１５）の形態でシステム・バス１１に関（）て
出入りするように供給される。適当なドライバ兼マルヂ
プレクリ回路６４をこの目的に使用し、システム・バス
に関して出入りするよう転送されるアドレスおよびデー
タのワードは直接内部バス６６を介し、あるいはこのよ
うなアドレスおよびア゛−タがその転送方向に従ってシ
ステムＩ１０インターフェース装置又はシステム・バス
に対し−Ｃ供給される前にその一時的記憶のため使用さ
れる一時的アドレス／データ・レジスタ６７を介して間
接的に、システムＩ１０インターフェース装置において
使用するように内部のりバス６５に供給される。 ｃｐｕど、このＣＰＩＩが通信を欲づ−るＩ１０装置ど
の間のアドレスおよびデータの転送に使用しな【プれば
ならないＩ１０バスは、どんなタイプの■１０装置（例
えば、ＥＣＬＩＰＳＥ■バス１５Ａを介して通信するＥ
ＣＬ Ｔ Ｐ Ｓ Ｅ 装置、マイクロＮＯＶへ〇
バス１５Ｂを介して通信づるマイクロＮ０ＶＡ■装買、
およびシステム・バス１１を介り−る他の全′Ｃの装置
）が含まれるかに従って異なる。システムＩ１０．イン
ターフェース装置１４は、どのＩ１０装四が含まれるか
、従ってどのＩ１０バスがインターフ」−ス装買制御部
がＣＰＩＩに関づるこのＪ、うな転入用を制御できるよ
うにこのデータの転送のため使用されるかを判断しな（
−」ればならない。第８図および第８Δ図、および第８
Ｂ図の更に詳細な７１１１９図に示される本発明のシス
テムに従って、シスデムＩ１０インターフェース装置１
４は、これが制御する２つのバス即ちバス１５ＡＪ５よ
び１５ ｔＢの選択された一方にある全ての装置を識別
するための論理回路を含む。 このような識別は、前記バスの選択された１つを適当に
「ポーリング」してとの装置がこの選択されたバス上に
あるかについての適当な情報を記憶することにＪ：って
達成することができる。 ｖイクｏＮＯＶＡ Ｉ１０ハス１５Ｂ又ハ［ＣＬＴＰ
Ｓ［”■ Ｉ１０バス１５Ａのいずれかを使用Ｊ−る本発明の特定
の実施態様によれば、システムＩ１０インターフェース
装置（まマイク［コＮＯＶへ”Ｉ１０バス１５Ｂを＝
５６ ＝ 「ポール」してどの装置がこのバス」ニにあるかを判定
するように構成されている。適当なマイクロＮＯＶへ〇
ボール・カウンタ６２は、システムど共に使用されるこ
とが多い種々の装置を識別する予期される各装置コード
・ワードを与え、前記の装置コード・ワードは、例えば
、ポール・カウンタ６８から「下位のバイト、１ （バ
イ１゛・が８ビット）のシフ１−・レジスタ６９を介し
て第８Ａ図において１００２として表示される出力マイ
クロＮ０ＶＡ■バス・ピン７０に欠１して、マイクロＮ
ＯＶへ■Ｉ１０バス１５ｆ３に与えられる６ビツ１〜の
装置コードである。この６ビツ１〜の装置〕−ドは、ポ
ーリング・プロレスにおいてシフ１〜レジスタ（Ｓ／Ｒ
）６（１に対して並列に供給され、更にシフト・レジス
タ６９からマイクロＮ０ＶＡＯバスに対して直列に供給
される。 マイクロＮＯＶへ〇バス１５ＢにおけるＣＰＩＩと通信
覆−るマイクロＮ０ＶＡｏＴ ／ Ｏ装置がその識別の
ため装置コード信号により質疑される時、もし特定の装
置コードと整合する装置がマイクロＮ０ＶＡ■バスに存
在するならば、これ等の装置はピンγ１にお（プる識別
可能な戻りＩ１０クロック（ＩＯＣＬＫ）信号をマイク
ロＮ０ＶＡｏ右限状態機械兼制御「［シック７２に与え
る。このような操作は、もしこれ等の装置が装置コード
にＪ：り質疑されるならば、この識別可能なＩｌｏり「
１ツク信号が存在しないＥＣＬＩＰＳＥ■バス１５Ａ上
の諸装置どは対照をなす。このような対照的４１操作の
故に、マイクロＮ０ＶＡ” Ｑ置は「ボール」されて、
マイクロＮ０ＶＡ”バス１５［３上のそれ等の存在おｊ
；びシステムＩ１０インターフェース装置１４に保持さ
れるそれ等の存在の記録について判定を行うことができ
る。 このように、マイクｒＪＮＯＶへ■バス−にの特定のＩ
１０装置からのピン７１にお（プる信号ｌ０ＣＬＫの受
取りの状態は、マイクロＮ０ＶＡＯ有限状態機械兼制御
ロジック装置１２におりる制御［ｌシックに与えられる
。このロジック【よ、マイク［１Ｎ０ＶＡ■ポール・レ
ジスタ７３に与えるマイク「＋ Ｎ０ＶＡｏ存在信号（
屡々μＮＩＥＸＳＴど呼ぶ）を生成して、このような装
置コードを右り−るｒ１０装置がマイクロＮ ＯＶ Ａ
ｏバス」二に存在することを表承り−る。 例えば、マイクロＮＯＶへ＠ポール記憶レジスタ７３は
６４ピッ１−のレジスタであり、各ピッ１へはｆｉ定の
装置］−ドと対応する（特定の実施態様では、マイクロ
Ｎ０ＶＡ”バス上に存在しｌする６４迄の可能なマイク
ロＮＯＶへｏ装置がある）。もし質疑された指定の装置
を表ねＴＪ６ビツ１−の装置］−ドがマイク１１ＮＯＶ
Ａ■ポール・カウンタ６８からこれにりＨ−る入力側に
与えられるならば、これど関連づる特定ピッ１へは、Ｉ
ＩＮＥＸＳＴ信号がそのように生成されるかどうかに従
って、マイクＦＴＩＮＯＶへ〇バストのこのような装置
の存否を表示づる状態に置かれることに４する。従って
、全ての装置］−ドがボールされた時、マイクロＮ０Ｖ
Ａ■ボール・レジスタ７３はマイクロＮＯＶへ〇Ｉ１０
バス１５Ｂ上にある全装置の存在についての情報を含む
。 マイクロＮ０ＶＡ”バスのポーリングは最初「始動１時
に実施され、例えば、特定の実施態様にお１−する６４
個の可能性のある装置の完全な組はシステム全体が作動
状態に間かれる前に、１つの全ポーリング時間間隔にお
いてボールされる。もし、例えば、各装置のポーリング
が１０マイクロ秒又はそれ以下かかると覆れば、全ポー
リングは６００乃至７００マイクロ秒内に実施可能であ
る。−だｌυシステムがオペレーション状態に入れば、
ボール・ス１〜アの更新は、前に存在しない如くに表示
された装置がＯＮ状態になり前に存在する如くに表示さ
れた装置が０「１になる時に達成可能である。このよう
な更新されたポーリングが１００１１２の速度で行うこ
とかでき、１つの装置は０．０１秒毎にボールされる（
全装置の完全な更新ポーリングは、例えば、０．６乃至
０．７秒毎に生じる）。 ある場合にはある装置がＯＮ状態に切換えられ、従って
マイクロＮ 、ＯＶ Ａ■ババス上存在し得るが、ボー
ル・ス１〜アはその存在を表示しない（この装置が最後
の更新ボールの後回線上に存在するため、このような＠
回に対する更新は未だ発生しない）。 もし、このような条件下でこの裂開が割込み操作を要求
するならば、割込み要求自体がこの装置の存在を表示し
、マイクロＮ０ＶＡ■ボール・レジスタは、これにμＮ
［ＸＳＴ信号を与えるマイクロＮ０ＶＡ■有限状態機械
ロジックにおりる適当なグー１−作用ににつで自動的に
更新される。 マイクロＮ０ＶＡ■Ｔ１０バス上に存在するものとは識
別されないがシステムと通信関係にある全ての装置は、
ｔＪｌ除プロセスにより、ＥＣＬＩＰＳＥ■Ｉ１０バス
１５Δ又はシステム・バス１１のいずれかに存在するこ
と（こなる。明らか４〒ように、飛越しレジスタ７４は
ＥＣ１，ＩＰＳＥ■［ＮＡｌ−ＦおＪ：び（又は）マイ
クロＮＯＶへ■Ｅ Ｎ 八Ｂ Ｌ Ｅが提供されるよう
に構成される。 その存否は、飛越しレジスタ７２の状態により反映され
る適当な［飛越し］接続の存否ににつで制御される。下
表は関与する各装置を識別するための諸条件を要求する
ものである。即ち、 ０ ０ Ｙ［Ｓ Ｎｏ ＮＯ
Ｏ，Ｉ Ｅ Ｅ Ｎ。 １ ０ ＷＳ ｌｔｏ Ｙ
ＩＥＳｌ １ Ｅ Ｅ
ＹＥＳいずれの飛越し接続し使用可能状態にない第１の
条ｆ１においては、識別可能な１ｌｌｌ＝＝の装置は「
システム」の諸装置である。ＥＣＬＩＰＳＥ■ジトンパ
ーが使用可能状態どな１）でもマイク［］ＮＯＶ八〇ジ
ャへパーがそうでない場合、システムはＥＣＬＩＰＳＩ
Ｅ■タイミング信号（「Ｆ」どして示ＴＩ”）を生じる
が、インターフ丁−ス装置１４は諸装置がＥＣＬＩＰＳ
Ｅ■又はシステムの装置であるかについては判定しない
。マイクロＮ０ＶＡＯジＶンパーが使用可能な状態にな
るもＩＥｃＩＩＰｓＥ■ジトンパーはそうで４１い場合
は、マクロＮ０ＶＡ■おＪ、びシステムの装置は共に識
別可能である１１両方のジＶンパが使用可能状態にある
場合は、マイクｎＮ０Ｖ八■装置は識別可能であるがシ
ステム・インターフ］−−ス装置はこれ等装置がＥＣＬ
ＩＰＳ［■かシステムの装置であるかについては判定し
ない（ＥＣＬＩＰＳＥ■タイミング信号は生成される）
。従−）Ｃ１このポーリング法は、システムＩ１０イン
ターフェース装置１４が特定のＩ１０装置がマイクロＮ
０ＶＡｏＩ ／ Ｏバスか他のバスの１つのいずれかに
Ｊ３いて通信されねばならないかの判定を行うことを許
容する。もしマイクｎＮ０ＶＡ■装置がマイクロＮＯＶ
へ〇バスー１ニに存在するならば、その存在は、マイク
ロＮ０ＶＡｏｌ？ン］ノーイ言号μＮ Ｓ Ｎ Ｓ Ｒ
を１足供するマイクｒ、：＋Ｎ０ＶＡ■ボール３１］憶
装買７３によって表示されてマスター制御有限状態機械
７５の動作を修飾し、その結果その次の操伯状態が必要
な制御信号をＪ）えてマイクロＮ０ＶＡ■操作に対する
マイクロＮＯＶへ■右限状態機械７３の動性を制御する
。 ポーリング・プロレスを実行するための制御信号は第８
Ｂ図に示される。下位パイｉ〜・シフトレジスタ６９は
マイクｎＮ０Ｖ八■ＦＳＨ７２による信号１−〇へＤＰ
ＯＩＬ Ｃ０ＵＮＴＥＲの付加時に装置コードでロード
され、ボール・カラン１へはボール・カウンタを増分す
るボール・カラン１〜信号ＰＬＷＣで始まる。上位パイ
１〜・シフ１へレジスタは、信号ＬＯＡＤＩＮＳＴのイ
］加時にシステムに対して殆んど効果を及ぼさないよう
に選択することができる適当な命令（例、全てのレジス
タにおけるデータが変化しない実施態様を維持するｌ０
３ＫＰ命令等）でロードされる。もし戻り信号ｌ０ＣＬ
Ｋがピン７１において受取られるならば、信−Ｒ７ｊ、
− −Ｏｌｊ − 号μＮＥＸＳＴ ）；Ｌ マイクｎＮ０Ｖ八■「５Ｈ７
２ニヨリ存続させられ、この信号は、ボール・ストア７
３のアドレス・ラッチに与えられる装置コードと共に、
関与する特定の装置の存在の表示を行う。完全なボール
・カラン１へが例えば始動のため完了した時、ボール・
カウンタ６８により信号ＰＯＬＤＮＥがマイクｎＮ０Ｖ
八〇ＦＳＨ７３に与えるため付加される。 信号四−１４１は、割込み確認信号をイ」加することに
よってＣＰＩＩが１つの装置にＪ：る割込み要求を確認
する時、この装置による［割込み１とバｊ１ ｆｆ５に
使用される。適当な割込み確認信号の付加時に、この装
置自体が、その装置］−ドおよびマスター制御ＰＳＨに
よる信号ＰＬＷＲのボール・ス１〜アに対する提供を経
て、ボール・ス１〜アを更新する。 ボール・スＩ〜ア読出し操作においては、信号ＡＤＲＥ
Ｎが生じると、もしＩ１０命令が存在するならば、ボー
ル・ス１−アが装置］−ドにＪ：つてアクセスされる。 この時ボール・ス１−アは、もし存在するならばマスタ
ー制御ＦＳＨに対して信号μＮＥＸＳＴを提供する。 １００１１ｚ入カカウンタ信号により決定される如ぎ１
００１１ｚの速度においてボール更新要求信号（μＰ
１１ Ｒ）がマスター制御ＦＳＨ７５から提供される。 所要のマイクロＮ、ＯＶＡ＠命令しジスタ兼復号ロジッ
ク７６ト、マイクロＮ０ｖＡ■ハス・ピン７８（ＩＯＤ
ｌ）におＩ″Ｊる上位バイト・データを提供するマイク
ロＮ０ＶＡ■上位バイト・レジスタ７７も又、データを
（ノバス６５およびマイクロＮＯＶへシフター６９．７
７に関して当技術において既に周知の標準的なマイクｎ
Ｎ０Ｖ八〇操作に従って人出されるためのＤ−レジスタ
７９ど共に、第８Ａ図おＪ：び第８Ｂ図に示される。 マイクロＮ０ＶＡＯＦＳＨ兼制御論理装置７２およびマ
スター制御ＦＳＨ兼制御論理装向７５に対する特定のロ
ジックはそれぞれ第９図および第１０図に示される。 ボール・カウンタ６８およびシフ１〜レジスタ６９．７
７は第１１図に示され、ボール・ス］ヘア・レジ、スタ
フ３は第１２図に示される。 シスデムＩ１０インターフェース装置１４は１つ以上の
入力システム・クロック周波数において作動することが
可能なＪ：うに構成され、従ってシステム・り［１ツク
が仝°Ｃの操作にス・１］ノで１゛つの固定周波数を相
持リーることは予期されないシステムど共に使用するこ
とが可能である。周波数合成装置５１は、複数の異なる
選定された入力周波数の１つに応答してインターフェー
ス装Ｈの内部装置の操作のため必要な所要の内部クロッ
ク周波数と、非同期の端末システムの操作のための所要
のマスター・ボー速度信号を生じるように設（Ｊられる
３、特定の実施態様にａ３いては、例えば、内部り［１
ツク信号は、内部即ち局部装置（前述の如きＰＩＴおよ
びＲＴＣ装置）の適正な作動を生じるための１Ｈ１ｌｚ
の実質的に一定の周波数と、非同期の端末入出力［ｌシ
ックに幻づる実質的に−・定のマスター・ボー速度信号
から得る実質的に一定に選択されたボー速度を持たねば
ならない。 このよう４【周波数合成のための独特の構成を第１３図
に示すが、これは例えばＩＭＨｚ信号を生成のための構
成の更に詳細なブロック図で゛ある。その特定の実施態
様においては、周波数合成装置５１に ６７一 対づる選定された入力クロック信号のクロック速度は、
３００乃争６００ナノ秒（ＮＳ）の範凹内で変化するり
１］ツク周期を有する８つの異なるりＩ］ラック号（第
１４図のブド−１〜参照）の１つでＪこい。例えば、特
定の実施態様においてはり［］ツク周期丁が３００ 、
３２５ 、３５０ 、３７！ｉ 、 ４００ 、４５０
、 ！ｉ００および６０ＯＮＳの８つの異なる信号が
使用される。入力周波数は、８つのクロック速度のどれ
を周波数合成器に対して与えるためラッチされねばなら
ないかを識別づ゛るり［］ツク速度ラッチ兼復号ＲＯＨ
８０に与えられる３ピツ１〜の入力信号（ＬＪババスビ
ットＵ ９ 、１０．１１どして示す）によって入力周
波数が識別される。このようにラッチされる選択されｌ
Ｃクロック速度は、高カウント位置おＪ：び分解ＲＯＨ
８１と、分母選定Ｒｏ１４８２と、高低整数選択ＲＯＭ
８３とに対してＩｊえられる。その機能については第１
４図のチャー１・に関して説明された事例の助りにより
更によく理解することができる。このようなチャー１〜
は、８つの異なる入力クロック信号の各々に対する擬似
安定の１．０ＨＩＩｚ出力り１］ツクを生成するための
前述の周波数合成技術の一例を示している。図から判る
ように５０ＯＮＳクロック信号を除いて、関ｑする８つ
の周波数の各々に対づ−るクロック周期は所要の１．０
Ｈ１ｌｚ信号に対するり１］ツク周期の非偶数倍数であ
る。例えば、３５ＯＮＳのり臼ツク周期を有り−る入力
クロック信号は、１０ＨＨ７信号の全１００ＯＮＳクロ
ツク周期の２ ／７周期を完了する。このように、３５
ＯＮＳ人カク０ツク信号の２ ／７クロツク・パルス毎
に、１．０１什ｌの出力クロック４ｒｉ Ｆｉに対しで
１つのクロック・パルスが生成されねばならず、即ち２
０の入力クロック・パルスに対して７つの出力クロック
・パルスが生成される。 第１４図のチャートは、入力クロック信号の各々と関連
する分解算法を示す。同図から判るように、入力クロッ
ク・パルスのグループは反復可能な即ちりザイクル時間
間隔にわたって生成され、各グループのパルス数は２つ
の数の１つとなるＪ：うに選択される。このように、３
５ＯＮＳの周期を有する入カクＩＴＩツタ１．１号に８
３いては、３つのパルス（高カウン１〜）又は２つのパ
ルス（低カウン１〜）を有する７つのグループの入力パ
ルスが使用される。 高カウン１〜のグループの位置は、算法の文字をイ」し
た欄に従って［高カウント位賄１欄により示される。こ
のため、高カウン１−〈３パルス）のグループは７つの
グループの周期（低カウントのグループは位置Ｃにある
）のへおにびＢ位置にあり、その結果この７つのグルー
プは下記の如くどなる。。 即ち、 非偶数カウン］〜（即ら、２ ／７）が使用される算法
を識別することに注目づ−べぎである。このように、３
５ＯＮＳ入力カウン１゛・に対しては、低／高のカラン
１〜は「２」 （整数）おにび［３」 （次に高位の整
数）の間で変化する。分数の分子は高カウント位置のグ
ループの数（即ち、「６」の高カウント位置グループ）
を識別し、分母は明々す」ノイクル期間と呼ぶ位置のグ
ループ（「７」の位置グループ）の合泪数を識別する。 別の事例として、３０ＯＮＳのクロック信号は３ ／９
のカラン１へを必要どし、「３」と「４−１の高／低カ
ラン１〜を用い、「９」 （叩／、５．９グループ）の
り１ノイクル期間（分数の分母）を用い、このグループ
の内の３つ（分数の分子＞ Ｌ；に ｒ高カウン１−１
のグループである。３つの高カウン１〜のグループは位
ｆｆｆｆ１ ＢおＪ：びＣに置かれる。他の算について
も同様に説明できる。第１３図においては、どの人カク
［１ツクＲＡＴＥがラッチされＩこかに従って、分母選
択ＲＯＨｇ２が適当な分母部らリサイクル期間を選択し
、選択された分母（叩ら、３５ＯＮＳの人力り［ｌツク
に対しでは［７−１）はＲＯＨｇ２の４ビツト出力にＪ
ζつで識別される。Ｒｏ８８１は、第１４図のヂｐ−ｌ
〜に示される８つの分解算法のどれを使用リベぎかを識
別−りる。 こ）で説明中の事例においては、各グループにパルス３
３３２３３３を有する３５ＯＮＳのパルスの７つのグル
ープを表わす分解算法Ａ−Ｂが選択される。 各分解算法におい′Ｃは２つのパルス数が各グループに
おいて使用されることを留意すべきである。 このため、３５ＯＮＳの算法に対しては３パルス（高カ
ウン１へ）又は２パルス（低カウン１〜）が用いられ、
３０ＯＮＳの算法に対しては４パルス（高カウン１へ）
又は３パルス（低カウント）が使用される。 分解ＲＯＨ８１は、分Ｒ１のカウンタ８４からの各分母
力ラン１〜についてどのパルス・カラン１−（高又は低
）が使用されるべきかを有効に判断Ｊ８ｏこのように、
３５ＯＮＳクロツクに対しては、分解ＲＯＨ８１が、７
つの分母カウントの最初の３゛つと最後の３つについて
高カウン１−（３）が選択され、全循環カウンタ周期に
お（プる中間の分母カラン１−について低カウント（２
）が選択されることを判定Ｊ−る。 次に大又は小の整数が８つの小整数選択ＲＯＭ ８３に
よって選択されて、整数カウンタ８５におけるとのカラ
ン１へが７つのグループの各々についてこれから１つの
出力パルスを与えるためこのにうにカウントせねばなら
ないかを識別しく［１ｒｌち、このグル−プが３つの３
５ＯＮＳパルス・カラン１へを含むかあるいは２つの３
５ＯＮＳパルス・カウントを含むか）、その結果７つの
グループ毎に（合計で２０の３５ＯＮＳパルスを構成す
る）７つの出力パルスがりえられる。従って、第１５図
のタイミング図に示される如く、整数カウンタ８５の出
力は１ＨＩＩＺのり［１ツク信号であり、即ち７００Ｏ
ＮＳ （２０Ｘ ３５ＯＮＳ）毎に出力カウンタ８５が
７パルスを生じ、これは勿論１００ＯＮＳ毎の１パルス
に相等１−る。４５ＯＮＳの人力クロックに対する同様
な分析を第１５図に示すが、この分析は８つの入力クロ
ックの各々と第１１図のチ１７−１へに示される関連す
る分解算法につい−Ｃ実施可能である。 ３５ＯＮＳ人力クロツクについて第１５図に示す如く、
出力信号のパルスのスペースは均等でないが、各７マイ
クロ秒（即ち７０００ナノ秒）のりリーイクル期間にお
（プるパルス数は同数となる。このように、各リサイク
ル期間においてタイミングの誤差が生じ得るが、この誤
差はその終りには零迄減少する。 ３５ＯＮＳのクロック信号については、リサイクル周期
において生じる最大誤差は第１５図に示ケ如く±１５Ｏ
ＮＳであり、このり１ナイクル周期の終りにおける誤差
は零となる。４５ＯＮＳ入力信号においては、最大誤差
は３０ＯＮＳであり、９００ＯＮＳのりリーイクル期間
の終りに４３いてはこの誤差は零となる。全ての入力ク
ロック信号に対する最大誤差は第１４図のチｖ−１・に
示される。このような誤差は、ｌＨｚの信号を用いる内
部装置の作動に必要な期間においては重要麿は微少であ
り、その結果あらゆる実際的な目的においてはこの１）
ＩＮＺの信号が略々一定の周波数を有する。いずれの場
合もこの最大誤差（３１関与する入力クロック信号の期
間より大きくないことに注目づ−べきである。 前述の周波数合成装置は、システム入力クロック信号が
複数の異なる選択可能な周波数の１つである時でさえ、
局部即ち内部装置に対づ−る所要のマスター・クロック
信号と、非同期の端末操作に対する所要のマスター・ボ
ー速度信号とを提供することができる非常に適合性の大
きなシステムＩ１０インターフェース装置１４を提供す
る。前述の如く、周波数合成回路全体は、一方は１．０
ＭＨｚの出力信号他方はマスター・ボー速度出力の、第
１３図に示した汎用装置の実質的な２つのバージョンを
含む。ボー速度選択回路は、必要に応じてマスター・ボ
ー速度の整数倍Ｃある適当なボー選定回路によってマス
ター・ボー速度から１６の異なるボー速度の内の１゛つ
を提供するため使用づることができる。マスター・ボー
速度を分割して１６の異なる各々のボー速度を得る回路
は当業者にとっては周知である。更に、Ｉ Ｈｌｌｚの
クロック速Ｉｆｆはヌ、必要に応じて種々の内部装置ｆ
ｆに対Ｊる１、０ＨＩＩｚのマスター・クロック速度の
整数の約数であるクロック速度を得るため適当に小ざく
分割づることもできる。、６１４，４００１１ｚのマス
ター・ボー速度から得ることのできるボー速度例と、１
．０Ｈ１ｌｚのマスター・クロック信号から４ｑること
のできる局部カウンタ出力信号（復号カウンタ・クロッ
ク）例のリス１へを下に示す。 莢：」［兼 見皿方泣り謔」Ｕ４自Ｗ月５０
１．０ＨＩＩｚ７５１００ Ｋ１１ｚ １１０ １０ Ｋ１１ｚ１３４．５
１．０Ｋｔｌｚ敗二１襠−麿 肘１胃Ｌヴン
ご口片方血雪２．１００ ２レベルのマイクロ修飾法、システム・バス規則法、Ｉ
１０バス・ポーリング法、および周波数合成法の特定の
構成を本発明の特定の実施態様について本文中に記載し
たが、本発明はこれに限定されるものではない。本発明
の主旨および範囲内の変更は当業者により着想されにう
。従って、本発明は、頭出の特許請求の範囲により規定
されるものを除いて、本文に記載された特定の実施態様
に限定されるものと考えるべきではない。 別一一紙一−Δ 水平り向のヱイク旦命令七ヱト 八−８１１Ｓフイールド（４ごツ１〜［１］、１６の符
号化〉ｖｌ 垂直方向修飾子１ ＧＩ ＧＴ ＧＤ Ｇｌｌ ＧＲＧＲ Ｇｌ−、ＧＩ ＩＲＦＳＸ １ＲＥ＜８−１５）、もしＩＲ［＜６〜
７〉ならば拡張符号ＩＲＤ ｒＲＤ ＡＣ８Ｒ八Ｃ３Ｒ ＢＩＴ ２※※（１！１−Ｇｌｌ＜１２−１５＞
）ＢＯＮＥ ３７７ （１のパイ１〜、右寄′１
ｉ）ＺＩＥＲＯＯ 八−ＢＩＩＳマイクロ操作の使用についての注記れれば
、８１１が完了するには１周期を要す）（２） ＩＲ
［カＩＲＤ Ｆｏ−トサ；ｈル時、八Ｃ３Ｒ４ｔｌｌｌ
Ｄ ＜１−２＞ ｒロートサれる。 Ｂ−ＢＩＩＳフィールド（／ｌピッ１−・巾、１６の符
号化）ｖ２ 垂直方向修飾子２ ＧＩ ＧＩ ＧＤ ＧＯ ＧＲＧＲ Ｇ１． ＧＩ ＰＣＥ ＰＣｆ： ＰＣＩ ＰＣＤ １．１１ Ｖ１１１Ｖ２ 右寄けＩＲ［Ｉｏ
１１ｔＥに基く標準的Ｉ１０命令書式％式％） Ｂ−ＢＩＩＳマイクロ操作の使用についての注記（１）
ｒＲＥＩｏは、部分的にＣ四チップ（Ｒ１（Ｌ！＝
ＷＩＯ）に構成される装置ＣＰＩＩどＭＡＰに対する実
際のＩｌｏをトリガーするため使用される（通常はＩｌ
ｏをトリガーＪる） Ｉｎ［ＩＯを符号化して復号サイ
クルの回実行する時注意せよ。 （２） ＩｎＥＴＯワードｍ式は下記の如し。 ＩＲＥＩＯ＜Ｏ＞ ＝Ｏ，ＩＩｌ［Ｉ［］ ＜１ ＞は
予約されるＩＲＥＩＯ（１０−１５）は装置コードシス
テム阻止−−ユ機−−皿一一 一方一一向一 −一剋一
皿一−Ｉｎ［ＴＯ＜２−４＞ ＩＲＥＴＯ＜５−６＞
ＩＲＥＴＯ＜７＞ ＴＲＥＩＯ＜８−９＞０００
Ｎｏ−０Ｐ ００
０ ０１拝 ００ Ｎｏ−ＵＰｏｏｌ
１ＮＩ八 〇＋ Ａ ＲＥＧ
Ｉ ＩＮ ０１
Ｓ’ｒＡＲ１０１０Ｈ３ＫＯ１０Ｂ １１［Ｇ
１０ Ｃ
１王八Ｒ０１１、ｌ０１ＩＳＩ ＩＴ ＣＲ［Ｇ
１１ ＰＯＬＳＥｌｏｏ
ＤＣＩＩＡ １０４ ０ＣＩ１１ １１０ ＤＣ開 １１１ ５ＰａｒＯ ＤＣＩＩＡ、 ＤＣ吐およびＤＣ１ｌＯハＣＰＶ ｆッ
７ニＪＪ）生成サレず、システムＩ１０インターフェー
ス装置ににつで使用される。 八川フィールド（４ピッ回］、１６の符号化）ｖｌ
垂直方向修飾子１ ＣＯＨＡ’ ＮＡＧ −Ａ ＨＯＶ ｐａｓｓＡ ＴＮＣＡ −１−１ 八〇Ｃ［３−Ａ−１ ＳＩＩＢ Ｂ−Ａ ＡＤＤ Ａ 十Ｂ 八ＮＤ ＡＡＢ 八Ｄｒ Ａ−＋−Ｂ＋１ ＡＮＣＡ’△Ｂ Ｈｌｌｌ 符号なし乗粋の繰返しステップＨＩ１１
．３ 符号伺き乗算繰返しステップＤＩＶ 符
号なし除算繰返しステップＡＬＵマイクロ命令の使用に
ついて注記（１）ＡとＢはそれぞれ八−ＢＩＩＳとＢ−
ＢＩＩＳの内容を示す３、（２）全てのハードウェアは
Ａｌを直接制御でき、Ａ団フィールドの簡略記号はＡＬ
Ｉ＋命令と合致する。 Ｓ１１［フィールド（４ピツ１〜Ｆ臥１６の符号化）ｖ
２ 垂直方向修飾子２ ＰＡＳＳ ｐａｓｓ ＰＡＳＳＯｐａｓｓ、 ＸＢＩＩＳ ＜ ＬＪ ＞ −
ＯＰ八へＳＯｐａｓｓ、 ＸＢＩＩＳ ＜ Ｕ ＞ −
ＣへＲＲＹＳｌｉｔ、 左方シフト、プルｘ ＬＳ
Ｂへ（注参照）ＬＳＩＩｎ 論理的シフ１〜、右方
、プルｘＨ３Ｂ （注参照）＾ＳＨＲ算術演算シフト
、右方、符号ピッ１〜は変化させず５ＨＬＣ左方シフト
、ＣへＲＲＹを１−３Ｂヘプル５ＩＩＲＣ右方シフ１へ
、ＣへＲＲＹをＨ３ＢへプルＳＩＪへＰ スワップ・
パイ１〜 ＲＯＬ １６ビツト左方へ回転 ＲＯＲ１６ビツトは右方へ回転 ＲＯ１，Ｃ１７ビツ１−・は左方へ回転ＣＡＲＲＹ関句
ＲＯＲＣ１７ビツ１〜は右方へ回転ＣＡ曲Ｙは関与ＳＨ
Ｆマイクロ操作の使用について注記（１） ＳＨＦお
よびｌ５ＩＩＢ ： Ｘ＝０． Ａ団フィールドが乗算
又は除算を呼出すｌこめ使用されなりれば Ｄ［８丁フィールド（／ｌピッ（司］、１６の符号化）
υ１ 垂直方向の修飾子１ Ｖ２ 垂直方向の修飾子２ ＧＩ ＧＩ ＧＤ ＧＤ ＧＲＧＲ Ｇ１． ＧＩ Ｐｃｔ’ ＰＣＦ ＩＲＥ ＩＲ＋ Ｎ０ＬＤ ロードなし Ｉｌ［ＳＴマイクロ操作の使用についての注記（１）
ＩＲＥに対しては、ＣＢＩＩＳがＨＢＩＩＳによりソ
ースされなりれば、ＡＣ３Ｒも又ＣＢＵＳ ＜ １〜２
〉にＪ：リロードされる。 ＡＤＲフィールド（３ピツ１へ１］、８つの符号化）ｖ
２ 垂直方向修飾子２ ＮＯＮＥ ｊ’ トレスなし Ｓｌ） ４０（スタック・ポインタ）ＦＰ
４１（フレーム・ポインタ）ＳＬ ／１２＜ス
タック制限） ＧＩ ＧＩ ＧＤ 、ＧＤ ＝ ８２ ＝ ＡＤＲマイクロ操作の使用に゛ついての注記（１）メモ
リー・アドレス・ソースは、位置１のみにおいてＨＢＩ
ＩＳを駆動する。 （２） ＨＢＩＩＳ＜０＞は、ＲＩＩＹＰ／ＫＩＩＹ
Ｐが発されるかＲ１−ＣＣ／ＷＬＣＩ−が発されなりれ
ば、即ち、ＩＩＹＰＨＯＩＩ （用字間モード・フラッ
グ）−・１でなりれば、０に強制される。 ＨＥＩＪｌフィールド（２ピツ１へ１］、４つの符号化
）ｖ２ 垂直方向修飾子２ ＮＯＰ ノー・Ａペレーション ＲＨ読出しメモリー 則 占込みメモリー Ｈ［′Ｈマイクロ操作の使用（こ関する注記（１）読出
し操作（ま、位相２（読出し明山ニａ′３イ？ＴＨＢＩ
ＩＳ （ＨＢＢ）ニＪ：すＣＢＩＩＳをソースさせる。 （２）書込み操作は、位相２（書込み期日）においてＡ
ＢｔｌＳ （ＨＢＰ）により）ＩＢＩＩ３をソースさせ
る。 （３） ＣＢＩＩＳは、読出し操作が生じ４Ｔい時（
ｘＩＣ）常にＸＢＩＩＳによりソースされる。 ＴＴＳＴフィールド（４ピツド臥１６の符号化）Ｖ２
垂直方向修飾子２ ＮＯＰ ５ＫＩＰ−スキップ ３１．１ ５ＫＩＰ＝１ Ｃ１，、ｌ−八Ｒ５ＫＩＰ−Ｏ Ｇｔ−０７５ＫＩＰ＝Ｉ Ｇｌが零に増分Ｊ−る（Ｇ
１１１４Ｃ又はＧ昆１１４Ｃ）か、ＧＯが零に減分する
（ＧＤＤＥＣ又はＧＤＡＤ「Ｃ）の′Ｃな（Ｊれば５Ｋ
ＴＩ）＝Ｏ ＴＮＩＰ ５ＫＩＰ＝１ 円が継続中ｌＴらば、
さもなければ５ＫＩＰ＝０八Ｃ３ＲＯ５ＫｒＰ−１八Ｃ
３ｌｔ−ｒＲＩＥ ＜３−４＞ならば。さもなくば５
ＫＩＰ＝０１１ｃＲＹＢ ５ＫＩＰ＝ＯＡ団＜Ｏ＞
−１からのキャリーならば。 さもなくば５ＫＩＰ＝ １ ＳＣＲＹＢ ５ＫＩＰ＝Ｏ八１１１ ＜Ｏ＞＝１か
らのキャリーならば１．さもなくば５ＫＴＰ＝１ （注
参照） ＤＣＲＹ ５ＫＩＰ＝１ ４０進数の桁あふれ又は
借りが生ずる４ｉらば。 ざもなくば５ＫｒＰ＝０ （注参照） ＳＦＤＩＩＴ ＳＫ■Ｐ＝１ シフターが回転り−
るか、１からシフトづ−るならば。 さもなくば５ＫＩＰ＝Ｏ ＸＥＯ７５ＫＩＰ＝Ｉ ＸＢＩＩＳ＜０−１５＞ ＝
Ｏならば。さも’Ｊ ＜ば５ＫｒＰ＝ＯＸＮＥＧ
５ＫＩＰ＝１ Ｘ１３１１Ｓ＜Ｏ＞＝１ならば。さも
なくは閣＜ｉｐ＝。 １１１ＳＫＰ ５ＫＩＰ＝１ テス団〕のＩ１０ス
ギツブ条件が真ならば。 さもなくば５ＫＩＰ＝Ｏ ＮＨＩＰ ５ＫＩＰ＝・１８Ｈ＋が継続中ならば。 さもなくば５ＫＩｒ’＝０１１ｆｆｌＯ５ＫＩＰ−１八
１．．ｌＩ ＜Ｏ＞からのキャリーおＪ：び５ｌ−１１
＜０＞へのキＸ・リーが整合しなければ。さもなくば５
ＫＩＰ＝０、 ［Ｓ丁マイクロ操作の使用につい
ての注記（１） ＩＲＥがＩＲＱでロードされる時、
ＡＣ３ＲはＩＲＤ＜１−２＞で王ｌ−ドされる。 ＩＲＥがＣ−Ｂ１１５で［］−ドされる時、八Ｃ３ｌｉ
ｌはＣ−ＢＩＩＳ ＜ １−２ ＞で′ロードされる
。 （２） ５ＣＲＹＢ ＝（Ａ団＜Ｏ＞ 、 ＸＯＲ、
０ＶＦ１．０１（３） ＤＣＩＩＹ＝（へ１用（１２
） 、 ＸＯＩ？ 、５ＩＩＢからのキャリ−・アウト
・）。 ＯＲ，（Ｃへ団〈１２〜１！ｉ＞＞９．１． 八ＮＤ
、 ＡＤＤ）（４） １ＩｃＩｔＶＢは符号イｒ
し整数比較のため使用でき、５ＣＲＹＢは符号句ぎ整数
比較のため使用できる。 （５）増分／減分は、最初にＡＣ３Ｒが増減分されてＡ
Ｃ３ＲＱが発されると生じる。同様に、ＧＥＱ７を用い
る増分／減分にも妥当する。 （６） ｌ０３ＫＰについては、Ｉ１０スＡ−ツブ条
件の真が、ＡＢＩＩＳ（１）Ｉｓワード）とＩＲＥ
＜８−９＞の内容ににり判定される。 ＤＩＳワード書式は下記の如し。 ＤＩＳ ＜Ｏ＞−完了（もし旧Ｓ７７ならば電源故障）
ＤＩＳ〈１〉−使用中（もしＤＩＳ７フイＴらば■開）
０１８ ＜２−１４＞は予約 ＤＩＳ （１５）−もしｌＨ８７７ならばＮＨＩが閘−
■により惹起、さもなければ予約。 、Ｑら − ＲＡＮＤフィールド（／Ｉピッ団ｊ、１６の符号化）ｖ
ｌ 垂直方向修飾子１ ＮＯＰ ノー・オペレーション ｌＲ３ｌ０Ｉ １ ＜間接の使用可能）＝ＩＲＥ
＜５＞八〇ＩｏＩ １（間接の使用可能）一部１
１ｓ（０＞ＧＩＩＮＣ増分ＧＩ ＧＤＤｌ］Ｃ減分Ｇｅ１ ＧＴ八へＮＣ増分ＧＴおよびＡＣ３Ｒ ＯＤＡＤＥＣ減分６ＤおよびＡＣ８Ｒ ３Ｅ’ｒＣＩｔ’ｌ’ ＣＡＲＲＹ＝１ＣＬＲＣＲ
Ｙ Ｃ＾ＲＲＹ＝Ｏ ＧＬＬ Ｇｌ−を左方へシフト、プルＸＬＢＢへ
（注参照）ＧＲＲＧＲを右方ヘシフト、プルＸ）ＩｓＢ
へ（注参照）ＧＬＩ−ＧＤＤ ＧＤの減分、Ｇ１．
を左方へシフトおよびプルＸ ＬＳＢへ（注参照） ＧＩＩＲＱＤＤ ＧＤ減分、ＧＲをも方へシフ１〜
、おＪ：びプルＸＨ８Ｂへ（注参照） ＨＹＰＯＮ ＨＹＰＨＩＩＤ （ｍ空間モート・７
ラツ／） ＝ １ＲＡＮｂ （１） Ｇ１１− 、 ＧＲＲ、Ｇｌ−ＬＧＤＤＧｌ
−ＬＧＤＤおよびＧＲＲＧＤＤ ： Ａ団フィールドを
用いて乗算又は除算が呼出され（２ければ、回転された
即ちシフターからシフトされたピッ１へＸど等しい（Ｘ
＝０、シフターが回転即ちシフトしな＋ｊれば）さもな
くば）ＩＩＩＬ ／ＤＩＶロジックがＸを判定する。 別−紙−一旦 庇り一励曜ｄＶ訛ｉ〕 へ冊１フィールド（６ビツト臥６４の符号化）各符号は
ＩＩＰｌ、Ａにおりる６４の水平方向のマイクロ命令の
１つを選択する。 この選択された水平方向命令が実行される。もし実行さ
れた水平方向命令が１（間接の使用可能）をレツＩ〜す
るならば（１をレツ１゛・Ｊ−る水平方向命令は「間接
開始プログラム」と呼ばれる）、フィールド■２が４ピ
ツ１川Ｊの命令クラス・レジスタ（＋ｃｎ）に保管され
、間接アドレス・チェーンおよびＨへＰの制御のため使
用される。ＩＣＲは下記の如く解釈される。。 叩も、 １ （Ｒ＜Ｏ＞ （１０００）飛越しタイプ命
令、ＧＴがし−１−ドされる時は常にＰＣＦが［］−卜
される。 Ｉ（Ｒ＜１＞ （０１００）予約１（Ｒ＜２−
３＞ （０００１）ＨへＰ間接すイクルのＯＮ切換
え（００１１） ＭＡＰ単一サイすルＯＮ切換えおよび
（又は）間接リ−イクル０１４切換えＩＣＲはＤＩＣＤ
ＤＥ ＣＶＣ１ｆ毎にクリアされ、その垂直方向命令は
間接開始プログラムである水平方向命令を指定しない。 Ｖｌ ’７ イールド／へ−ＢＩＩＳ （ｆ）修飾（４
ヒッ１−ｒｌ］、１６（７）符号化）八ＣｏＡＣＯ 八Ｃ１八Ｃ１ 八Ｃ２八０２ ＡＣ３ＡＣ３ Ｏ ｌｌ Ｌ ＴＲ［：ＳＸ ＩＲＤ 八Ｃ８Ｒ ＩＴ ＢＯＮ］［ ＥＩＩＯ 八−ＢＩＩＳ修飾子の使用についての注記（１） Ａ
Ｃ８Ｒは、ＩＲＥがＩＲｔｌでロードされる時、ＴＲＤ
＜１−２＞でロードされる。 ＡＣ３Ｒは、ＩＲＥがＣＢＩＩＳでロードされる時、Ｃ
ＢＩＩＳ＜１−２＞で′ロードされる。 −８只 − Ｖ２フィールド／Ｂ−Ｂｕｓ （７）修飾（４ビット−
ｒｌ］、１６ノ符号化）八Ｃｏ 八Ｃ０ 八Ｃ１八Ｃ１ ＡＣ２ＡＣ２ ＡＣ３ＡＣ３ ＣＤ ｌｔ Ｌ ＰＣＦ ＣＤ ＩＴ ＲＥＩＯ ０ＮＥ Ｂ−ＢＩＩＳ修飾了の使用についての注記（１）ＡＣ３
Ｒは、ＩＲ［がＩＲＤでロードされる時、ＩＲｔｌ＜１
−２＞で゛ロードされる。 ＡＣ３ＲＬｔ、ＩＲＥがＣＢＵＳｒＯ−トサ４’Ｌ７Ｊ
ｊ、ＣＢＩＩＳ＜１−２＞Ｆｒ１ｌ−ドされる。 ＝ ８９− ｖ１フィールド／ＡＬ１１の修飾（４ビツト巾、１６の
符号化）ＣＵＲ水平方向命令照合 ＥＣ ＯＶ ＮＣ 八〇Ｃ ＵＢ ＡＩ）Ｄ 八ＮＤ 八Ｄｒ ＮＣ Ｖ２’フィールド／Ｓｔｌ［修ｐＨｉ（４ヒツト中、１
６〕符＝化）ＰＡＳＳ 水平方向命令照合 ＡＳＳＯ ＡＳＳＣ ＩＩＬ ５ＩＩＲ 八５ｌｌｌ＋ ５ＩＩ１．Ｃ ｓｔ＋ｎｃ ＳＷ八へ ＯＩ− ＯＲ ＯＬＣ ＯＲＣ ＶＩオヨヒＶ２フィールド／ＤＥＳＴＩＫ飾（４ヒラｌ
可１］、１６ノ符号化）八〇〇 八Ｃ０ ＡＣＩ八０へ ＡＣ２八Ｃ２’ ＡＣ３ＡＣ３ Ｄ Ｒ Ｉ ＣＦ ＩＲＥ ０ＩＤ ＤＥＳＴ修飾子の使用についての注記 （１） ＡＣ３Ｒは、ＩＲＩＥがＩＲＤでロードされ
る時、ＩＲＩＩ＜１−２＞でロードされる。 ＡＣ８Ｒは、ＩＲＥがＣＢＵＳでロードされる時、ＣＢ
ＩＩＳ ＜ １−２ ＞でロードされる。 Ｖ２ ／ イールド／’Ａ１１ｌｌ修飾（／ｌピッ１−
１８゛ッの符号化）ＮＯＮ［水平方向命令照合 Ｐ ［Ｐ Ｌ Ｉ ＡＤＲ修飾子の使用についての注記 （１）水平方向のＡＤＲフィールドは３ピツ団コシかな
いため、８゛っの符号しかない。 （２）メモリー・アドレス書式は下記の如し：＋１３［
Ｒ、Ｈ［ＨＣＹＣ−１ アドレス＜０＞ ＝０ アドレス＜１−１５）−レジスタ選択 ＋１ＹＰＩ−Ｒ３Ｐ八針、ＨＩ：ＨＣＹＣ＝ １アドレ
ス＜Ｏ＞ −１ アドレス＜ １ ＝１５＞−レジスタ選択Ｉ１０５ＰＡ
ＣＥ、 ＨＩＥＨＣＹＣ＝Ｏｒ１旧０ワード書式と同じ １−ＯＣＡＬ ５ＰＡＣＩＥ 、 ＨＥＨＣＹＣ
＝０アドレス＜０＞＝１ アドレス＜１−５＞−リーブ・レジスタ選択アドレス＜
６−９＞−レジスタ選択 アドレス（１０−１５＞−装置選択 Ｖ２７ イー）Ｌ／ ト／Ｈ［Ｈ修飾（４ピツ団］、１
６ノ符号化）ＮＯＰ 水平方向信号照合 Ｈ ＲＨＯＤ メモリーの読出しおＪ：びロックＷＩＩ
Ｎ メモリーの書込み、上位パイ１〜のみＷＬＨメ
モリーの書込み、下位パイ１〜のみＲＩＩＹＰ 用
字間の読出し ＷＩＩＹＰ 用字間の宙込み ＲＩＯＩｌｏの読出し 誓Ｔｏ Ｉｌｏの書込み ＲＬＣＬ 局部の読出し 畦Ｃ１−局部の書出し ｘＣＩ メモリー・バス上のデータをＩＲＦへ入れ
Ｊ：。ＦＥＴＣ１１をイ」加せよ。 １１八ＰＯＮ もし ならばＭＡＰをＯＮｔこせよ
。 ＨＡＰＯＦＦ ＭＡＰを０１゛［にせに。 Ｈ［Ｈ修飾子の使用についての注記 （１） ＲＨ曲に対しては、これが別のＲＨＯＤでな
ければ、メモリーは次の記憶操作ににつでロックされな
い。 （２） ＸＣＴに対しては、装置ＯレジスタＯに対す
るＷＬＣＩ−を用いてマイクロコードが記憶リーイクル
を（ＩＲＰＩＰＥＳを取出すよう）強制すべきである。 （３）次のマイクロ命令が実行を開始した俊、ＨＡＰＯ
ＦＦが１１０割込みを−９３＝ 禁止する。この特徴は、もしＨＡＰＯＦＦがＤＥＣＯＤ
［ＣＹＣＩ−１：の間実行するＪ：う符号化されていれ
ば、作用しない。 ｖ２フィールド／ｌ’ＥｓＴ修飾（４ピツ１〜中、１６
の符号化）ＮＯＰ 水平方向命令照合 ＥＴ ＣＬ［ＡＲ ＦＧＩ ＮＩＰ 八Ｃ３ＲＱ ＣＲＹＢ ＣＲＹＢ ＣＲＹ ＲＯＩＩＩ ×団ｌ ＸＮ［Ｇ ０３ＫＰ ＨＩＰ １ＶＦＬＯ ｖ１フィールド／ＲＡＮＤ修飾（４ビツト巾、１６の符
号化）ＮＯＰ 水平方向命令照合 Ｒ３ｌ０１ 八（ＨＯＩ ＩＩＮＣ ＤＤＥＣ Ｇ１ΔｌＮＣ Ｇ１１八〇［Ｃ Ｓ［ＴＣＲＹ ＣＬＲＣＲＹ ＩＬ Ｒ１ｔ ＬＬＧＤＤ ＲＲＧＤＤ ＋１ＹＰＯＮ ＨＡＭフィールド（４ピツ団］、１６の符号化）ＮＥＸ
Ｉ ＶＰＣ＝ＶＰＣ−１−１ＳＫＩＰ ＶＰ
Ｃ＝ＶＰＣ＋１ ＋ １ＪＩＩＭＰ 無条例転送
（Ｖｆ’Ｃ＝Ｖ１１１Ｖ２）ＤＦＣＯＩ）Ｅ Ｉｌ
’ｉらしいマイク［］命令の翻訳を開始ｌよ５ｏｃｏｏ
＋［復号けよ、但しマク［刊ζ越しは許容せよＩＪｔｌ
ＨＰ もｔ、ＳにｒＰ＝１ならば、川ＨＰ、さも４
【りばＮ１−ＸＴ［、川ＨＰ もし５ＫＩＰ＝Ｏ：
’ｒらばＪ開Ｐ１ざもなくばＮＥＸＴＩＳＫＩＰ
もし５ＫＩＰ＝ １ならば５ＫＩＰ、さもなくはＮ１−
ＸＴ「５ＫＩＰ もし５ＫＩＰ＝Ｑならば５ＫＩＰ
、さもなくばＮＥＸＴＩＲ［ＰＩ もシ５ＫＩＰ＝
１ ’；ラバ％ｆ７）時１７）ＶＰＣヘ、ＩＩＨ１’
、 サＧなくハＮＥＸＴＦＲＥＰＩ もり、５ＫＩ
Ｐ＝Ｑなラバ’ｃ（Ｊ）ｎ？ｆ（ｆ）ＶＰＣヘＪＩＩＭ
Ｐ、 サもなく ハＮＥＸＴＩＤＣＯＤＥ モジ５
ＫＩＰ＝１ナラハＤＥＣＯＤＩＥ、さもなくばＮＦＸＴ
ＦＤＣＯＤＥ もし５ＫＩＰ＝ＯならばＤＥＣＯＩ
）ＩＥ、さもなくばＮ「×［ＣへＬＩ−リーブルーキン
呼出１． （ｖｐｃｓＡｖ、ｖｐｃ ＋１ 、ＶＰＣ＝
Ｖ１１Ｗ２ＫＴＫＮ サフル−キン戻す（ＶＰＣ
＝ＶＰＣ８ＡＶ）−９５＝ ＮＡ）Ｉマイクロ操作の使用についての注記（１）
ＮＡＨフィールドは、その時実行中の垂直方向命令によ
り選択される水平方向命令により判定される新らしい値
ではなく、５ＫＩＰフラツグの前の値を検知づ−る。 （２） ＮＨＩ （マスク不能割込み）の如き特殊
なバードウＬア条イ１はＤＩ−ＣＯＤＥ ＣＹＣＩＥに
おいて取扱われる。 （３）もしＳにＩＰ−１であり５ｏｃｏｏ＋ｇが発され
るならば、ＩＲＤにｄ３けるマクロ命令は実行されない
。次に実行されるべきマクロ命令はＩＲＦに見出される
（ＴＲＤにお【プるマクロ命令は飛越される）。これは
「マクロ飛越し」と呼ばれ、Ｃ１，Ｈの如きマクロ命令
解散プログラムによって使用される。 （４）もしＤＥＣＯＤＥが発されるならば、
の用込み又はＩＲＤの読出しは違法である。 （即ら、自動取出し装置の始動おにび復号を同時に行う
ことはできない。） （５１ＶＰＣの順序イ・］けは二者択一ではなく多数選
択である。 （６） 、 ５ＫＩＰは各ＤＥＣＯＤＥ ＣＶＣ＋−１
ｇにＪｚリクリアされる。 肘一」し−迫 始動Ｅ〕冗什回酎耐竪スト 八ＤＲＩＩ、 Ｖ１オＪ：ヒＶ２７−ｒ−ＪＬ／ト（合
ｉ１１４Ｌ ッ１−ｒｌ］）垂直方向制御３１１ＲＯＨ
（ＶＣＲ）＋７）ｌＪ１合ト同ＬＡＤＲＶ’フィールド
（９ＬツＨ１，５１２）符号化）各符号は、ＶＣＲにＡ
３’＝ｊる２８８の垂直方向のマイクロ命令の内の１つ
に対するポインタである。このポインタはＶＥＲＴＴＣ
ＡＬ ＰＣ（ＶＰＣ）に］］−ドされてＶＣＲにお（Ｊ
る通常の垂直方向の順序（・１（プを開始する。 Ｄフィールド（１ビツト１］、２つの符号化）注 記 （１）Ｄフィールドは、唯１つの垂直方向マイクロ命令
（例えば、ＡＬＣ）からなるマクロ命令解釈プ１］ダラ
ムにより使用される。この場合には、ＶＣＲはアクセス
されない。 （２） ＡＤｒｌＶフィールドは、もしマク１コ命令
復号が１〕フイールドを用いて呼出されるならば無視さ
れる。 （３）もし５ＫＩＰ＝ １であり、マクロ命令復号がＤ
フィールドを用いて呼出されるならば、ＩＲＩ）におけ
るマクロ命令は実行されない１１次に実行されるマクロ
命令は（ＩＲＤにおけるマクロ命令を飛越して） ＩＲ
［にｄ３いて見出される。これは「マクロ飛越し」と呼
ばれ、Ａ１．Ｃその他により使用される。 （４）もしマクロ命令復号が呼出されるならば、ＰＣＦ
の用込み又は［１）の読出しは違法である。（１１］ら
、自動取出し装置の始動ｄ５よび復号を同時に行うこと
はできない。） （５） ５ＫＩＰは各Ｄ１ｇＣＯＤＥ ＣＶＣ＋−［
にＪこりクリアされる。 肚−」し一旦 符定Ｑ水里方伺フイーノｙ１４ ＬＡＢＩＥｌ、 ＡＢＩＩＳ ＢＢＩＩＳ ＡＬ
ＬＩ ５ＩＩＦ Ｄ［ＳＩ ＾ＤＲＨＥＭ
Ｔｌ’：３１’ ｌ情１１０００００ Ｎ０ＯＰ−−
−ＰＡＳＳ ＮＵＩ−Ｄ ＨＯＮＥ ＮＯＰ Ｎ
ＯＰ Ｎｏｔ）０００１ ＲＨＥＭ： ＶＩ
−−ＰＡＳＳ ＶＩ Ｖ２ ＲＨＮＯＰ
Ｎ０Ｐ０００２ ＷＨＥＮ： Ｖｌ −−
ＰＡＳＳ Ｎ０ＬＤ Ｖ２ ＷＨＮＯＰ
Ｎ０Ｐ０００３ ＸＨＩ：ＨＧＩ−：ＶＴ
−ＨＩＩＶ ＰＡＳＳ ＶＩ ＧＩＡＩＩ
ＲＶ２ ＨＯＰ Ｎ０Ｐ０００４ ＸＨ
ＥＨＧＤ：Ｖｌ −ＨＩＩＶ ＰＡＳＳ
Ｖｒ ＧＤＡＤＲＶ２ ＮＯＰ
Ｎ０Ｐ０００５ ＸＨｒＨＩＧ：ＶＩ
−ＨＩＩＶ ＰＡＳＳ ＶＩ ＧＩＡＤＲＶ２
ＮＯＰ ＧＩＩＮＣ０００６ＸＨＥＨＤＧ：Ｖ
ｌ −ＨＵＶ ＰＡＳＳ ＶＩ
ＧＤＡＤＲＶ２ ＮＯＰ ＧＤＩ
ＩＥＣ０００７Ｃ０ＨＩＩ： ＶＴ −ＣＯＮ
ＰＡＳＳ Ｖ２ Ｎ０ＮＥ ＮＯＰ ＮＯ
Ｐ Ｎ０Ｐ００１０ ＮｒＧＨ： Ｖｌ
−ＮｒＧ ＰＡＳＳ Ｖ２ Ｎ０Ｎ）
ＮＯＰ ＮＯＰ Ｎ０Ｐ００１１ ＨＯ
ＶＩＩ： Ｖｌ −ＨＵＶ ＰＡ
ＳＳ Ｖ２ Ｎ０ＮＥ ＮＯＰ
ＨＯＰ Ｎ０Ｐ００１２ １ＮＣＨ：
Ｖｌ −ＩＮＣＰＡＳＳ Ｖ２
ＮＯＮ［ＮＯＰ ＮＯＰ Ｎ０Ｐ００１
３ ＾ＤＣＩＩ： ＶＩ Ｖ２
八〇ＣＰＡＳＳ Ｖ２ Ｎ０ＮＥ
ＮＯＰ ＮＯＩ’ Ｎ０Ｐ００１４
５ＩＩＢＩＩ： ＶＩ Ｖ２ ５
ＩＩＢ ＰＡＳＳ Ｖ２ Ｎ０１ｆ
［ＮＯＰ ＨＯＰ Ｎ０Ｐ００１５ ＾
００１１： ｖｒ Ｖ２ 八ＤＤ
ＰＡＳＳ Ｖ２ Ｎ０ＮＵ ＮＯＰ
ＮＯＰ Ｎ０Ｐ００１６ 八ＮＤＩＩ：
ＶＩ Ｖ２ ＡＮＤ ＰＡ
ＳＳ Ｖ２ Ｎ０ＮＥ ＨＯＰ
ＮＯＰ Ｎ０Ｐ００１７ ＡＤＩｔｌ：
ＶＩ Ｖ２ ＡＤＴ ＰＡＳＳ Ｖ２
Ｎ０ＮＥ ＮＯＰ ＮＯＰ Ｎ０Ｐ００２０
ＡＮＣＩＩ： ｖｒ Ｖ２
八ＮＣＰＡＳＳ Ｖ２ Ｎ０ＮＥ
ＮＯＰ ＮＯＰ Ｎ０Ｐ００２１ Ｄ［
ＣＩＩ： ｖｒ ＨＵＮＬ ＡＤＤ ＰＡＳ
Ｓ Ｖ２ ＮＯＮ［ＨＯＰ ＮＯＰ ＨＯＰ
００２２ ＨＩＩＶＩＩ： ｖｒ 、
−ＨＩＩＶ ＰＡＳＳ ＧＩ Ｎ０
ＮＥ ＮＯＰ Ｖ２ Ｎ（ＩＰ００
２３ ＡＤＤＨＣ： ｖｒ Ｖ２ ＡＤＤ
ＰＡＳＳ Ｖ２ ＮＯＮＩｇ ＮＯＰ
ＩＩｃＲＹＢＮＯＰｌ八Ｂ［Ｌ ＡへＩＩＳ
ＢＢＵＳ Ａ１．ＩＩ ５ＩＩＦ
ＤｒＳＩ 八ＤＲＨｌ：ＨＴ［ＳＴ ＲへＮＤ
００２４ ＧＴＩＩ八Ｓ、へ Ｇｌ）
ＧＩ ＶＩ Ｖ２ Ｇｌｌ
Ｎ０Ｎ１ ＮＯＰ ＮＯＰ
Ｎ０Ｐ００２！ｉ ＧＩＤＡＴ’： ＧＤ Ｇ
ｆ ＶＩ ＰＡＳＳ ＧＯＮＯＮ［ＮＯＰ
Ｖ２ Ｎ０ＰＯ（１２６ＧＲＩ八Ｓへ ＧＩ
Ｇｌｔ ＶＩ Ｖ２
ＧＩ Ｎ０ＮＦ ＮＯＰ ＮＡ
Ｐ Ｎ０Ｐ００２７ Ｇ１１１．ＡＴ：
ｅｔ−ＧＲＶ［ＰＡＳＳ ＧＩ Ｎ０Ｎ
Ｉ−ＮＯＰ Ｖ２ Ｎ０Ｐ００３０ Ｈ
ｌｌｌｌｌ ＶＩ Ｖ２ Ｈｌｌｌ、 ｌ５Ｉ
ＩＩＩ Ｖ２ Ｎ０ＮＥ ＮＯＰ Ｇｌ−、Ｑ／’
ＧＲＲＧＤＤ００３１ ＨＬＩＩＳＩＩ： ｖｒ
Ｖ２ Ｎ１１１３ １．３１１ＲＶ２
ＮＯＮ［ＮＯＰ ＧＦＱＩＧＲＲＧＩ）Ｃ００３２Ｄ
ＩＶＩＩＶＩ Ｖｌ ＤＴＶ ＲＯＩＣＶ２
Ｎ０Ｎｒ ＮＯＰ ＧＥＯＺ ＧＲＲＧＤＩ
）００３３ ５ＩＩＩＦ丁： Ｖ［−、−）ＩＬＩＶ
Ｖ２ ＶＩ Ｎ０ＮＥ ＮＯＰ ＮＯ
Ｐ Ｎ０Ｐ００３４５ＩＩＩＦＩＯ：Ｖｌ−）１１１
Ｖ Ｖ２ ＶＩ Ｎ０ＮＥ ＮＯＰ ５ＩＩＯ
ＩＩＴＮＯＰ００３５ ５ＩＩＩＨｒＮ：Ｖｌ −
ＨＩＩＶ Ｖ２ ＶＩ Ｎ０ｔ４１’：
ＮＯＰ ＸＮＩ：Ｇ Ｎ０Ｐ００３６ ＴＳＴ：
ｖｒ −ＨＩＩＶ ＰＡＳＳ ＮＯｌ、Ｉ Ｎ
ＯＮ［ＮＯＰ Ｖ２ Ｎ０Ｐ００３７ ＲへＮ
ｌ５Ｔ’、ＧＴ −ＨｔｌＶ ＰＡＳＳ
ＮＯｌ、Ｌ ＮＯＮ［ＮＯＰ Ｖ２
Ｖ１００４０ ＬＩＴＧＩ： ＺＥＲ
ＯＩＩＩ ＡＤＤ ＰＡＳＳ ＧＩ
Ｎ０ＮＥ ＮＯＰ ＮＯＰ
Ｎ０Ｐ００４１ ＬＩＴＧＤ： ７ＥＲ０１，
＋１ 八ＤＤ ＰＡＳＳ ＧＲＮ０Ｎｌ］
ＮＯＰ ＮＯＰ Ｎ０Ｐ００４２ ＬＩ
ＴＧＲ： ２ｆｌｌＯＬＩＩ ＡＤＤ ＰＡＳＳ
ＧＲＮＯＮ［ＮＯＰ ＮＯＰ Ｎ０Ｐ００４３
ＬＩＴＧ： ＺＥＲＯＩＪＩ ＡＤ
Ｄ ＰＡＳＳ Ｇ Ｎ０ＮＥ
ＮＯＰ ＮＯＰ Ｎ０Ｐ００４４ １、
ＩＴｓＧＩ：２ＥＲＯＬＩＩ ＡＤＤ ＰＡＳＳ
Ｇ ＮＯＮ［ＮＯＰ ＮＯＰ Ｎ０Ｐ００４
５ Ａｌ）ＤＬＩＴ：ＧＩ ＬＩＩ
ＡＤＤ ＰＡＳＳ Ｇ Ｎ０Ｎｒ
ＮＯＰ ＮＯＰ Ｎ０Ｐ００４６ ＨＯＶ
ＩＩＲＯ： ｚ［ｔｔｏ Ｖ２ ＡＤＤ
Ｉ）Ａｓｓ ＶＩ Ｎ０ＮＥ
ＮＯＰ ＮＯＰ Ｎ０Ｐ００４７ １
ＮＣＨＲＯ：ＺＥＲＯＶ２ ＡＤ Ｐ
ＡＳＳ ＶＩ Ｎ０ＮＥ ＮＯＰ
ＮＯＰ Ｎ０Ｐ１八ＢＥＬ 八ＢＩＩ
Ｓ ＢＢＩＩＳ Ａｔ−Ｕ ５ＩＩＦ
ＤｆＳＩ 八Ｄｌｌ ＨＵＨＴＥＳＩ
’ Ｉｔ八へＤｏｏ５ｏ、ｕｃ？ｐＧｒ：ｖｒ
’Ｖ２ ５ＩＩＢ ＰＡＳＳ Ｎｏ
ｔ−Ｄ ＮｏＮｒ ＮＯＰ ＬＩＣＲＹ
ＢＮＯＰ００５１ １１ｃＨＰＧＥ：ＶＩ
Ｖ２ ＡＤＣＰＡＳＳ Ｎ０ＬＤ Ｎ
０ＮＥ ＮＯＰ ＩＩｃＩＩＹＢＮＯＰ００
５２ ５ＣＨＰＧＩ：ＶＩ Ｖ２ ５ＩＩＢ
ＰＡＳＳ Ｎ０ＬＤ ＮＯＮ［ＮＯＰ ５ＣＲＹ
ＢＮＯＰ００５３ ５ＣＨＰＧ［：Ｖ［Ｖ２
八ＤＣＰＡＳＳ ＨＯＬＤ Ｎ０ＮＦ
ＮＯＰ ５ＣＲＶＢＮＯＰ００！ｉ４ Ｃ０
ＨＰＥＱ： ＶＩ Ｖ２ ３１１Ｂ
ＰＡＳＳ Ｎ０Ｉ−Ｄ ＨＯＮＥ Ｎ
ＯＰ ＸＥＱ７ Ｎ０Ｐ００５５ ５ＤＳｔ
ｌＬ： Ｖｌ −ＨＩＩＶ ５ｔｌＬ ＶＩ
Ｎ０ＮＦ ＮＯＰ Ｖ２ Ｇ１−１−Ｇ
ＤＤ００５６ ＡＤＳＩＩＲ： ｖｒ −ＨＬ
ＩＶ ５ＩＩＲＶＩ Ｎ０ＮＥ Ｎｏｔ）
Ｖ２ ＧＩｔＲＧｌ）Ｃ００５７１ＥＦＡ：
ＩＲＥＳＸＸＲ６７八Ｉ）Ｄ ＰＡＳＳ
ＧＩ Ｎ０ＮＥ’ＮＯＰ ＣＬＩＥＡ
ＲｒＲ３ＴＩＩＩ００６０ ＸＥＡＩ２： Ｉ
ＲＤ ＸＲＩ２ ＡＤＤ ＰＡＳＳ
ＧＩ Ｎ０ＮＥ Ｎ（ＩＰ Ｃ
ＩＥ八ＩへＡＯＴＯＩ００６１ Ｘ［ＦＡ６７：
ＩＲＤ ＸＲ６７ＡＤＤ ＰＡＳＳ
ＧＩ Ｎ０ＮＥ ＮＯＰ Ｃ１，
ＥへＲ八０ＴＯＴ００６２ ８１１νＴＩ１．：Ｖｌ
−ＨＩＩＶ ＰＡＳＳ ＧＴ
Ｎ０ＮＩＥ ＮＯＰ Ｃ１−ＥＡＩＩ
八０ＴＯＩ００６３ ＲＨ［ＨＩ： ｖｒ
−−ＰＡＳＳ ＶＩ ＧＩＡＩ
）Ｒ’ＲＨＶ２ ＧＩＩＮＣ００６４ＲＨＥＨ
Ｄ： −−、−ＰＡＳＳ Ｖｒ ＧＤ
ＡＤＲＲＭ Ｖ２ ＧＯ八へ［Ｃ００
６５ＷＨＩ’：８１： Ｖｌ −−ＰＡＳ
Ｓ ＮＯｌ、Ｄ ＧＩＡＤＲ開 Ｖ２
ＧＩＡｆＮＣ００６６ＷＨＥＨＤ： Ｖｌ
−−−ＰＡＳＳ ＮＯｌ、Ｄ ＧＤ
ＡＤＲＷＨＶ２ ＧＤＤＥＣ００６７１ＮＣＴ
： ＶＩ −ＩＮＣＰＡＳＳ Ｖｒ
Ｎ０ＮＥ ＮＯＰ Ｖ２
Ｎ０Ｐ００７０ＤＥＣＴ： ＶＩ ＡＤ
Ｄ ＰＡＳＳＶＩ Ｎ０ＮＩＥＮＯＰ Ｖ２
Ｎ０Ｐ００７１ ＮＥＧＴ： ｖｒ
−ＮＥＧ ＰＡＳＳ ＶＩ
Ｎ０ＮＥ ＮＯＰ Ｖ２ Ｎ０Ｐ０
０７２ ＩＩＩＢＹＴＥ： ＢＯＮＥ Ｖ２
ＡＮＤ ＰＡＳＳ ＶＩ
ＮＯＮ［ＮＯＰ ＮＯＰ Ｎ０Ｐ００７
３ ＬＯＢＹＴＥ： ＮＯＮ［Ｖ２ ＡＤＤ
ＰＡＳＳ ＶＩ Ｎ０ＮＥ ＮＯＰ ＮＯＰ
Ｎ０Ｐ００７４ ＨＡＳＮＴ７： ＶＩ Ｖ２
ＡＮＤ ＰＡＳＳ Ｎ０ＬＤ Ｎ０ＮＦ ＮＯＰ
ＸＩ’ＱＺ Ｎ０Ｐ００７５ ５ＩＩＯＧＴ： Ｖ
ｌ −ＨＩＩＶ Ｖ２ ＧＩ ＮＯＮ［
ＮＯＰ ５ＩＩＯＩＩＴＮＯＰ００７６５ＨＯＧＤ：
Ｖｌ −ＨＩＩＶ Ｖ２ ＧＯＮ０ＮＥ
ＮＯＰ ５ＩＩＯＩＩＴＮＯＰ肘一」し一旦 ＋１ｃｌｔ 軍 八ＢＩＩＳ ＢＢＩＩＳ
Ａ１１ｌ ＳＲＦ Ｄ［ＳＩ 八
ＤＲ８０４ＴＥＳＴ ＲへＮＤ００００
ＡＣＯ八ＣＯＣＯＮ ＰＡＳＳ ＶＩ
Ｎ０ＮＥ ＮＯＰ ＮＯＰ
Ｎ０Ｐ０００１ 八ＣＩ ＡＣＩ
ＮＥＧ ＡＳＩＩＲＶＩ ＳＰ
ＷＨＶ２ Ｖ１００１〇
八Ｃ２ＡＣ２ＨＵＶ ＰＡＳＳＯＶ２
ＧＤ八へＲＩ’ｔＨＡＣ３ＲＱＡＯＴＯＩ００１
１ ＡＣ３ＡＣ３ＩＮＣＰＡＳＳＯＶ２
３１．、 Ｖ２ ＧＥＱＺＮＯ
Ｐｏｌｏｏ ＧＩ ＧＴ ＡＤＣＳＨＬ
ＧＴ ＧＩＡＤＲ２１’、Ｑ７ＧＬ１０１０１
ＧＤ ＧＤ ５ＩＩＢ Ｒ１１１，ＧＤ
ＰＩ’ ５１１０１１ＴＧ１．．１
−Ｇｌ−０１１０ＧＲＧＲＡＤＤ ’ＳＨ１，
ＣＧＲＶ２ １ＮＴＰＧＬＲＣ
Ｒ０１１１Ｇ１． Ｇｌ−八ＤＩ ｒｌ
Ｏｌｌ−Ｇｌ−Ｖ２ ＮＨＩＰ
ＧＤＤＥＣｌｏｏｏ ２ＥＲＯＨＯＮＥ ＨＩＩ
Ｌ １．５ＮＲＮＯＬＤ
ＸＮＩ’：Ｇ ＧＩＴＮＣｌｏｏｌ ＺＩＥＲ
ＯＸＲ６７Ｈｌｌｌ、、Ｓ ＲＯＲＮＯｌ、Ｄ
ｌ０３ＫＰＧＴＡＴＮ１０１０ ＢＯＮ
［ＰＣＥ ＤＩＶ ５ＩＩＲＣＰＣＦ
ＤＣＲＹ ＩＲ３ＴＣ１０１１１＋１１）
ＰＣＤ ＡＩ）Ｔ ＲＯＲＣＰ
ＣＦ ５ＣＲＹＢｌ
ｌ’ｌ’ＰＯＮ１１００ １Ｒ［ＳＸ ＩＲ［
Ｉｏ 八ＮＣ５ＷＡＰ ＩＲＥ
ＩＩｃＲＹＢ ＧＲＲｌｌｏｌ
ＢＩＴ １．ＩＴ 八ＮＣＳ誓
ＡＰ ＩＲＥ
Ｃ１−［＾ＲＧＲＲＧ［１１１１０ＡＣ３ＲＸ１ｔ１
２ 八ＮＯＶ２ Ｎ０ＬＤ
０ＶＦＬＯ３ＥＴＣＲ１１１１Ｖ
ｌ−Ｖ２ Ｖｒ Ｖ２ Ｎｏｔ−Ｄ
ＳＥＴ ＧＤＡＤＥＨＯＤＩＦＩ［Ｒ
ＶＩ Ｖ２ Ｖｒ Ｖ２ ＶＴＩＶ
２Ｖ２ Ｖ２ Ｖ２ Ｖｒ０００〇
八Ｃ〇 八Ｃｏ ＣＯＨＰＡＳＳ
ＡＣＯＮ０ＮＥ ＮＯＰ ＮＯＰ
Ｎ０Ｐ０００１ Ａ（Ｉ Ａ（Ｊ
ＡＳＩＩＲＡＣＩ ＳＰ
切）Ｉ ＮＯＰ Ｎ０Ｐ０
０１０ ＾Ｃ２ＡＣ２ＰＡＳＳＯ八Ｃ２ｌ１ＩＨ
ＡＣ３ＩｔＯ＾０ＴＯＩ００１１ ＡＣ３八Ｃ
３１ＶＣＰＡＳＳＯ八Ｃ３８１ＷＩＩＨＧＥＯＺ
Ｎ０Ｐ０１００ ＧＴ Ｇｒ 八Ｄ
Ｃ５ｌｌｌ−ＧＩ ＧｌＡＤＩｔｌ ＲＨＯＤ
ＸＥＱＺ Ｇｌｌ。 ０１０１ ＧＤ ＧＤ ５ＩＩＢ
Ｒ１１１，ＧＤ ＰＰ Ｗｌ、Ｈ３１１０
１拝Ｇ１１−Ｇｌ）ＨＯＤＩｒｌＴＲＶＩ Ｖ２
ＶＩ Ｖ２ ＶＩＩＶ２Ｖ２ Ｖ
２ Ｖ２ Ｖｌ（１１１０ＧＲＧＲＡＤＤ
５ＩＩＩＣＧＲＮＯＮＩｇ ＩｔｌｌＹＰ ＩＮ
ＩＰ ＧＩＲＣＲｏｌｌｌ Ｇｌ−Ｇｌ−八ＤＩ
１１０１．１− Ｇｌ−Ｎ０ＮＩ−Ｗｌ−ＩＹＰ
ＮＨｒｌ） ＧＤＤｌｏｏｏ 八Ｃ３ＡＣ
３八ＤＩ １ｓｌＩｌｔ ＡＣ３ＮＯＮ
［’ ＲＩＯＸＮｒＧ ＧＩＬＮＩ−１０
０１ＡＣＤ ＡＣＤ ８１１８ ＡＣＤ
ＳＰ ＷＩＯｌｌｌ５ＫＰＧＩＡＩＮ１０１０
ＢＯＮ［ＰＣ［八ＤＤ
ＧＤ八へＲＲＩＯＩ ＤＣｌｔＹ
ＩＰＳ川１用１１ １ＲＤ Ｉ）ＣＤ
ＡＰＩ ＲＩＩＩＩｌ、
Ｓｔ ＷＩＯＬＳＣＲＹＢＩＩＹＰＯＢｌｌ
ｏｏ １ｆｔ［５ＸＩＲＥＩｌＩＡＮＤ
５ＷＡＰ ＩＲＥ ＧＴ八へＲＨＡＰ
ＯＮＤＣＲＶＩＩＧＰＲｌｌｏｌ 肘Ｔ
８ｉＴ ＡＮＣ５ＷＡＰ ＩＲＦ ＦＰ
ＸＣＴ Ｃ＋、ＥへＲＧＲＲＣＩ
）１１１０ ＡＣ８ＲＡＮＤ ＳＷ八
へＮＯＮＦＮＯＮＥ ＨＡＰＯＦＦＯＶＰＩ−１
ＩＳ［ＩＣＲ１１１１７［ＲＯＡＮＤ ＳＷ八
へＮＯＮＥＮＯＮＥ ？ ＳＩＥ丁
０ＤＡＩ）「ＶＯＲＮへＨ５ＰＬＡ ＯＣＲＯ
３ＣＮＡＨＸ ＣＮＡＨＸ ＮへＨＤＥ０
００ＯＮＩ］ＸＴ ００００ ００００ＪＩＩＩ−
ＩＰ ＮＯＰ ＷＡＴＩＯＮＩＥＸＴ Ｎ。 ０００１ ＪＩＩＨＰ ０００１ ０００
１ ＣＡＬＬ ５ＢＩＡ ＷＡＩＴＴ
ＤＥＣＯＤＥ Ｙ［５００１０５ＫＩＰ ０
０１０ ００１０ Ｐ［［ＰＴ ５
ＥＩＢ ＷへＩＴ２ ＩＲＥ’ＰＴ００
１１ ＰＳＫＩＰ ００１１ ００１１ Ｐ
Ｒ［ＰＩ ５ＥＴＩＩ ＷＡＩＩ３ ＦＲＥ円
０１００ ＲＴＩＩＮ ０１００
０１００ ＤＥＣＯＤＥ ＣＬＲＡ
ＦＩＡＧ八０１へ１ ＣＡＬＬ ０１
０１ ０１０１ ＲＩＫＮ Ｃ
Ｉ’ＲＢ ＦＬＡＧＢｏｌｌｏ ？
０１１０ ０１１０ ＲＩＩＮＩ’ＸＩＣＬＲＣ
ｒＬＡＧＧｏｌｉｌ ＪＩＪ）ＩＰ ０７１
１ ０ｉ１１ ｆｔ１ＪＮＩＥＸＴｃＩ
−１ｔＣＦｌ−ＡＧｌｌｏｏｏ ＤＩＥＣ１０００１
０００１，１＋１）ＩＰｌｏｏｌ １００１
１００１ ＪＩＩＭＰｌｏｌｏ ＤＳＣＯ
Ｉ）Ｅ １０１０ １０１０ １ＣＡ
ＩＬ１ｏｉｌ ＦＤＣＯＤＩＥ １０１１
１０１１ ＩＣ八へ土１１００ ＴＳＫＴＰ １
１００ １１００ １ＲＩＲＮ１１０１ ＩＪＩ
ＩＨＰ １１０１ １１０１ ＦＲＴＲＮｌｌ
ｌｏ ＴＲＥＰＴ １１１０ １１１０ ｆ
ｔ、Ｉ開Ｐ１１１１ ＦＲＥＰＴ １１１１
１１１１ ＲＪＩＩＩ（Ｐ
第１図は本発明ににリシステム全体を示Ｊ−ブ１コック
図、第２図は第１図のシステムの例示的な中火処理装置
（ＣＩ’１１＞を示すブロック図、第３図は第２図のＣ
ＰＩＩの垂直方向のシーケンス装置を示す更に特定的な
ブ１］ツク図、第４図は第２図のＣＰＩＩのマイク１］
修飾装置を示す更に特定的なブロック図、第５図乃至第
７図は第１図のシステムのためのシステム・バス・プロ
１〜コールの制御に役立つ例示的な′［１シツクを示寸
ブロック図、第８図および第８Ａ図は第１図のシステム
Ｉ１０インターフＴ、 −ス装詔を示すブロック図、第
８Ｂ図は第８図および第８Ａ図のシステムＩ１０インタ
ーフェース装置の一部を示す更に特定的なブロック図、
第９図は第８図お」；び第８１３図のマスター制御装置
の有限状態機械および制御ロジックを示す更に特定的な
［ｌシック図、第１０図は第８Ａ図および第８Ｂ図のマ
イクロＮ０ＶＡ有限状態機械おＪ：び制御ロジックを示
す更に特定的なロジック図、第１１図および第１２図は
第８図、第８Ａ図および第８Ｂ図のマイク−１０４，− クロＮ ＯＶ 醐ｅ−リング・ロジックを示す更に特定
的’＋にロジック図、第１３図は第８図の周波数合成装
置を示す更に特定的４ｒブロック図、第１４図は第１３
図の周波数合成装置の操作のため用いられるパージング
算法を示すヂヤ−１・、および第１５図は２つの例示的
な入力信号から生じる如き周波数合成装置の出力信号を
示す例示的なタイミング図である。 １０・・・マイクロプロレサ・チップ（ＣＰＩＩ）１１
・・・システム・バス １２・・・記憶システム
１３・・・外部マイクロ制御チップ（ＸＭＣ）１４・・
・システム入出力インターフェース装置１５、１５Ａ・
・・バ ス １６・・・マーｒクロ］−ド・バス １７・・・システムＩ１０装置 １８・・・バス・トランシーバ １９・・・マイクロ命令レジスタ（Ｉｎ）２０・・・プ
ログラム・カウンタ（ＰＣ）レジスタ２１・・・レジス
タ・ファイル ２２・・・演算論理装置（＾Ｌ ＩＩ ）兼シフター装
置２３〜２６・・・内部バス ３１・・・垂直ブノ向制御読出し専用メモリー（ＲＯＭ
）３１３２・・・水平方向制御ＲＯＭ ３３・・・垂直方向順序句（プロシック３４・・・マイ
クロ修飾ロジック ３５・・・水平方向復号ロジック ３９・・・内部バス ４０・・・復号制御プログラム・「コシツク列（ＰＬＡ
）装置４１、４３．４４・・・内部バス ５０・・・局部装置ｔｆｆｉ（ＰＩＴ、 ＲＴＣ１０進
カウンタ）５１・・・周波数合成装置兼ポー速度選択装
置５５、５６・・・ビ ン ５７．５８・・
・レジスタ５９、６０・・・有限状態機械（ＦＳ）Ｉ）
前制御ロジック６１・・・ＲＡＭ 装置 ６２・・・マスク不能割込み（ＮＨＴ）レジスタ６３・
・・物理的アドレス／データ（ＰＡＤＸ）ピン６４・・
・ドライバ兼マルチプレク刀回路６５・・・内部Ｕバス
６６・・・内部バス６γ・・・一時的アド
レス／データ・レジスタ６８・・・マイクロＮＯＶへカ
ウンタ ６９・・・下位バイトマイクロＮ０ＶＡシフ１〜レジス
タ７１・・・ピ ン ７２・・・マイクロＮ０ＶＡ ＦＳＨ兼制御］］シック
７３・・・ライクｎへ０Ｖ八ポール・レジスタ７４・・
・ジャンパ・レジスタ ７５・・・マスター制御ＦＳＨ
７６・・・マイクｒｌＮＯＶＡ命令しジスタ兼１（号ロ
ジック７７・・・マイクロＮＯＶ＾−Ｌ位パイ１〜レジ
スタ７８・・・マイクロＮ０ＶＡバス・ピン７９・・・
Ｄレジスタ ８０・・・クロック速度ラッチ兼復号ＲＯＨ８１・・・
高カウンＩ〜位回兼分解ＲＯＭ８２・・・分母選択ＲＯ
Ｍ ８３・・・大小整数選択Ｒ叶８４・・・分
母カウンタ ８５・・・整数カウンタ１００・・
・垂直方向ブ］〕グラム・カウンタ装置１０１・・・マ
ルヂプレクリー装圓 １０２・・・制御ロジック １０５・・・入力マルチプレクサ
図、第２図は第１図のシステムの例示的な中火処理装置
（ＣＩ’１１＞を示すブロック図、第３図は第２図のＣ
ＰＩＩの垂直方向のシーケンス装置を示す更に特定的な
ブ１］ツク図、第４図は第２図のＣＰＩＩのマイク１］
修飾装置を示す更に特定的なブロック図、第５図乃至第
７図は第１図のシステムのためのシステム・バス・プロ
１〜コールの制御に役立つ例示的な′［１シツクを示寸
ブロック図、第８図および第８Ａ図は第１図のシステム
Ｉ１０インターフＴ、 −ス装詔を示すブロック図、第
８Ｂ図は第８図および第８Ａ図のシステムＩ１０インタ
ーフェース装置の一部を示す更に特定的なブロック図、
第９図は第８図お」；び第８１３図のマスター制御装置
の有限状態機械および制御ロジックを示す更に特定的な
［ｌシック図、第１０図は第８Ａ図および第８Ｂ図のマ
イクロＮ０ＶＡ有限状態機械おＪ：び制御ロジックを示
す更に特定的なロジック図、第１１図および第１２図は
第８図、第８Ａ図および第８Ｂ図のマイク−１０４，− クロＮ ＯＶ 醐ｅ−リング・ロジックを示す更に特定
的’＋にロジック図、第１３図は第８図の周波数合成装
置を示す更に特定的４ｒブロック図、第１４図は第１３
図の周波数合成装置の操作のため用いられるパージング
算法を示すヂヤ−１・、および第１５図は２つの例示的
な入力信号から生じる如き周波数合成装置の出力信号を
示す例示的なタイミング図である。 １０・・・マイクロプロレサ・チップ（ＣＰＩＩ）１１
・・・システム・バス １２・・・記憶システム
１３・・・外部マイクロ制御チップ（ＸＭＣ）１４・・
・システム入出力インターフェース装置１５、１５Ａ・
・・バ ス １６・・・マーｒクロ］−ド・バス １７・・・システムＩ１０装置 １８・・・バス・トランシーバ １９・・・マイクロ命令レジスタ（Ｉｎ）２０・・・プ
ログラム・カウンタ（ＰＣ）レジスタ２１・・・レジス
タ・ファイル ２２・・・演算論理装置（＾Ｌ ＩＩ ）兼シフター装
置２３〜２６・・・内部バス ３１・・・垂直ブノ向制御読出し専用メモリー（ＲＯＭ
）３１３２・・・水平方向制御ＲＯＭ ３３・・・垂直方向順序句（プロシック３４・・・マイ
クロ修飾ロジック ３５・・・水平方向復号ロジック ３９・・・内部バス ４０・・・復号制御プログラム・「コシツク列（ＰＬＡ
）装置４１、４３．４４・・・内部バス ５０・・・局部装置ｔｆｆｉ（ＰＩＴ、 ＲＴＣ１０進
カウンタ）５１・・・周波数合成装置兼ポー速度選択装
置５５、５６・・・ビ ン ５７．５８・・
・レジスタ５９、６０・・・有限状態機械（ＦＳ）Ｉ）
前制御ロジック６１・・・ＲＡＭ 装置 ６２・・・マスク不能割込み（ＮＨＴ）レジスタ６３・
・・物理的アドレス／データ（ＰＡＤＸ）ピン６４・・
・ドライバ兼マルチプレク刀回路６５・・・内部Ｕバス
６６・・・内部バス６γ・・・一時的アド
レス／データ・レジスタ６８・・・マイクロＮＯＶへカ
ウンタ ６９・・・下位バイトマイクロＮ０ＶＡシフ１〜レジス
タ７１・・・ピ ン ７２・・・マイクロＮ０ＶＡ ＦＳＨ兼制御］］シック
７３・・・ライクｎへ０Ｖ八ポール・レジスタ７４・・
・ジャンパ・レジスタ ７５・・・マスター制御ＦＳＨ
７６・・・マイクｒｌＮＯＶＡ命令しジスタ兼１（号ロ
ジック７７・・・マイクロＮＯＶ＾−Ｌ位パイ１〜レジ
スタ７８・・・マイクロＮ０ＶＡバス・ピン７９・・・
Ｄレジスタ ８０・・・クロック速度ラッチ兼復号ＲＯＨ８１・・・
高カウンＩ〜位回兼分解ＲＯＭ８２・・・分母選択ＲＯ
Ｍ ８３・・・大小整数選択Ｒ叶８４・・・分
母カウンタ ８５・・・整数カウンタ１００・・
・垂直方向ブ］〕グラム・カウンタ装置１０１・・・マ
ルヂプレクリー装圓 １０２・・・制御ロジック １０５・・・入力マルチプレクサ
Claims (1)
- 【特許請求の範囲】 １、各々が異なるパルス周波数を有する複数の入力パル
ス信号のいずれかに応答して同じ擬似安定パルス周波数
を有する出力パルス信号を生じる周波数合成装置におい
て、 前記の選択された入力パルス信号から選択された数の連
続グループの入力パルスを提供するため前記入力パルス
信号の選択された１つに応答する第１の装置と、 各連続グループの入力パルス毎に１つの出力パルスを提
供するため前記の選択された数の連続グループの入力パ
ルスに応答する第２の装置とを含み、前記出力パルスは
前記出力信号を形成することを特徴とする周波数合成装
置。 ２、前記各グループにおける入力パルス数が大きな整数
又は小さな整数として識別される２つの選択された整数
の１つであることを特徴とする特許請求の範囲第１項記
載の周波数合成装置。 ３、前記の選択された整数が連続する整数であることを
特徴とする特許請求の範囲第２項記載の周波数合成装置
。 ４、前記第１の装置が、前記の選択された整数が大きな
整数である時これを識別する大小信号を生じるため前記
の選択された入力信号に応答する装置を含むことを特徴
とする特許請求の範囲第２項又は第３項記載の周波数合
成装置。 ５、前記大小信号生成装置が読出し専用メモリーである
ことを特徴とする特許請求の範囲第４項記載の周波数合
成装置。 ６、前記第１の装置が、前記の連続する入力信号グルー
プを表わす符号化信号を生じるため、前記大小信号およ
び前記の選択された入力信号とに応答する整数選択装置
を更に含み、 前記第２の装置が前記符号化信号に応答して前記出力パ
ルスを生じる装置を含むことを特徴とする特許請求の範
囲第４項記載の周波数合成装置。 ７、前記整数選択装置が読出し専用メモリーであること
を特徴とする特許請求の範囲第６項記載の周波数合成装
置。 ８、前記出力パルス生成装置がカウンタであることを特
徴とする特許請求の範囲第７項記載の周波数合成装置。 ９、前記第１の装置が予め選択された周期を有する再循
環される形式で前記連続グループの入力パルスを提供し
、 前記第１の装置が、 前記の予め選択された周期を有する再循環信号を生じる
ため前記の予め選択された入力信号に応答する装置を含
み、 前記大小信号生成装置は更に、前記の予め選択された周
期に従つて前記大小信号を生じるため前記再循環信号に
応答することを特徴とする特許請求の範囲第８項記載の
周波数合成装置。 １０、前記再循環信号生成装置が読出し専用メモリーで
あることを特徴とする特許請求の範囲第９項記載の周波
数合成装置。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US120272 | 1980-02-11 | ||
| US120291 | 1980-02-11 | ||
| US120271 | 1980-02-11 | ||
| US120292 | 1980-02-11 | ||
| US06/120,271 US4371925A (en) | 1980-02-11 | 1980-02-11 | Data processing system having unique bus control operation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61262830A true JPS61262830A (ja) | 1986-11-20 |
| JPS6315608B2 JPS6315608B2 (ja) | 1988-04-05 |
Family
ID=22389252
Family Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1886681A Pending JPS56153449A (en) | 1980-02-11 | 1981-02-10 | Data processing system |
| JP61068243A Granted JPS61262867A (ja) | 1980-02-11 | 1986-03-26 | デ−タ処理システム |
| JP61068245A Pending JPS61262868A (ja) | 1980-02-11 | 1986-03-26 | デ−タ処理システム |
| JP61068244A Granted JPS61262830A (ja) | 1980-02-11 | 1986-03-26 | デ−タ処理システム |
Family Applications Before (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1886681A Pending JPS56153449A (en) | 1980-02-11 | 1981-02-10 | Data processing system |
| JP61068243A Granted JPS61262867A (ja) | 1980-02-11 | 1986-03-26 | デ−タ処理システム |
| JP61068245A Pending JPS61262868A (ja) | 1980-02-11 | 1986-03-26 | デ−タ処理システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4371925A (ja) |
| JP (4) | JPS56153449A (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56152049A (en) * | 1980-04-25 | 1981-11-25 | Toshiba Corp | Microprogram control system |
| US5146572A (en) * | 1980-11-17 | 1992-09-08 | International Business Machines Corporation | Multiple data format interface |
| US4525780A (en) * | 1981-05-22 | 1985-06-25 | Data General Corporation | Data processing system having a memory using object-based information and a protection scheme for determining access rights to such information |
| US4535453A (en) * | 1982-12-27 | 1985-08-13 | Siemens Corporate Research & Support, Inc. | Signaling input/output processing module for a telecommunication system |
| US4626985A (en) * | 1982-12-30 | 1986-12-02 | Thomson Components - Mostek Corporation | Single-chip microcomputer with internal time-multiplexed address/data/interrupt bus |
| US4530053A (en) * | 1983-04-14 | 1985-07-16 | International Business Machines Corporation | DMA multimode transfer controls |
| US4530093A (en) * | 1983-07-05 | 1985-07-16 | International Standard Electric Corporation | PCM Telecommunications system for voice and data |
| US4538262A (en) * | 1983-08-03 | 1985-08-27 | Rca Corporation | Multiplex bus system for controlling the transmission of data between a master control unit and a plurality of remotely located receiver-transmitter units |
| US4622630A (en) * | 1983-10-28 | 1986-11-11 | Data General Corporation | Data processing system having unique bus control protocol |
| US4901235A (en) * | 1983-10-28 | 1990-02-13 | Data General Corporation | Data processing system having unique multilevel microcode architecture |
| US4744078A (en) * | 1985-05-13 | 1988-05-10 | Gould Inc. | Multiple path multiplexed host to network data communication system |
| US4908749A (en) * | 1985-11-15 | 1990-03-13 | Data General Corporation | System for controlling access to computer bus having address phase and data phase by prolonging the generation of request signal |
| GB2188759B (en) * | 1986-04-05 | 1990-09-05 | Burr Brown Ltd | Data processing with op code early comparison |
| US5010476A (en) * | 1986-06-20 | 1991-04-23 | International Business Machines Corporation | Time multiplexed system for tightly coupling pipelined processors to separate shared instruction and data storage units |
| US5151986A (en) * | 1987-08-27 | 1992-09-29 | Motorola, Inc. | Microcomputer with on-board chip selects and programmable bus stretching |
| US5003463A (en) * | 1988-06-30 | 1991-03-26 | Wang Laboratories, Inc. | Interface controller with first and second buffer storage area for receiving and transmitting data between I/O bus and high speed system bus |
| US5261057A (en) * | 1988-06-30 | 1993-11-09 | Wang Laboratories, Inc. | I/O bus to system interface |
| US5167021A (en) * | 1988-09-19 | 1992-11-24 | Ncr Corporation | Multimedia interface device and method |
| US5148545A (en) * | 1989-07-21 | 1992-09-15 | Clearpoint Research Corporation | Bus device which performs protocol confidential transactions |
| US5274795A (en) * | 1989-08-18 | 1993-12-28 | Schlumberger Technology Corporation | Peripheral I/O bus and programmable bus interface for computer data acquisition |
| JP2962886B2 (ja) * | 1991-07-19 | 1999-10-12 | 三菱電機株式会社 | Ｔｄｍａ処理装置 |
| US5974259A (en) * | 1996-09-18 | 1999-10-26 | International Business Machines Corporation | Data processing system and method of operation having input/output drivers with reduced power consumption and noise levels |
| US6591358B2 (en) * | 2001-01-26 | 2003-07-08 | Syed Kamal H. Jaffrey | Computer system with operating system functions distributed among plural microcontrollers for managing device resources and CPU |
| US9524264B2 (en) | 2014-06-26 | 2016-12-20 | Qualcomm Incorporated | Generating combined bus clock signals using asynchronous master device reference clocks in shared bus systems, and related methods, devices, and computer-readable media |
| US20170323240A1 (en) | 2016-05-06 | 2017-11-09 | General Electric Company | Computing system to control the use of physical state attainment with inspection |
| CN117118828B (zh) * | 2023-10-23 | 2024-01-23 | 上海芯联芯智能科技有限公司 | 一种协议转换器、电子设备及一种配置方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3815099A (en) * | 1970-04-01 | 1974-06-04 | Digital Equipment Corp | Data processing system |
| US3813651A (en) * | 1971-12-29 | 1974-05-28 | Tokyo Shibaura Electric Co | Data processing system |
| US3932841A (en) * | 1973-10-26 | 1976-01-13 | Raytheon Company | Bus controller for digital computer system |
| US3940743A (en) * | 1973-11-05 | 1976-02-24 | Digital Equipment Corporation | Interconnecting unit for independently operable data processing systems |
| US4050096A (en) * | 1974-10-30 | 1977-09-20 | Motorola, Inc. | Pulse expanding system for microprocessor systems with slow memory |
| US3997896A (en) * | 1975-06-30 | 1976-12-14 | Honeywell Information Systems, Inc. | Data processing system providing split bus cycle operation |
| US4096571A (en) * | 1976-09-08 | 1978-06-20 | Codex Corporation | System for resolving memory access conflicts among processors and minimizing processor waiting times for access to memory by comparing waiting times and breaking ties by an arbitrary priority ranking |
| US4050097A (en) * | 1976-09-27 | 1977-09-20 | Honeywell Information Systems, Inc. | Synchronization technique for data transfers over an asynchronous common bus network coupling data processing apparatus |
| US4085448A (en) * | 1976-10-04 | 1978-04-18 | International Business Machines Corporation | Data communication bus structure |
| JPS53139941A (en) * | 1977-05-13 | 1978-12-06 | Toshiba Corp | Connection system for input and output control unit |
| US4128883A (en) * | 1977-09-30 | 1978-12-05 | Ncr Corporation | Shared busy means in a common bus environment |
| JPS5483726A (en) * | 1977-12-16 | 1979-07-04 | Fujitsu Ltd | Memory access processing system of data processing system |
-
1980
- 1980-02-11 US US06/120,271 patent/US4371925A/en not_active Expired - Lifetime
-
1981
- 1981-02-10 JP JP1886681A patent/JPS56153449A/ja active Pending
-
1986
- 1986-03-26 JP JP61068243A patent/JPS61262867A/ja active Granted
- 1986-03-26 JP JP61068245A patent/JPS61262868A/ja active Pending
- 1986-03-26 JP JP61068244A patent/JPS61262830A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4371925A (en) | 1983-02-01 |
| JPS61262868A (ja) | 1986-11-20 |
| JPS6258028B2 (ja) | 1987-12-03 |
| JPS6315608B2 (ja) | 1988-04-05 |
| JPS56153449A (en) | 1981-11-27 |
| JPS61262867A (ja) | 1986-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61262830A (ja) | デ−タ処理システム | |
| JPS6030974B2 (ja) | プロシージヤ呼出し装置 | |
| JPS621028A (ja) | マイクロ制御装置 | |
| JPS5960652A (ja) | デ−タ処理装置 | |
| JPS5935056B2 (ja) | デ−タ処理装置 | |
| US4287561A (en) | Address formulation interlock mechanism | |
| JPS6319854Y2 (ja) | ||
| US10387164B2 (en) | Method for initializing peripheral component interconnect express interface card | |
| CN110175139B (zh) | 一种usb设备的通用调试方法及usb设备 | |
| US20090106540A1 (en) | Apparatus and method for remanipulating instructions | |
| JPS58107977A (ja) | 記憶装置へのアクセス方式 | |
| JP2758624B2 (ja) | マイクロプログラムの調速方式 | |
| KR890007164A (ko) | 디지탈 데이타 처리기 및 그 방법 | |
| Croucher | The BIOS Companion | |
| JP3057732B2 (ja) | 情報処理装置 | |
| JP2763655B2 (ja) | 半導体集積回路 | |
| JPH05189231A (ja) | 命令フェッチにおけるエラー処理方式 | |
| JPS62191931A (ja) | マイクロプログラム制御装置 | |
| JPS63293797A (ja) | Ｅｅｐｒｏｍへの書込み制御装置 | |
| JPS58103253A (ja) | 通信制御装置 | |
| JPH01123324A (ja) | マイクロコンピュータ | |
| JPH0333929A (ja) | マイクロプログラム制御装置 | |
| JPS61239330A (ja) | マイクロプログラム修正方式 | |
| JPH01237862A (ja) | アドレス送信装置及び受信装置 | |
| JPH01180635A (ja) | プロセッサ構成方式 |