JPS621028A - マイクロ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 木１肌座皮亙比！ 本発明は一般的にはマイクロ制御装置に関し。

具体的にはデータ処理システムの中央処理ユニットへ接
続された制御ユニットと複数の記憶ユニットとの間で生
じるデータ転送を制御するマイクロ制御装置に関する。

皇見勿肢亙 データ処理システムのスループット（ｔｈｒｏｕｇｈｐ
ｕｔ（以下余白） は、大部分周辺記憶装置と中央処理ユニツ）（ＣＰＵ）
との間でデータを転送するシステム能力に依存する。通
常、所与の記憶装置とＣＰＵとの間の転送通路は、チャ
ネル、制御ユニット、制御装置（ｃｏｎｔｒｏｌｌｅｒ
）ｔ−含む。一般的に、制御ユニット性標準インターフ
ェイス金介してチャネルへ接続された別個のユニットで
ある。例えばディスク・ファイルの如き記憶装置は、デ
ィスク・ファイル制御装置と１群の（６個又は８個の）
ディスク・ファイルとより成るストリング（ｓｔｒｉｎ
ｊｒ）構成体として配列される。これらのディスク・フ
ァイルは制御インターフェイスを介して制御装置へ接続
されている。制御装置は他のインターフェイスを介して
制御ユニットへ接続されている。このような構成体の１
例は、ブロック・マルチプレクサ・チャネルを介してシ
ステム／３６０又は３７０へ接続されているＩ　ＢＭ３
８３０様式■制御ユニットである。、５８３０様式■制
御エニツｌ−は、様式３３３０．３３４０．３３５０デ
イスク・ファイルの如き１つ又はそれ以上のストリング
状ディスク記憶装置をシステムへ接続するために使用さ
れる。

ストリングは制御装置及びディスク・ドライブ（駆動装
置）ｔ−含むＡボックスよ構成る。制御装置はＣＴＬイ
ンターフェイスと呼ばれる標準ＩＢＭインターフェイス
によって制御ユニットへ接続され、更にファイル制御イ
ンターフェイス（ＦＣ工）と呼ばれる他の標準インター
フェイスによって駆動装置へ接続される。

制御装置の一般的機能は、制御ユニットによって出さ′
ｎた指令又は副指令を解釈しかつ実行することである。

これら副指令の実行は、２つのインターフェイスを制御
し、トラック・フォーマット全制御し、データがファイ
ルへ転送される時にそれを刻時かつ直列化し、データが
ファイルから転送される時にそれを非直列化し、適幽な
誤シ訂正ハードウェアを用いて転送されたデータの完全
性を検査し、制御装置及び付加されたディスク・ファイ
ルの状態全制御ユニットへ与え、誤シが発生した時に、
要求に応じてシステムを診断評価することを含む。

ファイル制御装置は、大型集積回路技術を用いたものが
発表されている。このような制御装置は、コスト面では
最初の機能に変更又は追加がなければ、非常に望ましい
ものに見える。しかし、新しい機能の追加の如く変更金
施さねばならない時には、１個又はそれ以上の大型集積
モジュールを設計変更せねばならない。この設計変更は
、時間がかかると共に費用が高価であシ、従って全体的
コストを増加させる。

ＬＳＩ合成論理（ｃｏｍｂｉｎａｔｏｒｉａｌ　　ｌｏ
ｇｉｃ）、の非柔軟性を解決する１つの明白な手段は、
マイクロプロセッサを使用することである。マイクロプ
ロセッサは、１度設計された後でも、単にマイクロプロ
グラムを変更するだけで新しい機能へ適合するよう容易
かつ迅速に変更することができ、・よってＬＳＩの制約
を避けることができる。

しから構成される装置と指令を発するユニットとの間で
、高いデータ転送速度を維持することが必要となる時、
マイクロプロセッサを使用することはできない。１．７
５メガバイト／秒内のデータ転送速度においては、指令
は数ナノ秒内に解読され、制御装置による応答が発生さ
れねばならない。先行技術によるマイクロプロセッサは
、このように、早いデータ転送速度へ有効に対処するた
めＫは、合成論理よ〕あま）Ｋも高価であシ低速であっ
た。

従って、データ転送速度にマツチし比速度で制御ユニッ
トからのマクロ命令ｔ−解釈することができ、選択され
たファイルと制御ユニットとの間で最短時間で接続を達
成するよ５２つのインターフェイス全制御することがで
き、インターフェイスへ付加された多数の装置と柔軟性
をもって協動することができ、早いデータ転送速度を有
するディスク・ファイルと迅速に同期を達成することが
できる、改善された低コスト制御装置が必要となる。

概説 簡単に言えば、第１図に示されるようにマイクロ制御装
置１０を設けた場合、１群の高バクオーマンス・ファイ
ルを制御するために必要な柔軟性、速度、データ記憶、
応答性、工１０能力、同期性を得ることができる。

柔軟性は１マシン・サイクルで実行される次表の６０個
の命令によって与えられる。

この命令群は、制御装置の適用業務中段も多く使用され
る機能を与えるように選択されておシ、かつ最少の（１
マシン・サイクル）制御時間内で所与の機能を与える特
別の命令を含んでいる。これら命令の要約を簡単に示せ
ば次の通シである。

（４）　ビット又は栄件のテスト、及びサブルーチン・
ブランチを含む４個のブランチ命令（ＢＯＢ。

ＢＯＣ，ＢＲ，ＢＡＬ） （Ｂ）　　自動的に増進される直接及び間接アドレシン
グを有する４個のローカル記憶命令（ＦＩＭＸＳＩＭＸ
ＦＩＤｌＳＩＤ） （Ｃ）　　ハーフバイトＡＬＵ動作（内部又は外部）の
６個の即値命令（ＲＩＭ） （Ｄ）　　フルパイ）ＡＬＵ動作（内部又は外部）の７
個のレジスタ対レジスタ命令（ＲＲ） （勾　１個のレジスタ・ロード即値命令（ＬＲＩ）（Ｆ
′）即値及び間接の２個の遂行命令（ＥＸＩ、ＥＸＩＤ
） （６）即値、間接、リンクの３個のレジスタ依存ブラン
チ命令（ＢＯＲ，ＢＯＲＩ、ＢＯＲＬ）＠　１個のマス
ク設定命令（ＳＴＭ） （Ｉ）１個のリンク１．２、又はスタック・レジスタか
らの復元命令（ＲＡＲ） （Ｊ）　　１個のマシン・レベル設定命令上記の各命令
を低コスト読取専用記憶機構へ記憶させた場合、５００
ナノ秒内の早いサイクルで命令を実行できることが実証
される。

各命令は１サイクルを要するのみであシ、内部乃至外部
インターフェイスの広範囲の使用又は間接アドレシング
によって、多くの命令７５にアっても全体的効率及びス
ループットが改善される。

マイクロ制御装置の応答性は、完全優先順位エンコーダ
及びトラップ・サイクル・ハードウェアを含むトラップ
・システムと、８つのトラップの任意のもの又は全てを
選択的に能動化又は無能化するマ玉り・レジスタとによ
って与えられる。これによって、マイクロ制御装置は外
部のトラップ信号へ１マシン・サイクル内で応答するこ
とができる。トラップ割込みレベルは、異ったレジスタ
を選択するのに時間損失を生じることなく（即ち、アド
レスのページングなしに）、大きなレジスタ群ｔ−特定
の機能及びインターフェイスへゆだねる能力をマイクロ
コードへ与える。トラップ・レベルは制御装置が動作す
る８つのレベルに対応する。

２５６バイトより成る大型ローカル記憶機構は、各マシ
ン・レベルのために十分な内部レジスタとなるばかシで
なく、一時的データ・バッファとなる。更に、各レベル
のために８個のレジスタｒ含むプログラム・スタック領
域が設けられている。

状況兼マスク・レジスタのために２個のレジスタがあシ
、ネスト・リンク機能のためのブツシュポツプ・スタッ
ク用に４個のレジスタがあシ、トラップが取られる時の
ＲＯＳアドレスを記憶するため２個のレジスタがある。

制御装置の命令セット及び直接アドレシング方式の重要
な機能は、全てのレジスタ、プログラム・スタック、デ
ータ・バッファ領域全全ての外部Ｉ１０インターフェイ
スに対して即時に利用可能とすることである。

これは、制御装置が任意のマシン・レベルで動作してい
る間、それが依然と（７て全ての外部工１０インターフ
ェイスへ直接にアドレシングできることを意味する。マ
イクロコードをして任意の時間に任意のマシン・レベル
へ強制せしめる１個の命令が設けられている。

全ての外部インターフェイスとマイクロ制御装置との間
のＩ１０リンクは、入力及び出力ポートによって与えら
れる、入力ポートはファネルの如き複数の入力二二ツ）
ｆ含み、そこでは制御ユニット及び駆動装置からの出力
信号が制御装置へ伝えられる。出力ポートは、入力信号
全制御ユニット及び駆動装置へ与えるため、制御装置の
ための複数の出カニニットに含む。これらポートのユニ
ットは、１個又はそれ以上の命令によってアドレス可能
である。直接にアドレスできるユニットの数全最犬にす
るために、入カニニット及び出カニニットは同一アドレ
スを与えられ、そのアドレスは２つの異ったユニットの
ために利用される。マイクロ制御装置は、そこへの全て
の入力がマシン・サイクルの入力位相中にゲート・イン
され、全ての外部レジスタがマシン・サイクルの出力位
相中にロート°されるという事笑によって、それらユニ
ット全識別する。

入力ポート構成の他の重要な特徴は、入力もしくはゲー
ト（ファネル）が、他の構成で使用される通常の双方向
性Ｉ１０レジスタよ）も少数のノ・−ドウエアでよいこ
とであシ、従って入力ポートは安価になる。

外部アドレスの構造は、０から１５までの１６個の異つ
友外部アドレスを与える。これは全部で３２Ｘ８（２５
６）本より成る独特のインターフェイス線のために１６
人カニニット１６出カニニツト・レジスタを可能とする
。

同期能力はマイクロ制御装置の全体的効率及びデータ・
スループット金高める大きな要素である。

マイクロ制御装置は多様な速度で機能するよう設計され
るので、マシン・サイクルはファイル・データ・バイト
速度と同期することができる。これはデータ間の全ての
デスキュー（ｄｅｓｋｅｗ　）ｆ除去し、従って通常の
データ及び制御信号をデスキューする場合に失われる時
間を最小にするととができる。通常、異った装置間で生
じる広範囲の公差を許容するために、機能及びタイミン
グについて「充填」全行う必要はない。

本発明の詳細な開示 第１図に示されるように、マイクロ制御装置１０は制御
ユニット１１とディスク駆動装置１３のストリング１２
との間で生じる情報転送を制御するように機能する。制
御ユニット１１は制御（ＣＴＬ）インターフェイス１６
ｔ−介して制御装置へ接続されている。ストリング１２
は、ファイル制御（ＰＣＩ）インターフェイス１７を介
して制御装置１０へ接続されている。

第１Ａ図に示される如＜、ＣＴＬインターフェイス１６
は記憶制御ユニット１１ｆｆｉ１個又はそれ以上の制御
装置へ接続する定めに使用される１組の線である。記憶
制御ユニット１１から制御装置の入力ポートへ導かれる
信号線は次のものを含む。

ＣＴＬバス・アウト ＣＴＬバス・アウトは１バイトのデータ及びパリティの
ために９本の線を含む。バス・アウトは、タグ・ゲート
が存在する時に指令情報とタグ修飾ピッ）ｋ転送し、同
期アウト信号が存在する時に、ディスク駆動装置へ記録
されるべき情報全転送する。

ＣＴＬタグ・バス ＣＴＬタグ・バスは５ピツトのデータ及び１パリテイ・
ビットの制御情報のために６本の線よシ構成される。

ＣＴＬタグ・ゲート ＣＴＬタグ・ゲートはＣＴＬバス・アウト及びＣＴＬｊ
１グ・バス全ゲートする次めに使用される１本の線であ
る。

ＣＴＬ選択保持 ＣＴＬ選択保持は、駆動装置が選択される時にアクチブ
にされかつ維持される１本の線である。

それは、駆動装置上で最後の動作が実行された後に、終
了信号が駆動装置から受取られてそれが認識されるまで
、アクチブのままである。

同期アウト 同期アウトはデータ転送動作の間にデータを有効化しか
つそれ全バス・アウトヘゲートする１本の線である。

終了応答 終了応＠は、制御装置から通常終了信号又はチェック終
了信号を受取ったことを制御装置へ認識させるため、制
御ユニットによシ使用される１本の線である。

制御装置の出力ポートから記憶制御ユニット１１へ導か
れる信号線は次の通うである。

ＣＴＬパス・イン ＣＴＬパス・インは１バイトのデータ及びパリティのた
めに９本の線から構成される。ＣＴＬバス・インは、読
出し動作の間に同期イン信号をゲート用に使用してディ
スクから記憶制御ユニット１１ヘデータを転送する。更
にＣＴＬバス・インは、通常終了、チェック終了、又は
タグ有効の各線がアクチブである時、情報を記憶制御ユ
ニット１１へ転送するために使用される。

同期イン 同期インは、データが制御ユニット１１へ転送されてい
る間、ＣＴＬバス・インを有効化しかクゲートするため
に使用される１本の線である。同期インは制御ユニット
から１バイトのデータを要求するために使用される。

選択アクチブ 選択アクチブは、選択シーケンスが成功した後にアクチ
ブとなル、選択保持がアクチブである間、正しい選択を
指示するためにアクドブにされる１本の線である。

タグ有効 タグ有効は、タグ解読値が制御装置によって受取られた
ことを示すために１制御ユニツトからのタグ・ゲートに
応答して上昇する１本の線である。

通常終了 通常終了は、動作の通常の終了地点へ達したことを制御
ユニット１１へ示すために使用される１本の線である。

チェック終了 チェック終了は、異常な終了条件が存在すること金示す
ために使用される１本の線である警報線 警報線は３本の線よ構成シ、２不が選択され１本が選択
されない。警報選択１は、選択された制御装置又は駆動
装置にエラー条件があること金示すために使用される。

警報選択２は、ビジー条件を示すために使用される。警
報非選択１は、ポーリング・シーケンスが制御ユニット
によって要求されていることを制御ユニットへ教えるた
めに使用される。

第１Ｂ図に示されるＰＣＩインターフェイス１７杖、５
本の制御パス及び４本の雑多な制御及びデータ線よ構成
る。ＰＣＩインターフェイス１７は８個までの駆動装置
のために使用できる。駆動装置との間の全てのインター
フェイス線は多重化され、従って制御装置によって発生
された全ての信号は、全ての駆動装置によって受取られ
る。同様に、異った駆動装置から導かれた同様の信号は
、共通線を介して制御装置へ転送するためにＯＲ結合さ
れる。インターフェイス上の全てのゲート信号は、マイ
クロ制御装置の制御の下にある、駆動装置からの基準パ
ルス及び読出し曹込みデータは、平衡し友双方向性読出
し書込みデータ・ケーブル上を搬送される。

ＰＣＩインターフェイスは次のようなバス及び線よ構成
る。

選択パス 選択パスは、異った駆動装置全選択するために使用され
る８本の線と、所与の駆動装置を手動作で選択するため
操作員によって使用される２本の独特の線よ構成る。所
与の時点では、これら線の１本のみがアクチブである。

選択パスは出力ポートのユニットへ接続される。

装置タグ・パス 装置タグ・パスは５本の信号線及び１本のパリティ線よ
構成る。５本の線上にあるデータは、駆動バス・アウト
上のデータに従って、所与のレジスタの感知及びセット
、探索動作の開始、所与のトリガのセット等の如く、選
択された駆動装置中で特定の機能を笑行するために使用
される。装置タグ・バスは出力ポートのユニットへ接続
される。

装置パス・アウト 装置バス・アウトは１バイトのデータ及び１つのパリテ
ィのために９本の線より成る。１バイトの解釈は、前述
した装置タグ・バスによって制御される。装置バス・ア
ウトは出力ポートのユニットへ接続される。

注意／選択応答バス このバスは駆動装置から制御装置入力ポートへの注意又
は選択情報全搬送する９本の線よ構成る。

注意情報は駆動装置アドレスに従って与えられる。

選択情報は選択された駆動装置のアドレスを含む。

装置バス・イン 装置バス・インは、選択された駆動装置から制御装置入
力ポートのユニットへ感知又は状況情報を搬送する８本
のデータ線及び１本のパリティ線よ）成る。

タグ・ゲート これは、装置タグ・バス及び装置バス・アウトの双方を
ゲートするため、制御装置出力ポートから駆動装置へ導
かれる１本の線である。

選択保持 選択保持は、制御装置出力ポートから駆動装置へ導かれ
る１本の線である。その機能は、選択動作が１度設定さ
れた後に、それを維持することである。

タグ有効 タグ有効は、タグ・ゲート信号が受取られ、装置タグ・
バス及び装置バス・アウトのパリティが正しいことを示
すために、駆動装置から制御装置入力ポートへ導かれる
１本の線である。

第１図に示されるマイクロ制御装置の全体的機能は、基
本的にはＣＰＵチャネルから与えられた一連のチャネル
指令ワード（ＣＣＶ）Ｋ応答して制御ユニットによって
発生され九指令群を順次に実行することによ）ファイル
との間のデータ転送金制御し、かつ上記指令群全駆動装
置の九めの一連の副指令へ変換することである。更に制
御装置の機能は、駆動装置から状況又は制御データ全受
取シ、必要な場合に、このようなデータ全制御ユニット
へ与えられるべき適当なデータへ変換することである。

駆動装置と制御装置更には制御ユニットとの間の読出し
薔込みチャネルは、１秒間に約１．８５メガバイトの速
度でデータを転送する能力を有する。

従って、マイクロ制御装置は高速であって柔軟性に富み
、制御ユニットからの副指令及び駆動装置からの状況情
報に十分く応答可能であムそれによって１．８５メガバ
イトのデータ転送速度によって得られる全体としての潜
在的システム・ノ（７オーマンスを妨げないようにしな
ければならない。

直列読出し書込みチャネルを制御するシステムは、関連
出願中に説明されている。

第２Ａ図及び第２Ｂ図は制御装置の全体的データ・フロ
ーを示す。トラップ・システムの詳細は第２０図に示で
れている。

第２人図及び第２Ｂ図に示されるマイクロ制御装置は第
３図に示てれるような相互に関連する３個の主九るサブ
システムを含む。記憶ユニットに記憶され次命令は、制
御ユニット１１とディスク駆動装置のス）　ＩＪング１
２との間で生じるデータ転送全ダイナミックに制御する
友めに読出されかつ実行される。

マイクロ制御装置の設計思想は、先ず第３図全参照して
説明される。第３図は主たるサブシステムＢ、ＣＸＤ及
び記憶装置ＡＴｒ示している。

装置Ａの機能は、個別的にアドレス可能な記憶位置にマ
イクロ命令を記憶することである。６種の命令が装置Ａ
に記憶される。即ち、無条件ブランチ形の命令、条件付
ブランチ形の命令、非ブランチ形の命令である。各種の
命令には、複数個の異なつ几命令が含まれる。装置Ａは
読取専用記憶機構として示でれているが、当技術分野で
知られた他の種の装置を使用してもよい。

第１のサブシステムＢは命令実行サブシステムと呼ばれ
、第２のサブシステムＣは順次命令７エツチ・サブシス
テムと呼ばれる。第３図に示される如く、サブシステム
Ｃは記憶装置Ａｔ−アドレスするための装置ＡＲ及び複
数の順次アドレス発生５ＮＡＧ１〜ＮＡＧｎ金含む。サ
ブシステムＢ及びＣは、命令レジスタ・デコーダＩＲＤ
及び制御手段ＣＭを含む第３のサブシステムＤによって
制御される。サブシステムＤは制御サブシステムと呼ば
れ、前のマシン・サイクルの間にサブシステムＣＫよっ
て記憶装置Ａから命令レジスタ・デコーダＩＲＤへ転送
された現在の命令に応答して、サブシステムＢ及びＣの
動作及び相互作用を制御する適癲な信号を発生し、よっ
てサブシステムＢ及びＣに対して現在の命令を実行させ
かつ現在のマシン・サイクルの間に記憶装置Ａから次の
命令を７エツチさせる。制御サブシステムＤはトラップ
・システムを含むが、これについては後に詳細に説明す
る。

ここで第２Ａ図、第２Ｂ図、第３図を参照して制御装置
の各種の構成要素を説明する。

入力ポート８ 入力ポート８は複数個の入カップネル又はバス・マルチ
プレクサ金倉み、１個又はそれ以上の７７ネル又は制御
ユニットから、ＡＬＵ７０の１つの入力へ接続されたマ
イクロ・データ・バス１５へ（第２Ａ図）、データを選
択的に転送するように機能する。第２Ｅ図はバス１５へ
接続された入力７アネル及びゲーテッド駆動器を示す。

入カポ−）１−詳細に示す第２Ｅ図全参照すると、ファ
ネルは基本的には複数個の入力ＯＲゲート２００よ構成
る。これらゲートの各々はマルチプレックスされるバス
の各線に対応している。第２Ｅ図に示される如く、８個
の入力ＯＲゲート２００はＤＣＩバス・アウト線０〜７
をバス１５の対応する線へ接続するために使用される。

これら線の各々は各ＯＲグー）２００に関連付けられて
いる。

ＤＣＩパス・アウトの各線は２入力ＡＮＤゲート２０１
を介してＯＲゲート２００へ接続されている。他の入力
は「選択０」とレーベルを付された１本のアドレス線で
ある。第２インターフエイス・バスの線０′〜７′を各
々のＯＲゲート２００へ接続するために、第２群の同様
なＡＮＤゲート２（Ｌ１’が使用される。これらＡＮＤ
ゲートへの第２入力は、「選択１」のレーベルを付され
た異ったアドレス線である。図示されないが、入力ポー
ト８は８個のＡＮＤゲートよ）成る１６０ＡＮＤゲ一ト
群を有し、各ＡＮＤＮ−ゲート群部アドレス・デコーダ
２６（第２Ｂ図）Ｋよって個別的に選択可能である。８
個のＯＲゲート２００の出力は、８個の同様なゲートさ
れる（ゲーテッド）駆動器２０３によってバス１５へ転
送される。各ゲーテッド駆動器２０３はＡＮＤゲート２
０４．２進段２０５、ＡＮＤゲート２０６、増幅器２０
７、バス１５からの全てのロードを絶縁するためのダイ
オード２０８全含む。増幅器２０７及びダイオード２０
８の機能は、当技術分野で周知の如く、１個のトランジ
スタ増幅器回路へ結合することができる。ＡＮＤゲート
２０４及び２０６への第２入力は、制御サブシステムＤ
から与えられる外部ファネル・ゲート信号である。この
ような入力ポートは、８Ｘ１６＝１２８本のバス・アウ
ト入力ｉ！ｉ’に処理することができ、制御サブシステ
ムＤによって選択された時点で、入力線の８本よ）成る
アドレスされた群のデ÷りを、選択的にバス１５へ転送
することができる。第２Ａ図に示される如く、ゲーテッ
ド駆動器１１０は、出力ポート９と同じくバス１５へ接
続され、バス１５は双方向性データ・バスとなっている
。従って、ゲーテッド駆動器１１０と入力ポート駆動器
２０３は、マシン・サイクルの同−期間中央して同時に
オンになることはない。

出力ポート９ 第２Ａ図の出力ポート９は詳細には示されないが、１６
個のレジスタ全会み、各レジスタは８個の段よ構成る。

各レジスタの出力は外部インターフェイスへ接続するこ
とができる。外部インターフェイスは入力７アネルの１
個を含んでいてよい−各レジスタ入力には、各レジスタ
段のための３個の入力ＡＮＤゲートがある。各ＡＮＤゲ
ートの第１の入力はバス１５の対応する線へ接続され、
各ＡＮＤゲートの第２入力は選択又はアドレス線であ）
、各ＡＮＤゲートの第３入力は制御サブシステムＤから
来る外部レジスタ・ロード信号であるレジスタ及び７ア
ネルは異つ次時間に動作されるから、１本の選択線は７
アネルとレジスタの対全アドレスする。

後述する如く、制御サブシステムＤは１マシン・サイク
ル中に外部アドレスを変更することができる。

第２Ｂ図に示される如く、ＲＯ８５２は、第３図の記憶
装置Ａに対応し、個々にアドレス可能な１６５８４個の
記憶装ｆｔ？含み１．各記憶位置は１６個のデータ・ビ
ット及び２ｉ？ｉ！のパリティ・ビットを含む。各記憶
位置は、後に詳説する３０種の１６ピツト・マイクロ命
令の１個を記憶する。ＲＯＳユニットの出力は、１６本
の線よ構成る命令レジスタ・バス５８へ印加される。仁
のバスの線６〜７及び１−１〜１５は外部アドレス・デ
コーダ２６へ接続され、線０〜１５は命令レジスタ・デ
コーダ（ＩＲＤ）５３へ印加される。

ＲＯ８の記憶位置は、Ｍ３図のサブシステムＣのアドレ
シング手段ＡＲからＲＯ８へ与えられる１４ビツト・ア
ドレスによって選択される。

アドレス・レジスタ５０ 第２Ｂ図に示されるように、サブシステムＣのアドレシ
ング手段ＡＲは、低アドレス・レジスタ（ＡＲＬ）５０
Ａ及び高アドレス・レジスタ（ＡＲＨ）の２個のユニッ
トを含む命令アドレス・レジスタ５０である。低アドレ
ス・レジスタ５０Ａは８段レジスタであシ、１４ビツト
・アドレスの８個の低順位ビット６〜１３ｔ−ＲＯ３５
２へ与える。高アドレス・レジスタ５０Ｂは６段レジス
タであシ、１４ビツト・アドレスの６個の高順位ビット
０〜５をＲＯ８５２へ与える。

ＡＲＬ５ＣＩＡへの入力は７アネ＃５５の出力から与え
られ、ＡＲＨ５０Ｂへの入力はファネル５４の出力から
与えられる。

ファネル５５ ７アネル５５は４個の個別的なλＮＤ１０Ｒ論理ユニツ
論理ユニー５５Ｄｉ含む。ユニット５５人は、ＡＬＵア
ウト・バス７３へ接続される８段ユニットであジ、第３
図のサブシステムＢによって発生された部分アドレス全
サブシステムＣへ転送するように機能する。ユニット５
５　ＢｉＪＲＡＭ６８から直接に１バイトのデータを受
取る８段ユニットでアシ、サブシステムＣの順次アドレ
ス発生器ＮＡＧ　１〜ｎの１部分である。ユニット５５
Ｃは優先順位エンコーダからビット金受取る３段ユニッ
トでちゃ、トラップＮＡＧユニットに、関連付けられて
いる。ユニット５５Ｄは、ＮＡＧｌの１部分である低プ
ログラム・カウンタ５１Ａから８ビツト・バイト金受取
る８段ユニットである。

ユニット５５Ａ〜５５Ｄの出力は、ＡＲＬ５０人の適当
な入力へ接続される。

７アネル５４ ７アネル５４は３個のＡＮＤ１０Ｒ論理ユニット５４Ａ
〜５４Ｃｔ−含む。ユニット５４ＡはＲＡＭ３８から直
接に６個のビット２〜Ｚを受取る６個の段を含み、二二
ツｈ５８Ｂと共ＫＮＡＧの１部を形成する。ユニット５
４Ｂは５段ユニットであ）、その入力は第３図の制御手
段ＣＭへ接続されて、命令レジスタ・デコーダ５３（第
２Ｂ図）からビット３〜７を受取る。ユニット５４Ｃは
６段ユニットであシ、その入力に、第３図のサブシステ
ムＣのＮＡＧ２０１部分である高プログラム・カウンタ
５１Ｂの出力へ接続される。

プログラム・カウンタ５１ プログラム・カウンタ（ＰＣ）５１は、低プログラム・
カウンタ（ＰＣＬ）５ｆＡと、高プログラム・カウンタ
（ＰＣＨ）５１Ｂとを含む。プログラム・カウンタ５１
は１４段のセット可能なカウンタを含み、その機能はア
ドレス・レジスタ５０へ転送されるべ１順次のアドレス
を発生することである。ＰＣＬ５１Ａは８個の段を含み
、その入力はＡＲＬ５０Ａの出力へ接続され、従ってＰ
ＣＬ５１Ａは、時間Ｔ６で第３図の制御サブシステムＤ
によって信号を受けた時に、ＡＲＬ５０人によって更新
することができる。ＰＣＬ５１Ａは時間Ｔ２でカウンタ
ｔ−１単位増進させる増進入力！Ｉを有する。ＰＣｌ５
１　Ｂは６段よ構成シ、各段の入力は高アドレス・レジ
スタ５０Ｂの出力へ接続され、従ってＰＣｌ５１　Ｂは
時間Ｔ６で更新することができる。プログラム・カウン
タ５１の出力は、前述した如く７アネル５４及び５５ｔ
−介して命令アドレス・レジスタ５０へ接続され、７ア
ネル５６（Ａ及びＢ）及びゲーテッド駆動器１１２を介
してＡＬＵアウト・バス７３へ接続される。

７アネル５６Ａ ７アネル５６Ａは、ＰＣＬ５１Ａ’ｔＡＬＵアクト・バ
ス７３へ接続する８個の人ＮＤ１０Ｒ論理ユニットを含
む。

ファネル５６Ｂ ７アネル５６Ｂは、ＰＣｌ５１Ｂ全ＡＬＵアウト・バス
の線２〜７へ接続する６個の人ＮＤ１０Ｒ論理ユニット
を含む。

ゲーテッド駆動器１１２ ゲーテッド駆動器１１２は、現在実行されている命令の
アドレス七サブシステムＢへ転送する次めに、ＡＬＵア
ウト・バス７３ｔ−駆動する。第２Ａ図の７７ネル７７
へ接続されたＡＬＵアウト・バス７３は、駆動器１１２
がゲートされた時にアクチブとなる。これはリンク形命
令が実行されている時のマシン・サイクルの出力位相で
起る。７アネル５６及びゲーテッド駆動器１１２は第３
図のサブシステムＢの１部である。

命令レジスタ・デコーダ５３ 命令レジスタ・デコーダ５３は、ＲＯ８５２からの命令
を受取る１６ビツト・レジスタと、動作、ＡＬＵ動作、
所与のビット線等の解読信号又はアドレス信号の如き制
御信号管与える解読回路とを含む。それは第３図の制御
サブシステムＤの１部である。

ＲＡＭ３８ ランダム・アクセス・メモリ（ＲＡＭ）３８は、２５６
個の個別的にアドレス可能な記憶位置を有し、各記憶位
置は１つの８ビツト・パイ）１−記憶する。ＲＡＭ３８
は、後に詳細に説明する適当なアドレシング回路と、８
ビツトよ〕成るデータ・パイ）１−アドレスされた位置
へ記憶させ又はアドレスされた位置から読出させる適当
な読出し書込み制御回路とを有する。入力データは、Ａ
ＬＵアウト・バス７３へ接続されるＲＡＭ入力データ・
バス６２を介して、ＲＡＭ３８へ与えられる。ＲＡＭ５
８からの出力データは、いくつかのファネルへ導かれる
ＲＡＭ出力データ・バス６３上に現われる。

ＲＡＭ記憶位置のアドレスは８ビツトであシ、７アネル
６４及び６５の出力から与えられる。７アネル６４は４
個のＲＡＭアドレス低順位ビット４〜７（ＲＡＬ）ｔ−
与え、７アネル６５は４個のＲＡＭアドレス高順位ビッ
ト０〜３（ＲＡＨ）ｔ−与える。ファネル６４は５個の
Ａ　Ｎ　Ｄｌｏ　Ｒ論理ユニット６４人〜６４Ｅよ構成
シ、ファネル６５は４個のＡ　Ｎ　Ｄｌｏ　Ｒ論理ユニ
ット６５Ａ〜６５Ｄよ構成る。論理ユニット６５Ｂ、６
５Ｃ１６４Ａ、６４Ｂ、６４Ｃは制御サブシステムＤへ
接続され、図示されるように、ＩＲＤ５３からの信号管
選択的に与えられる。

７アネル６４ 論理二二ツ）６４Ａは命令レジスタ（ＩＲ）バス５８の
線１２〜１５、及びＲＡＭアドレス線４〜７へ接続され
る。論理ユニツ）６４ＢはＩＲババス８０線４〜７へ接
続される。論理ユニット６４０μＩＲパスの線９．１３
〜１５ｉＲλＭアドレス線４〜７へ接続する。論理二二
ツ）６４Ｄは補助（ＡＵＸ）レジスタ６６の線４〜７へ
接続される。論理ユニット６４ＢはＲＡＬスタック・カ
ラ７ｆｉ　８９　ＢＣＩ、１ｌｉｏ　〜２’ｋＲＡＬ（
７）［５〜７へ接続し、ＲＡＭアドレスｆ７ｓ４は論理
ユニット６４Ｂを介して常［１へ強制される。

ファネル６５ ７アネル６５はＲＡＭアドレスの高順位部分の友めのも
のである。ファネル６５Ａは、レベル・レジスタ８７の
線１〜３’ｉＲＡＭアドレス線１〜３へ接続する。ＲＡ
Ｍアドレス＠０は、特定の命令の実行中金除いてゼロ値
へ維持される。論理ユニット６５ＢはＩＲパス線１０．
１１＜１２の信号ｔ−ＲＡＨ線１．２．３へ与え、かつ
ＲＡＨ線０へ１を強制する。論理ユニット６５ＣはＩＲ
バス線１１．１２．１３の信号’１ＲＡＨ線１．２．３
へ与え、その間にＲＡＨ線の０は１へ強制される。

論理ユニット６５Ｄは補助（ＡＵＸ）レジスタ６６の出
力線０〜３をＲＡＨ７ｉ１０〜３へ接続する。

ＲＡＭ３８にある２５６個の個別的にアドレス可能な記
憶位置は、３個の論理的部分Ａ、Ｂ、Ｃへ分割される。

データ・バッファ３８Ａは、６４バイト又は６４個の汎
用レジスタよ９成る。プログラム・スタック３８Ｂは、
６４バイト又は６４個のレジスタよ９成る。この６４個
のレジスタは、各レベルへ８個のレジスタを割当てられ
た８つのレベルへ論理的に群別される。各レベルの８個
のレジスタは次のような特定の機能全割当てられる。

レジスタＯＰＣＨ）ラップ Ｉ　　　　ＰＣＬ）ラップ ２　　　　ＰＣＨリンク１ ３　　　　ＰＣＬリンク１ ４　　　　ＰＣＨリンク２ ５　　　　ＰＣＬリンク２ ６　　　状況レジスタ ７　　　マスク・レジスタ これらレジスタの概略的な機能は、それぞれの名称によ
って示され、成る種の命令が実行されている時に、プロ
グラム・カウンタトマスク・レジスタ、状況レジスタの
如き他のレジスタの値ｔ−−詩的に記憶する次めに使用
される。

ＲＡＭ３８の部分３８Ｃ社、１２８個のアドレス可能記
憶位置よ９成る。部分３８Ｃの記憶位置ハ、マシン動作
の８つのレベルニ対応スルレヘル０〜７へ分割される。

従って、８つのレベルの各々は、１６個の８ピツト・レ
ジスタよ）成る。所与のレベルにある１６個のレジスタ
は汎用レジスタであシ、それらは前の表に示した命令に
よって直接にアドレス可能である。ＲＡＭアドレシング
に関連し次上記ユニットの全ては第３図のサブシステム
Ｂの１部分でるる。

ＲＡＭの読出し書込み バス６２からＲＡＭ３８ヘデータを記憶しく＊込み）、
ＲＡＭ３Ｂからデータを取出す（読出し）ことは、３／
４クロツク及び各種の命令と関連して説明する。

ＬＵ７０ ＡＬＵ７０は通常のものであシ、従ってブロック形式で
示される。ＡＬＵ７０は２つの８ビツト入力を有する。

即ち、それらはＡ入カフ４及びＢ入カフ５であり、その
各々は８本の線よ９成る。

ＡＬ’Ｕ７０の出力８０は、８本の出力線によってＡＬ
Ｕレジスタ７１の入力へ接続される。桁上げアウト線８
１はＡＬＵ７０から与えられる。

ＡＬＵ７０は次の論理動作全実行することができる、即
ち、ＡＮＤｌｏＲ，ＸＯＲ，ＡＤＤプラス桁上げ、比較
、桁上げなしのＡＤＤ、移動（Ｍｏｖｇ）である。実行
されるべき特定の動作はＡＬＵ制御バス８０Ｃによって
制御され、パス８０Ｃは第３図の制御サブシステムＤか
ら信号を与えられる。

ＡＬＵレジスタ７１ ＡＬＵレジスタ７１は８段レジスタであシ、その入力は
ＡＬＵ出力８０へ接続され、その出力は７アネル７２へ
接続される。ＡＬＵレジスタ７１は、サブシステムＤへ
接続された入力ロード線を設けられる。

７アネル７２ ファネル７２は２個のＡＮＤ１０Ｒ論理ユニット７２Ａ
及び７２Ｂを含む。ＡＬＵレジスタ７１の出力は、７ア
ネル（論理ユニツ））７２Ａ及びゲーテッド駆動器１１
１全介してＡＬＵアウト・バス７６へ接続される。前述
した如く、７アネル７２Ｂはゲーテッド駆動器１１１を
介してＲＡＭ３８の出力データ・バス６３ｔ−ＡＬＵア
ウト・バス７３へ接続する。ＡＬＵレジスタ７１の内容
は７アネル７２Ａ１ゲーテツド駆動器１１１、ファネル
５５Ａ’を介してサブシステムＣのアドレシング手段Ａ
Ｒへ転送されることができる。

ファネル７７ ７アネル７７は３個のＡ　Ｎ　Ｄｌｏ　Ｒ論理ユニツ）
７７Ａ、７７Ｂ、７７Ｃを含む。ユニット７７′ＡはＡ
ＬＵアウト・バス７３をＡＬＵＡ入カフ４へ接続し、ユ
ニット７７Ｂはデータ入力バス１５’１ＡＬＵＡ人カフ
４へ接続し、ユニット７７ＣはＲＡＭ出力データ・バス
６３全ＡＬＵＡ入カフ４へ接続する。

７アネル７８ ７アネル７８は２個のＡＮＤ１０Ｒ論理ユニット７８Ａ
、７８Ｂを含む。ユニット７８ＡはＲＡＭ出力データ・
バス６３ｉＡＬＵＢ人カフ５へ接続し、ユニット７８Ｂ
はファネル７９の出力１ＡＬＵＢ人カフ５へ接続する。

７アネル７９ ７アネル７９は７個のＡ　Ｎ　Ｄｌｏ　Ｒ論理ユニット
７９Ａ、７９Ｂ、・・・・、７９Ｇを含む。ユニット７
９Ａは補助レジスタ６６の８ビツト出力ヲＡＬ　Ｕ　Ｂ
　／＜ス８２へ接続する。二二ツ）７９Ｂは、トラップ
・システムのマスク・レジスタ（ＭＲ）の８ビツト出力
’ｊｉＡＬＵＢパス８２へ接続する。

ユニット７９Ｃはトラップ・システムの優先順位エンコ
ーダ（ＰＥ）の６本出力をＡＬＵＢバス８２の線０〜２
へ接続し、ユニット７９Ｄ〜７９Ｇは命令レジスタ（Ｉ
Ｒ）デコーダ５２からの選択され九線金ＡＬＵＢバス８
２の選択された線へ接続する。

ファネル（論理ユニツ））７９ＤはＩＲババス８０ｉ３
〜６ｉＡＬＵＢバス８２（Ｄ線４〜７へ接続するｃＡＬ
ＵＢバス８２の線Ｏ〜３へ接続されるファネル７９Ｄへ
の他の４つの入力は、共通線から与えられる。この共通
線は、ＡＬＵによって実行されている特定の論理機能に
従って、オール０又はオール１の入力を与える。この信
号はＡＬＵ動作定数と呼ばれ、第２Ａ図ではｘｘｘｘに
よって示される。７アネル７９ＤはハーフバイトのＡＬ
Ｕ動作で使用される。ＡＬＵ動作に従って、ＡＬＵ動作
定数が選択され、ＡＬＵＯＢ人カへ与えられた残シのハ
ーフバイトは、不変のままで出力に現われる。

ファネル７９ＥはＩＲババス８の線３〜６全ＡＬＵＢバ
ス８２の線０〜３へ接続する。７アネル７９Ｅへのｘｘ
ｘｘによって表わされる他の４つの入力は、ＡＬＵＢバ
ス８２の線４〜７へ与えられるＡＬＵ動作定数である。

そのパターンは、ＡＬＵ中でビット０〜３について実行
される論理動作の間にＡ入力のビット４〜７を変更しな
いよう第３図の制御サブシステムＤによって選択される
。

ファネル７９Ｄ及び７９Ｅに対して適尚なオール１又は
オール０のパターン金与えるため、簡単なラッチ（図示
されず）が使用されてよい。

ファネル７９ＦはＩＲババス８の線５〜７ヲＡＬＵＢバ
ス８２の線５〜７へ接続する。

７アネル７９ＧはＩＲババス８の線８〜１５をＡＬＵＢ
バス８２の線０〜７へ接続する。

状況レジスタ１００ 第２Ｂ図の状況レジスタ１００は４段しジスンでアシ、
その各段は異った条件の状況へ関連付けられている。各
段は次のように劇画てられる。

段ＯＣＣ１条件コード１ １　　０Ｃ２条件コード２ ２　　　ＣＣ３条件コード３ ６　　スタック・ポインタ 状況レジスタ１００への入力は２個のＡＮＤ１０Ｒ論理
ユニツ）１０６Ａ及び１０６１１１含むファネル１０６
から来る。７アネル（論理ユニット）１０６Ａは４段ユ
ニットでロシ、その１本の線はスタック・ポインタ論理
ユニット１０１の出力へ接続され、その３本の線は条件
デコーダ１０２へ接続される。７アネル（論理ユニット
）１０６Ｂは４段ユニットであシ、その入力はＡＬＵア
ウト・バス７３のｌｆＭＯ〜２及び７へ接続される。

状況レジスタ１００の出力は、ゲーテッド駆動器１１４
ｔ−介してＡＬＵアウト・バス７３へ接続され、かつ条
件テスト論理ユニット１０３へ接続される。

条件デコーダ１０２ 条件デコーダ（論理ユニツ））１０２は、ＡＬＵアウト
・バス７３へ接続され念入力金有する。

更に、ＡＬＵ７０からの桁上げ信号はデコーダ１０２へ
与えられる。デコーダ１０２は３つの異った出力信号上
線０〜２へ与えるように機能する。

線Ｑ　　　ＡＬＵアウト・パス＝オール０線ｔ　　　Ａ
ＬＵアウト・バス＼オー／１１０線２　　桁上げ信号 最初の２つの信号は、ＡＬＵアウト・バス７３の８ビツ
トの全てをサンプリングした結果である。

最後の信号は、ＡＬＵ７０のＡＬＵ桁上げ線８１から条
件デコーダ１０２へ与えられた場合である。

条件テスト論理ユニット１０５ 条１件テスト論理ユニット１０３はその入力を状況レジ
スタ１００及びＢＯＢ論理ユニット１０４から受取る。

論理ユニット１０３の出力は、条件付ブランチ命令のた
めに正しいアドレスを選択するのに使用される。

ＢＯＢユニット１０４ ブランチ・オン・ビット（ＢＯＢ）論理ユニット１０４
（第２Ａ図）は、２個のＡＮＤ１０Ｒ論理ユニツ）１０
５Ａ及び１０５Ｂ？含む７アネル１０５から信号を与え
られる。７アネル（論理ユニッ））１０５Ａへの入力は
データ入力バス１５から導かれ、ファネル（論理ユニツ
））１０５Ｂへの入力はＲＡＭ出力データ・バス６３か
ら導かれる。ＢＯＢ論理ユニット１０４は、ＢＲＡＮＣ
ＨＯＮ　　ＢＩＴ命令が実行されている時、バス１５又
はバス６３上のデータ全サンプルする。

レベル・レジスタ８７ レベル・レジスタ８７は６段レジスタである。

その出力は、ＲＡＭアドレスの高順位部分を与えるため
に、ファネル６５Ａへ接続される。レベル・レジスタ８
７は、トラップ・システムの優先順位エンコーダ（ＰＥ
）からセットされ、又はＳＭＬ命令の実行中に命令レジ
スタ・デコーダ５３（第２Ｂ図）からセットされる。

トラップ・システム７１ 制御システムの最後の部分は、第２Ｃ図に示されるトラ
ップ・システムである。トラップ・システムの機能は、
命令の正常な処理全中断し、データが転送されている装
置又はマイクロ制御装置で成る事象が発生し之ことに応
答して、制御装置を新しい所定のシーケンスへ導くこと
である。

これらの事象はそれぞれ優先順位を割当てられておシ、
同様の優先順位を有する事象は、トラップ要求１ｇ号を
発生するようにＯＲ結合される。第２Ｃ図に示されるよ
うに、トラップ・システムは８レベルまでの優先順位金
受入れるように構成されている。

トラップ・システムは、命令サイクルの終りにマイクロ
制御装置Ｔｒ中断する。もし現在動作しているマシンの
レベルよシも高い優先順位のトラソプ要求信号が与えら
れると、トラップ・システムはトラップ・サイクルで成
る種の機能を実行するようサブシステムＢ及びｃ２起動
する。トラップ・サイクルは通常のマシン・サイクルと
同じ長さである。最初の機能は次の命令のアドレスを発
生することであシ、それによって次の命令はＲＯ８５２
からＩＲＤ５３へ読出され、次のマシン・サイクルで処
理されることができる。

第２の機能は、割込み地点へ戻ることが必要な場合に、
割込み地点におけるマイクロ制御装置の条件全限定する
レジスタ内容金ＲＡＭへ転送することである。上記の「
戻り」は、サブルーチンの開始点へ戻った後に、割込み
地点まで全ての命令を再度実行するのではなく、「戻シ
」ヲプログラム化することによって達成することができ
る。

従ってマイクロプロゲラ！は、トラップ要求信号によっ
てアドレスされるＲＯ８の記憶位置に、どのような命令
（又は一連の命令群）が置かれているかに、従ってトラ
ップ要求を完全な割込みへ変換する選択を与えられる。

本発明の実施例において、８つの異った優先順位のため
ＲＯＳアドレスが割当てられておシ、従って次のレベル
へ走る前に４個の命令−よ９成る一連の命令全順次に実
行することが可能である。これによって、制御システム
は２つのモードで動作することができる。第１のモード
は迅速なトラップ形命令を実行する命令のみをこれらア
ドレスに置くことであシ、第２のモードは、トラップが
割込みへ変換されようとしている場合に、監査証跡全設
定する一連の命令をアドレスに置くことである。所望な
らば、マイクロプログラマは各レベルで第１モードに続
いて直ちに第２モード全使用してもよい。

トラップ・サイクルにおけるトラップ・システムの最後
の機能は、サブシステムＢのレベル・レジスタを、承諾
されたトラップ要求の優先順位で更新することである。

トラップ・システムは、他のトラップ要求信号に対して
承諾を与える前に再調整されねばならない。

第２Ｃ図を参照すると、トラップ・システムはマスク・
レジスタ８８、トラップ・レジスタ８５、トラップ論理
ユニット９２、トラップ・サイクル制御ユニット９０、
優先順位エンコーダ８６″ｆ：含む。

マスク・レジスタ８８ マスク・レジスタ８８は８段ユニットであシ、その入力
はサブシステムＢのＡＬＵアウト・バス７３へ接続され
、その出力はトラップ論理ユニット９２へ接続される。

巣にマスク・レジスタ８８は信号ロード入力（図示せず
）を有し、ＡＬＵアウト・バス７３の内容をレジスタへ
転送する友めに、マスク・レジスタ・ロード（ＬＭＲ）
信号がその入力へ印加される。

トラップ論理ユニット９２ トラップ論理ユニット９２は、所定の事象が生じたこと
を表わすトラップ要求信号ａ〜７及びマスク・レジスタ
出力全受取る１群の論理回路金倉む。論理ユニット９２
は、マスク・レジスタ中の対応するビットと一致する全
てのアクチブなトラップ要求信号のために、トラップ・
レジスタ８５へ入力を与える。

優先順位エンコーダ８６ 優先順位エンコーダ８６は、マスク・レジスタ８８によ
って許された全てのトラップ要求信号から最も高い優先
順位のトラップ要求信号全選択し、その信号を３ビツト
２進パターンへ変換して出力する。この出力は前述し友
如くハードウェア・サイクルの終シにレベル・レジスタ
８７（第２Ａ図）の入力へ与えられ、かつトラップ・サ
イクルの始めに７７ネル７９Ｃｔ−介してＲＯＳアドレ
シング装置へ与えられる。

トラップ・サイクルｆｌｄＪ御ユニット９Ｑトラップ・
システムの最後の部分はトラップ・サイクル制御ユニッ
トである　トラップ・サイクルＩＩＪ　御ユニットは、
トラップ・サイクル全開始するために、制御信号の時系
列をサブシステムＢ１Ｃ，Ｄの各部分へ与える。

これまで、第２Ａ図、第２Ｂ図、第２Ｃ図に示される制
御装置の各種の機能ユニット間に可能な多様なデータ・
フロー通路を概略的に理解させるため、機能ユニットと
これら機能ユニットの相互接続とについて説明した。説
明を簡略にする。ために、各種の制御線及びタイミング
信号は第２図に示されていない。これらは制御サブシス
テムＤに関連して説明する。

次の表１は、全ての内部７アネルにつｈてゲート信号を
発生する論理回路を示す図面全リストしたものである。

論理回路は制御サブシステムＤの１部である。

ぐ　　　　噂 綜　　城 Ｕ） −へ　　　　　　　　　　　　　　　　―　　　うＮ） 一　　　へ　　　つ　　　つ 気　　　−−ａ Ｎ）　ｖ−ＰＱｖ−吟ＦＴ？　　のの　ののの４４ＧＱ
　　　（Ｊ　　　Ｑ　　　−１１＋Ｅ　　　＜ＧＱ　。

ｉｎ　　　　＋４’）　　　　Ｌｎ　　　　Ｅｌ’）　
　　　＋ＮＮ　　　　ｌ’ｂｈｒｓ慢　　　噂　　　℃
　　　噂　　　１部％ｓ　　　　Ｐｘｈｈ７８Ａ　　　
　８　　　　ＲＡＭ出カバスフ８Ｂ　　　　８　　　　
ＡＬＵＢバス７９Ａ　　　８　　　補助レジスタ ７９Ｂ　　　８　　　マスク・レジスタ７９Ｃ３優先順
位エンコーダ ７９Ｄ　　　　４　　　　ＩＲババス−６４ＡＬＵ　　
ＯＰ　　Ｋ ７９Ｅ　　　　４　　　１Ｒバｘ３−６４　　　　ＡＬ
Ｕ　　ＯＰ　　Ｋ ７９Ｆ　　　　３　　　　ＩＲババス−７７９Ｇ　　　
　８　　　　ＩＲババス−１５１０５Ａ　　　８　　　
　Ｍ−パス １０５Ｂ　　　８　　　　ＲＡＭ出力バスｊＱ６Ａ　　
　１　　　　スタック・ポインタ３　　　条件デコード
１．２．３ １０６Ｅ　　　４　　　　ＡＬＵ出力バス０−２．７Ａ
ＬＵ　　Ｂ入力　　　第６２図 ＡＬＵ　　Ｂ入力　　　第６ｚ図 人ＬＵ　　Ｂバス　　　　第６ＡＡ図 ＡＬＵ　　Ｂバス　　　　第６ＢＢ図 ＡＬＵ　　Ｂバス０−２　第６ＣＣ図 ＡＬＵ　　Ｂバス４−７　第６ＤＤ図 人Ｉ、Ｕ　　Ｂ／＜ス０−３ ＡＬＵ　　Ｅバス０−３　第６ＤＤ図 ＡＬＵ　　Ｂバス４−７ ＡＬＵ　　Ｂバス５−７　第６ＥＥ図 ＡＬＵ　　　Ｂノ（ス ＡＬＵ　　Ｂバス０−７　第６ＦＦ図 ＢＯＢ論理　　　　　第６ＣＧ図 ＥＯＢ論理　　　　　　第６ＧＧ図 状況レジスタ７　　　　第６ＨＨ図 状況レジスタ０．１．２ 状況レジスタ０−２　　第６ＨＨ図 これから制御サブシステムＤの信号について詳細に説明
することにする。

第５Ａ図乃至第５Ｃ図に示されるように１マイクロ制御
装置の基本的マシン・サイクルは、８つの時間間隔ＴＯ
〜Ｔ７を含む。全てのタイミング又は制御信号は、これ
ら時間間隔の１つ又はそれ以上を基準とする。図面中の
信号は、理想化された波形で書かれている。実際には、
各信号は有限の上昇時間及び降下時間を有するが、これ
は図示されていない。各時間間隔Ｔは６０ナノ秒であシ
、１マシン・サイクルは４８０ナノ秒であると仮定する
。信号ＴＯ〜Ｔ７は第２Ａ図に示される可変周波数発振
器クロック１３０によって駆動される８段ビット・リン
グから発生される。クロック１６０は外部装置へ関連付
けられているか又は適渦な源によって同期化される。

更に、ＲＡＭ’ｉ制御するため、第２Ａ図の６／４クロ
ツク１３１が使用される。５／４クロツクは４５ナノ秒
パルス又は９０秒の時間間隔を有するが、その機能につ
いては後に詳述する。６／４クロック信号は第５図に示
される。

位相１．２．３タイミング信号 第５図に示される位相１．２．３タイミング信号の各々
は、３位相ラッチの１個によって発生される。これらの
ラッチは第２Ａ図の位相ラッチ８９Ａのリング中に配列
されている。これらラッチの各々は、６／４クロック信
号及びＴ（）〜Ｔ７信号から展開された適当なセット及
びリセット・パルスを与えられる。

位相１タイミング信号はＴ７の開始と共に始まシ、位相
２の始めに終る。位相２タイミング信号は、３／４クロ
ック信号が正になる時にＴ２で始まシ、位相５の始めに
終る。位相３タイミング信号は、３／４りσツクがＴ５
で正になる時に始まり、位相１の始め即ちＴ７の開始と
共に終る。

ＲＡＭタイミング ＲＡＭ３８のための制御信号は３／４クロツク、ＲＡＭ
！出し・／曹込み信号及びアドレス信号である。ＲＡＭ
記憶機構はデータの源又は宛先であるから、読出し／を
込み信号はその使用法を決定する制御信号であシ、制御
サブシステムＤＫよって４、ｔ　ラレル。ＲＡＭ３８は
、マシン・レベル・セット命令及びトラップ動作の１部
分を除いて、現在実行されている命令の如何によらずＴ
ｏでアドレスされる。従って、読出しサイクルにおける
出力データは、ＲＡＭ出力データ・バス６３上に現われ
、７アネル１０５Ｂ、７７Ｃ，７８Ａ、７２Ｂへの入力
ではＴＯの始めからＴ５の終りに現われる。書込みサイ
クルにおいては、Ｔ５からＴ７の終シに入力データ・バ
ス６２に現われるデータが、メモリへ入れられる。マシ
ン・レベル・セット命令及びトラップ動作のｋめの読出
し／書込み制御タイミングは異っておシ、後にＳＭＬ命
令の動作全説明する時に説明することにする。

ポート制御信号 入力又は出力ポートのための第１制御信号は、外部（ポ
ート）アドレス・デコーダ２６によって発生されるアド
レス信号である。アドレス信号０〜１５は、データの源
又は宛先として外部ファネル及びレジスタ対全会む命令
のために、ビット３〜６又は１１〜１４を解読して１６
本の線の１本を付勢することによって発生される。入力
又は出力ポート選択信号と呼ばれる第２の制御信号は、
適当な命令のビット７又はビット１５に応答して、アド
レスされたファネル又はアドレスされたレジスタを選択
するのに使用される。

ファネルヘ印加される第６の制御信号は外部ファネル・
ゲート信号であるが、この信号はファネルの入力にある
データ金工しい時間にマイクロ・データ入力バス１５に
置く。この外部７アネル・ゲート信号は第５Ａ図に示さ
れ、ＴＯの始めからＴ１の終）までアクチブである。

出力ポート外部レジスタへ印加される第３制御信号とし
て、マイクロ・データ・バス１５の内容を正しい時間に
選択されたレジスタへ置くタイミング信号（外部レジス
タ・ゲート信号）がある、第５Ａ図に示される如く、こ
の外部レジスタ・ゲート信号はＴ４の間にアクチブであ
る。

制御サブシステムＤは、第２Ａ図及び第２Ｂ図に示され
る全ての内部７アネルのためにゲート制御信号を発生す
る論理回路を含む。今からこのゲート信号について、第
６Ａ図〜第６ＨＨ図を参照しつつ説明する。これらのゲ
ート制御信号は第５図に示されていないが、後に命令の
各々を説明する場合に言及される。

７アネル５４Ａ ファネル５４ＡはＲＡＭ出力データ・バス６３’ｋＡＲ
Ｈ５０Ｂへ接続する。第６Ａ図に示されるように、ファ
ネル５４Ａゲート信号は、ノット・トラップ信号、ＲＡ
Ｒ又はＳＭＩ、命令が実行されていることを示す信号、
及び１０〜７１時間であることを示す信号音ＡＮＤ結合
することによって発生される。

７アネル５４Ｂ ７アネル５４Ｅは、ＩＲババス８のビット３〜７ｉＡＲ
Ｈ５０］１１接続する。グアネル５４Ｂゲート信号は、
第６Ｂ図に示されるように、ノット・トラップ信号とＥ
ＸＩ、ＥＩＤ、、ＢＯＲ，ＢＯＲＩ、ＢＡＬ、ＢＯＲＬ
、ＢＲ命令の１つが実行されていること全示す信号と’
１ＡＮＤ結合することによって発生てれる。ＡＲＨ５０
Ａの段Ｏは変臭されない。

ファネル５４Ｃ ７アネル５４Ｃは高プログラム・カウンタ５１Ｂの出力
上ＡＲＨ５０Ｂへ接続する。第６Ｃ図に示されるように
、ノアネル５４Ｃゲート信号は、ノット・トラップ信号
とＥＸＩ、ＥＸＩＤ、ＢＯＲ，ＢＯＲＩ、ＢＡＬ、ＢＯ
ＲＬ命令の１つが実行されていることを示す信号と、ブ
ランチ・オン・コンディション又はブランチ・オン・ビ
ットが正であること金示す信号と１ＡＮＤ結合すること
によって発生される。

ファネル５５Ａ ７アネル５５ＡはＡＬＵアウト・パス７３″ｆ：ＡＲＬ
５０Ａへ接続する。第６Ｄ図に示されるように、ノアネ
ル５５Ａゲート信号はノット・トラップ信号とＥＸＩＤ
、ＥＸＩ、ＢＯＲ，ＢＯＲＩ、ＢＲ，ＢＡＬ、ＢＯＲＬ
ＯＲ上デコードし、ＢＯＢ＝イエス又はＢＯＣ＝イエス
の条件によって発生される。

ファネル５５Ｂ ファネル５５ＢはＲＡＭ出力データ・パス６３’１ＡＲ
Ｌ５０Ａへ接続する。第６Ｅ図に示されるように、ノア
ネル５５Ｂゲート信号は、ノット・トラップ信号とＳＩ
Ｌ又はＲＡＲ命令が実行されていることを示す信号と’
１ＡＮＤ結合することによって発生される。

ファネル５５Ｃ ７アネル５５Ｃは優先順位エンコーダの出力をＡＲＬ５
０Ａへ接続する。７アネル５５Ｃゲ一ト信号は、第６Ｆ
図に示されるように、トラップ要求ラッチによって発生
されたトラップ要求信号である。

７アネル５５Ｄ ７アネル５５Ｄは低プログラム・カウンタ５１Ａの出力
’１ＡＲＬ５０Ａへ接続する。ファネル５５Ｄゲート信
号は、第６０図に示されるように、ノット・トラップ信
号、反転された７アネル５５人ゲート信号、反転された
７アネル５．５Ｂゲ一ト信号’１ＡＮＤ結合することに
よって発生される。

７アネル５６Ａ ７アネル５６Ａは低プログラム・カウンタ５１Ａｔ−Ａ
ＬＵアウト・パス７３へ接続する。第６Ｈ図に示される
ように、ファネル５６Ａゲート信号は、７アネル５６Ｂ
ゲ一ト信号を反転することによって発生される。

ファネル５６Ｂ ファネル５６Ｂは高プログラム・カウンタ５１ＢｉＡＬ
Ｕアウト・パス７３へ接続する。第６Ｈ図に示されるよ
うに、７アネル５６Ｂゲ一ト信号は、７７時間（Ｔ２時
間及び３／４クロツク）にセットされ、Ｔ１又はＴ４又
はＢＯＢ命令解読値によってリセットされる５６Ｂラツ
チの出力から発生される。

ファネル６４Ａ ＩＲパス５８の線１２〜１５をＲＡＭアドレス線４〜７
へ接続するファネル６４Ａは、２つのゲート信号（７ア
ネル６４Ａ１及び７アネル６４Ａ２）によって制御さ゛
れる。第６エ図に示されるように、ファネル６４Ａ１ゲ
ート信号は低ゲート信号又は次の信号の組合せＫよって
発生される。ノットＲＡＭへの補助ゲート、ノットＳ　
Ｉ　Ｌ、ノット・トラップ・アドレス・カウンタ・ゲー
ト、ノットＦＩＭ又はＳＩＭ又はＬＲＩ、ノット高ゲー
ト、ノット禁止ＩＲ１３〜１５゜ ノアネル６４Ａ２ゲート信号は、第６Ｊ図に示されるよ
うに、次の信号１ＡＮＤ結合することによって発生され
る。ｌＲ１３〜１５ゲート、ノットＦＩＭ及びノットＳ
ＩＭ、低ゲート。

第６エ図に示されるように１低ゲ一ト信号は２つの別個
の信号群金ＯＲ結合することによって発生される。第１
の信号群はＲ−Ｒ形命令、ノットＩＲ３、ｌＲ１１であ
って、これらはＡＮＤ結合される。第２の信号群はＲ−
Ｒ形命令、位相１タイミング信号、工Ｒ４，５，６，７
＝正信号、ノッ）ＩＲ３〜ＩＲ［１である。低ゲート信
号は他のファネルを制御するためにも使用される。

７アネル６４Ｂ ＩＲババス８の線４〜７ｔ−ＲＡＭアドレス線４〜７へ
接続する７アネル６４Ｂは、７アネル６４Ｂゲ一ト信号
によって制御される。第６に図に示される如く、この信
号はＯＲ回路への４種の信号の１つによって発生される
。それらの信号はＦＩＭ及び位相２タイミング信号、Ｓ
ＩＭ及びノット位相２タイミング信号、後述する高ゲー
ト信号、ＬＲＩ命令解読値である。

７アネル６４Ｃ ＩＲババス＃９．１３〜１５’＆：ＲＡＭアドレスの線
４〜７へ接続する７アネル６４Ｃは、２つのゲート信号
（ファネル６４Ｃ１、及びファネル６４Ｃ２）によって
制御される。第６Ｌ図に示されるように、７アネル６４
Ｃ１ゲ一ト信号は、Ｆ工Ｍデコード及び位相１タイミン
グ信号、又はＳＩＭ及び位相２タイミング信号によって
発生される。

第６Ｍ図に示されるように、７アネル６４Ｃ２ゲ一ト信
号は、ＡＮＤ結合される３群の信号によって発生東れる
。

７アネル６４Ｄ 補助レジスタ出力線４〜７ｔ−ＲＡＭアドレス線４〜７
へ接続する７アネル６４Ｄは、７アネル６４Ｄゲ一ト信
号によって制御される。第６Ｎ図に示されるように、７
アネル６４Ｄゲ一ト信号は、ＦＩＤとＡＮＤ結合された
位相１タイミング信号、又はＳＩＤとＡＮＤ結合された
位相２タイミング信号によって発生される。

ファネル６４Ｅ ＲＡＬスタック・カウンタ線５〜７’ｉＲＡＭアドレス
線４〜７へ接続する７アネル６４Ｅは、７アネル６４Ｅ
ゲ一ト信号によって制御される。第６０図に示されるよ
うに、この信号はＲＡＲ，又は位相２タイミング信号及
びノット・トラップ信号とＡＮＤ結合されたＢＯＲＬ、
又は位相２タイミング信号及びノット・トラップ信号と
ＡＮＤ結合されたＢＡＬ、又はノット位相３タイミング
信号とＡＮＤ結合されたＳＭＬ、又は正のトラップ信号
によって発生される。ＲＡＭアドレス線の線４−はファ
ネル６４Ｅゲート信号によって常に１へ強制される。

ファネル６５Ａ レベル・レジスタ８７’１ｒＲＡＨへ接続するファネル
６５Ａは、７アネル６５Ａゲ一ト信号によって制御され
る。第６Ｐ図に示されるように、この信号はノツ）ＲＡ
Ｍへの補助ゲート、ノットＲＡＭへのＦ’ＩＭゲート、
ノットＲＡＭへのＳＩＭゲート、ノットＲＡＭへのＳＭ
Ｌ’ゲートをＡＮＤ結合することによって発生される。

ファネル６５Ｂ Ｉ　Ｒハｘ、ｌｌ　１０．１１．１２　ｋ　ＲＡ　Ｈへ
ｉ、［スるファネル６５Ｂは、ファネル６５Ｂゲート信
号によって制御される。第６Ｑ図に示される如く、この
信号ＦｉＲＡＭへのＦＩＭゲート又はＲＡＭへのＳＩＭ
ゲート信号によって発生される。

ファネル６５Ｃ ＩＲバス線１１．１２．１３をＲＡＨへ接続するファネ
ル６５Ｃはファネル６５Ｃゲート信号によって制御され
る。第６Ｒ図に示される如く、この信号はＳＭＬ解読値
とノット位相３タイミング信号と１ＡＮＤ結合すること
によって発生される。

ファネル６５Ｄ 補助レジスタ・ピッ）０〜３全ＲＡＨへ接続するファネ
ル６５Ｄは、７アネル６５Ｄゲ一ト信号によって制御さ
れる。このゲート信号は第６Ｓ図に示される。

第６Ｑ図に示されるようなＲＡＭへのＦＩＭゲート信号
又はＲＡＭへのＳＩＭゲート信号は、位相１タイミング
信号及びＦＩＭ、又は位相２タイミング信号及びＳＩＭ
解読値’１ＡＮＤ結合することによって発生される。Ｒ
ＡＭへのＳＩＬゲート信号は、ＳＩＬ解読値及びノット
位相３タイミング信号によって発生される。

ファネル７２Ａ ファネル７２ＡはＡＬＵレジスタ７１の出力ｔＡＬＵア
ウト・バス７６へ接続する。第６Ｔ図に示されるように
、７アネル７２Ａゲ一ト信号はファネル７２Ｂゲート信
号を反転することによって発生される。

７アネル７２Ｂ ７アネル７２ＢはＲＡＭ出力データ・バス６３ｉＡＬＵ
アウト・バス７６へ接続する。第６Ｔ図に示されるよう
に、ファネル７２Ｂゲート信号はＯＲ結合される３つの
信号の１つによって発生される。これらの信号はＴ７タ
イミング・パルス、ＲＡＲ命令が実行されていることを
示す信号、ＳＭＬ命令が実行されていることを示す信号
である。

７アネル７７Ａ ファネル７７ＡはＡＬＵアウト・バス７３全ＡＬＵＡ入
カフ４へ接続する。第６Ｕ図に示されるように、ファネ
ル７７Ａゲート信号は命令セットの表に示されるＢＯＢ
命令コード００１０から展開される。動作コード００１
０ｔ−示す命令レジスタ・デコーダ５３からの線鉱ファ
ネ／ｌ／７７Ａへ接続される。この線は、ＢＯＢ命令が
実行されている時にＴＯ〜Ｔ６時間の間アクチブである
。

７アネル７７Ｂ ファネル７７Ｂはマ・イクロ・データ・バス１５ｉＡＬ
ＵＡ人カフ４へ接続する。第６ｖ図に示される如く、フ
ァネル７７Ｂゲート信号は、外部７アネル・ゲート信号
及びノツ）ＢＯＢ信号から発生される。

７アネル７７Ｃ ７アネル７７ＣはＲＡＭ出力データ・バス６３ｉＡＬＵ
Ａ入力バスへ接続する。第６Ｗ図に示される如く、７ア
ネル７７Ｃゲ一ト信号は、次の命令の各動作コードに対
応するＩＲデコーダ５３の出力全ＯＲ結合することによ
って発生される。ＢＯＢｌ　ＢＲｌ　ＢＯＣ，ＬＲＩ、
ＢＡＬ０更に一トラップ・レジスタ、外部ファネル・ゲ
ート信号がＯＲ結合される。ＯＲゲートへの最後の入力
は、Ｔ５タイミング・パルスとＳＩＤ又はＦＩＤ命令解
読値と’１ＡＮＤ結合したものである。ＯＲゲートの出
力は反転されて、ファネル７７Ｃゲート信号として使用
される。

ファネル７８Ａ ファネル７８Ａ￥ｉ、ＲＡＭ出力データ・バス６３ｉＡ
ＬＵＢ人カフ５へ接続する。７アネル７８Ａゲ一ト信号
は、第６ｚにに示されるように、任意のレジスタ対レジ
スタ命令（動作コードが１００であって、移動ビット８
〜９が１１に等しいものを除く。）によって発生される
。Ｒ−Ｒ形命令から導かれた信号はノット・トラップ信
号と結合することが必要である。第４図全参照すれば分
るように、ＡＮＤＲ，ＯＲＲ，Ｘ０ＲＲ１ＡＣＲ，ＣＲ
命令のいずれかが実行されていれば、トラップ信号が係
属中でない限シ、ファネル７８Ａゲート信号が発生され
る。

ファネル７８Ｂ ファネル７８Ｂはファネル７９の出力音ＡＬＵＢ入カフ
５へ接続する。従って、７アネル７８Ｂゲ一ト信号は、
第６ｚ図に示されるように１フアネル７８Ａゲ一ト信号
を反転することによって発生される。

７アネル７９Ａ 補助レジスタ６６’１ＡＬＵＢバスへ接続する７アネル
７９Ａは、ファネル７９Ａゲート信号によって制御され
る。第６ＡＡ図に示されるようくいこの信号はノット・
トラップ信号と次の命令の解読値と１ＡＮＤ結合するこ
とによって発生される。

ＦＩＤ、ＳＩＤ、ＲＲ，ＢＯＲＩ、ＥＸＩＤ０７アネル
７９Ｂ マスク・レジスタ（ＭＲ）の出力２　Ａ　Ｌ　Ｕ　Ｂ　
／＜スヘ接続するファネル７９Ｂは、ファネル７９Ｂゲ
ート信号によって制御される。第６ＢＢ図に示されるよ
うに、この信号はトラップ信号と位相１タイミング信号
と’１ＡＮＤ結合することによって発生される。

ファネル７９Ｃ ８つのトラップ・レベルの１つ全限定する優先順位エン
コーダ（ＰＥ）８６の３本の線ｔ−ＡＬＵＢバス８２の
線へ接続する７アネル７９Ｃは、ファネル７９Ｃゲート
信号によって制御される。第６ＣＣ図に示されるように
、この信号はトラップ信号と位相２タイミング信号と１
ＡＮＤ結合することによって発生される。

７アネ＃７９Ｄ ７アネル７９ＤはＩＲ３〜６ｔ−ＡＬＵＢバス８２へ接
続するＣ第６ＤＤ図に示される如く、７アネル７９Ｄゲ
一ト信号は、ノット・トラップ信号と、命令のビット７
が０に等しいＲＩＭ解読値と１ＡＮＤ結合することによ
って発生される。

７アネＡ／７９に ファネル７９Ｅゲート信号はファネル７９Ｄゲート信号
全反転したものである。７アネル７９ＥはＩＲババス線
３〜６ｆｆｉＡＬＵＢバス８２へ接続する。

ファネル７９Ｆ ファネル７９Ｆは、ＩＲババス線５〜７全ＡＬＵＢバス
８２の線５〜７へ接続し、ファネル７９Ｆゲート信号に
よって制御される。第６ＥＥ図に示される如く、この信
号はノット・トラップ信号とＢＯＢ解読値と全ＡＮＤ結
合することによって発生される。

７アネル７９Ｇ ＩＲババス線８〜１５をＡＬＵＥパス８２の線０〜７へ
接続するファネル７９Ｇは、７アネル７９Ｇゲ一ト信号
によって制御される。第６ＦＦ図に示されるように、こ
の（８号はノット・トラップ信号と次の命令の解読値と
全ＡＮＤ結合することによって発生される。ＢＯＣ，Ｌ
ＲＩ、ＢＲ，ＢＬ０ ７アネル１０５Ａ ファネル１０５Ａはマイクロ・データ・バス１５全ＢＯ
Ｂ論理ユニツト１０４へ接続する。第６ＧＧ図に示され
るように、ノアネル１０５Ａゲート信号はＩＲビット１
１から発生される。

ファネル１０５Ｂ ノアネル１０５Ｂ￥′ｉＲＡ ３ｉＢＯＢ論理ユニツト１０４へ接続する。第６ＧＧ図
に示される如く、ファネル１０５Ｂゲート信号は、ノア
ネル１０５Ａゲート信号を反転することによって発生さ
れる。

ノアネル１０６人 ７アネル１０６Ａは、スタック・ポインタ論理ユニット
１０１からの１本の線と条件デコーダ１０２からの６本
の線と金、状況レジスタ１００へ接続する。第６ＨＨ図
に示される如く、ノアネル１０６Ａゲート信号はＳＭＬ
命令から解読される。

ファネル１０６Ｂ ＡＬＵアウト・バスの線０〜２及び７ｔ−状況レジスタ
１００へ接続する７アネル１０６Ｂは、７アネル１０６
Ｂゲ一ト信号によって制御される。

このゲート信号は、第６ＨＨ図に示される如くノアネル
１０６Ａゲート信号を反転したものである。

ゲーテッド駆動器の制御信号全発生する論理回路は、制
御システムの１部である。第７Ａ図はＡＬＵアウト・バ
ス７３及びマイクロ・データ・バス１５に対する各種の
ゲーテッド駆動器の接続関係を示し、第７Ｂ図乃至第７
Ｅ図はゲーテッド駆動器の制御信号全発生する論理回路
金示す。

ゲーテッド駆動器１１０ 第７Ｂ図に示されるように、ＡＬＵレジスタ７１全パス
１５へ接続するゲーテッド駆動器１１０のための制御信
号はラッチ１１０ＡＫよって発生される。ラッチ１１０
人は、ＴＯの始めにセットされ、Ｔ２の始めにリセット
される。

ゲーテッド駆動器１１１ 第７Ｃ図に示されるように、ＡＬＵレジスタ７１の出力
’１ＡＬＵアウト・バス７３へ接続するゲーテッド駆動
器１１１のための制御信号は、ランチ１１１Ａによって
発生される。ラッチ１１１Ａは、Ｔ４タイミング信号及
びトラップ信号、又はＴＯタイミング信号及びノット・
トラップ信号及びノツ）ＢＯＢ命令解読信号、又はＴ２
及びノット・リンク信号及びノット・トラップ信号によ
ってセットされる。ラッチ１１１ＡはＴ７及びノット３
／４クロツク、又はＴ２及びリンク信号によってリセッ
トされる。

ゲーテッド駆動器１１２ 第７Ｄ図に示されるように、プログ２ム・カウンタ５１
ｔ−ＡＬＵアウト・バス７３へ接続するゲーテッド駆動
器１１２のための制御信号は、ラッチ１１２人によって
発生される。ラッチ１１２ＡはＴ７タイミング・パルス
及びトラップ信号及びノット３／４クロック信号、又は
Ｔ２タイミング・パルス及びリンク命令解読値及び３／
４クロック信号、又はＴＯタイミング・パルス及びＢＯ
Ｂ解読値によってセットされる。ラッテ１１２Ａは、Ｔ
２タイミング信号及びノット・リンク命令解読値及び３
／４クロツク、又はＴ５タイミング・パルス及び３／４
クロック信号によってリセットされる。

ゲーテッド駆動器１１４ 第７Ｅ図に示される如く、状況レジスタ１００の出力ｆ
ｈＬＵアウト・バス７３へ接続するゲーテッド駆動器１
１４Ｈ、ランチ１１４Ａによって制御される。このラッ
チは５／４クロツク及びＴ２パルス及びトラップ信号に
よってセットされ、Ｔ４パルスによってリセットされる
。

第５Ａ図及び第５Ｂ図はこれら駆動器のタイミングを示
す。

各種のレジスタ・ロード信号全発生する論理回路は、制
御サブシステムＤの１部である。

レジスタへの信号入力は、特定のロード信号によってレ
ジスタヘゲートされる。レジスタは、ロード信号の後縁
によってセットされる離性保持ラッチを使用する。

第８Ａ図乃至第８に図はレジスタ・ロード信号全発生す
る論理回路を示す。第５Ｂ図及び第５Ｃ図はこれら信号
のタイミングを示す。

ＩＲＤ ＬＩＲＤ信号は命令レジスタ（ＩＲ）デコーダ５３へ与
えられ、時間Ｔ７でアクチブである。ＬＩＲＤ信号は、
ビット・リング・カウンタからのＴ７７部と適轟な制御
信号と’ＩＨＡＮＤ結合することによって発生され、７
７時間にＩＲババス８の内容金工Ｒデコーダ５３ヘゲー
トするように機能する。その論理回路は図示されない、 ＬＡＲＬ 低アドレス・レジスタ・ロード（ＬＡＲＬ　）信号は、
ファネル５５からＡＲＬ５０Ａへのロードを制御する。

第８Ａ図に示されるようなＬＡＲＬ信号は、Ｔ２タイミ
ング信号及びノット・リンク命令解読値、又はＴ１タイ
ミング信号及びリンク解読信号によって発生される。従
って、ＬＡＲＬは、第５Ｂ図に示されるように、Ｔ１又
はＴ２でのみアクチブである。

ＬＡＲＨ 高アドレス・レジスタ・ロード（ＬＡＲＨ）信号は、７
アネル５４からＡＲＨ５０Ｂへのロードを制御する。第
８Ｂ図に示されるよりなＬＡＲＨ信号は、２つの信号群
のいずれかによって発生される。第１の信号群はＴ２タ
イミング・パルス及びノツ）ＲＡＲ及びノットＳＭＬ命
令からの解読値及びノット・トラップである。第２の信
号群はＴ１タイミング信号及び５／４クロック信号、及
びＲＡＲ又はＳＭＬ解読信号である。

ＬＰＧ プログラム・カウンタ・ロード（ＬＰＧ　）信号はアド
レス・レジスタ５０の内容全プログラム・カウンタ５１
ヘロードする。第８０図に示されるようなＬＰＧ信号は
Ｔ６タイミング信号及びノツ）ＥＸＩ及びノツ）ＫＩＤ
解読信号から発生される。

ＡＬＵＲ 人ＬＵレジスタ・ロード（ＬＡＬＵＩ’り信号は、ＡＬ
Ｕ７０の出力をＡＬＵレジスタ７１ヘロードする。第８
Ｄ図に示されるようなＬＡＬＵＲ信号はＴ１タイミング
信号、又はＴ５タイミング信号及びＳＩＤ命令解Ｒ信号
、又はＦＩＤ命令解読信号によって発生される。

ＬＳＲ 状況レジスタ・ロード（ＬＳＲ）信号はＡＬＵアウト・
バス７６の線０〜２及び７から来る７アネル１０６Ｂの
出力を状況レジスタの４つの段ヘロードする。第８Ｅ図
に示されるようなＬＳＲ信号はＴ４タイミング信号及び
３／４クロック信号及びノット・トラップ信号及びＳＭ
Ｌ解読信号によって発生される。７アネル１０６Ｂの４
つの出力はＬＳＲによって状況レジスタへ並列にロード
されるが、ファネル１０６Ａの４つの出力は、各自のロ
ード信号を与えられる。

ＣＣ１ 状況レジスタ１００の段０はＬＣＣｌ（条件コード１０
−ド）信号によって条件コードＩＣ（１（ＡＬＵアウト
・バス＝オール・ゼロ）ヲ表わす条件デコーダ１０２か
らの線０の値をロードされる◇ 第８Ｆ図に示されるようなＬＣ（ｌ信号は、Ｔ２タイミ
ング・パルス及びノット・トラップ及び次の命令の解読
によって発生される。ＳＩＭ、ＦＩＭ、ＢＯＢ、Ｓ　Ｉ
Ｄ、ＦＺＤ、ＲＲ，Ｒ１゜ＣＣ２ 状況レジスタ１００の段１は、条件コード２を表わす条
件デコーダ１０２からのＭｌの値が正である時に、条件
コード２０−ド（ＬＣＣ２）信号によってセットされる
。第８０図に示されるよりなＬＣＣ２信号は、Ｔ２タイ
ミング信号及び次の命令の解読信号によって発生される
。Ｘ０ＲＩ、Ｘ０ＲＲＣＩＭ、ＣＲ０段１はＣＣ２のテ
スト（命令のビット６がオンであるかどうか）を指定す
るＢＯＣ解読信号によってのみリセットされる。

ＣＣ３ 状況レジスタ１００の段２は、（条件コード６０−ド）
ＬＣＣ３信号によってファネル１０６Ａからロードされ
る。段２は、ＡＬＵ７０からの桁上げ信号を表わす。第
８Ｈ図に示されるよりなＬＣＣ３信号は、Ｔ２タイミン
グ信号及びＡ　Ｉ　Ｃ。

ＡＩＭ、ＡＣＲ，ＡＲ命令の解読又はＴ５パルス及びＦ
ＩＤ又はＳＩＤ命令の解読によって発生される。

ＴＳＰ 状況レジスタ１００の段４は、７アネル１０６人から段
４への正信号入力に応答するトリガとして機能する。第
８Ｉ図に示されるトグル・スタック・ポインタ（ＴＳＰ
）信号は、Ｔ５タイミング信号及びＢＡＬ又はＢＯＲＬ
解読信号、又はＲＡＲ命令のビット１４及び１５がアク
チブである時のＲＡＲ解読及びＴ５によって発生される
。

ＬＭＲ マスク・レジスタ・ロード（ＬＭＲ）信号？１ｈＬＵア
ウト・バス７３の内容をマスク・レジスタ８８（第２Ｃ
図）ヘロードする。第８Ｊ図に示されるようなＬＭＲ信
号は、Ｔ４タイミング信号とＳＴＭ解読信号、又はＴ５
タイミング信号とＳＭＬ信号’１ＡＮＤ結合することに
よって発生される。

ＬＡＵＲ 補助レジスタ・ロード（ＬＡＵＲ）信号は、ＡＬＵアウ
ト・バス７３の内容を補助レジスタ６６（第２Ａ図）ヘ
ロードする。第８に図に示されるよりなＬＡＵＲ信号は
、Ｔ６タイミング・パルス及びＦＩＤ又はＳＩＤ解読信
号、Ｔ７タイミング・パルス及び３／４クロツク及びＳ
ＩＬ解読信号、又はＴ４タイミング・パルス及びＲＡＭ
アドレス＝０及びＲＡＭ！込み信号及びノツ）ＦＩＤ又
はＳＩＤ信号によって発生される。

ＬＲ レベル・レジスタ・ロー）”　（Ｌ　Ｌ　Ｒ）　’Ｍ　
号ｉｔ、Ｔ６タイミング信号及びＳＭＬ解読信号によっ
て発生され、ｌＲ１１〜１３をレベル・レジスタヘロー
ドする。

命令セット 今からｌＮ５ＴＲＵＣＴＩＯＮ　　ＳＥＴの表に示され
友３０個の命令の機能について説明する。

１つの命令の実行中いくつかの異った機能が起ってよい
。これら機能は異つ次命令の場合にもほぼ共通しておシ
、従ってこれらの機能についてはこの時点で詳細に説明
し、個々の命令を説明する場合に？′ｉ単一に一般的に
言及することとする。

成る種の命令の実行中、現在の命令サイクルので７時間
にＲＯＳ５２の出力全命令レジスタ・デコーダ５３ヘロ
ードして次の命令を７エツチするよう高アドレス・レジ
スタＡＲＨ及び低アドレス・レジスタＡＲＬｋセット・
アップすることが必要である。ＡＲＨ及びＡＲＬは、７
２時間に７アネル５４Ｃ及び５５Ｄを介してＰＣＨ５１
Ｂ及びＰＣＬ５１Ａｔ−転送されることＫよシ次の命令
のためにセット・アップされる。ＰＣＬ５１ＡはＴ２の
始めに１だけ増進される。Ｔ６時間に１プログラム・カ
ウンタ５１はＡＲＨ５ＤＢ及びＡＲＬ５０Ａによって更
新され、従って次の命令が必要であれば、次の命令サイ
クルの７２時間に、ＡＲＨ５０Ｂ及びＡＲＬ５０ＡはＰ
ＣＨ５１Ｂ及びＰＣｌ３１Ａの内容へ１を加えることに
更新されることができる。

ＥＸＥＣＵＴＥ　　ＩＭＭＥＤＩＡＴＥ（ＥＸＩ）及び
ＥＸＥＣＵＴＥ　　ＩＮＤＩＲＥＣＴ（ＥＩＤ）の如き
成る種の命令では、Ｔ６におけるプログラム・カウンタ
の更新は禁止される。何故ならば、プログラム・カウン
タはＫＸＩ又はＥＩＤが実行された後に実行されるべき
次の命令のアドレス金有するからである。

成る種の命令は外部ファネル又は外部レジスタ全アドレ
スしなければならない。この動作はその種の命令につい
て共通であり前に詳細に説明した。

従って、そのような命令を説明するに当っては、概略的
な動作の説明に止める。

成る種の命令は、レジスタからデータを読出し又はレジ
スタヘデータ′に書込むために、ファネル６４及び６５
を介してＲＡＭ３８の内部レジスタをアドレスしなけれ
ばならない。読出し及び書込み動作については、ＲＡＭ
３Ｂの全体的動作全説明した時に詳細に説明した。

例えばリンクの如く２つ以上の命令に共通の動作は、１
つの命令についてだけ詳細に説明し、他の命令では概略
的な説明に止める。

１、　　ＢＲＡＮＣＨ（ＢＲ） 人　命令フォーマット ビットＯ〜２　　動作コード ビット３〜１５　　ブランチ・アドレスＢ　機能の説明 この命令は、制御記憶装置の８に個のワード内でブラン
チを可能にする。ブランチ・アドレスはＢＲ命令のビッ
トコ、〜１５によって表わされる。

ＡＲ，Ｈ５０Ｂの段Ｏに置かれた高頼位ピットは変更さ
れない。従って、ブランチはＢＲＡＮＣＨ４７令が記憶
されているＲＯ８の同一８に部分に限定される。

ＩＲデコーダ５３からの線３〜７はファネル５４Ｂへ直
接に接続てれる。ファネル５４ＢはＡＲＨ５０ＢＫ対す
る６ビツトの中の５ビツトｋＡＲＨ５０Ｂの段１〜５へ
与える。アドレスの低順位部分は、ＩＲデコーダ５３か
らファネル７９Ｇ及び７８ＢＸＡＬＵ７０、ＡＬＵレジ
スタ７１、ファネル７２Ａ１ゲーテッド駆動器１１１、
ＡＬＵアウト・バス７３、ファネル５５Ａを介してＡＲ
Ｌ５［ＩＡへ与えられる。

Ｄ　次のアドレス 無条件形式の命令である。次のアドレスは命令ｔ−実行
すること釦よって発生される。

Ｅ　状況レジスタの変更 変更なし ２、　　ＢＲＡＮＣＨＯＮ　　ＢＩＴ（ＢＯＢ）人　命
令フォーマット ビット０〜２　　　　動作コード ビット６　　　　　動作コード修飾ビットビット４　　
　　　０＝オフ（虚）、１＝オン（真）ビット５〜７　
　　　増分値 ビット８〜１０　　検査されるべきビット位置ビット１
１〜１５　検査されるべきレジスタＢ　機能の説明 ＢＲＡＮＣＨＯＮ　　ＢＩＴ命令は条件付ブランチ命令
である。任意の内部又は外部レジスタの任意のビットが
、オン（１）又にオフ（０）条件をテストされる。テス
ト結果が真であれば、ブランチが取られる。Ｘでなけれ
ば、プログラム・カウンタが１だけ増加され、次の命令
が取られる。ブランチ・アドレスは、現在のプログラム
・カウンタへその命令のビット５〜７によって指定され
た値ａ〜７を加えたものである。

高プログラム・カウンタ５１Ｂの内容［、Ｔ２時間にノ
アネル５４Ｃｉ介して高アドレス・レジスタ５０Ｂヘグ
ートされかつロードされる。

ビット１１〜１５１Ｃよって指定されたレジスタの内容
は、検査てれるべきビット位置全指定するビット８〜１
０と共にＢＯＢ論理ユニット１０４へ与えられる。もし
ビット１１が０であれば、外部ファネルが指定される。

このファネルはマイクロ・データ・バス１５及びノアネ
ル１０５Ａ’ｉ介してＢＯＢ論理ユニット１０４ヘゲー
トされる。

もしビット１１が１であれば、内部レジス、りがアドレ
スされ、それはノアネル１０５Ｂｉ介してゲートされる
。もしビット８〜１０によって限定されるビット位置の
値がその命令のビット４の値と一致すれば、ＢＯＢ論理
ユニットはＢＯＢ＝ＹＥＳ信号を表示する。もしｌ３０
Ｂ論理が真であれば、低アドレス・レジスタがＡＬＶレ
ジスタ７１からロードされる。もしＥＯＢ論理が虚であ
れば、低アドレス・レジスタは７アネル５５Ｄｆｆｉ介
して低プログラム・カウンタからロードされる。

ＡＬＵレジスタ７１から来るＡＲＬのためのブランチ・
アドレスは、低プログラム・カウンタ全ノアネル５６Ａ
及び駆動器１１２全介してＡＬＵアウト・バス７３ヘゲ
ートし、次いでファネル７７Ａｔ−介してＡＬＵのＡ入
力へゲートすることくよって発生される。ＩＲレジスタ
のビット５〜７は、ファネル７９Ｆ金介してＡＬＵＢバ
ス８２ヘゲートされ、次いでファネル７８Ｂ′Ｊｆｒ、
介してＡＬＵ７０のＢ人カへゲートされる。ＡＬＵはＡ
及びＢ入力を加算する九めにセットされ、その結果はＴ
１時間にＡＬＵレジスタ７１に記憶される。ゼロの増分
値は、１つの命令の待機ループとして使用されることが
できる。

ロｒ％、　ｖ−１’−トトトｆ−ｓ−Ｔ％−ｒ％←　Ｅ
−４←　−トド−←　←　ト　←Ｃ’Ｊ　　　　　　　
ＩＮＮ Ｅ−４１−ＩＥ−１ ＋Ｌ＋　　　　　　　　ん Ｅ　　　　　　　悶 Ｄ　次のアドレス 条件付ブランチ形の命令である。従って、次のアドレス
は命令を実行するか又μプログラム・カウンタをアドレ
ス・レジスタへ転送することによって発生される。

Ｅ　状況レジスタの変更 変更なし ｌ　　ＢＲＡＮＣＨＯＮ　　Ｃ０ＮＤＩＴＩＯＮ（ＢＯ
Ｃ） Ａ　命令フォーマット ビット０〜２　　　動作コード ビット３　　　　　動作コード修飾ビットビット４　　
　　　０＝オフ、虚；１＝オン、真ビット５〜７　　　
指定された条件 ビット８〜１５　　ブランチ゛アドレス３　機能の説明 ＢＲＡＮＣＨＯＮ　　Ｃ０ＮＤＩＴＩＯＮ命令、ま条件
付ブランチ命令である。命令のビット５〜７はＣＣ１、
ＣＣ２、ＣＣ３そ参照する。条件コードは状況レジスタ
１００の条件コードと比較される。もしビット４が１で
あれば、選択された条件コードは１かどうか全テストさ
れる。もしいずれかの条件コードがオンであれば、ＢＲ
ＡＮＣＨＯＮ　　Ｃ０ＮＤＩＴＩＯＮ命令はＹＥＳ条件
を満足させ真の値ヘセットされる。もしビット４が０で
あれば、条件コードが０であるかどうかをテストされる
。いずれかの条件コードが０であれば、ＢＲＡＮＣＨＯ
Ｎ　　Ｃ０ＮＤＩＴＩＯＮは真ヘセットされる。もしＢ
ＲＡＮＣＨＯＮ　　Ｃ０ＮＤＩＴＩＯＮが真であれば、
ブランチ・アドレスが発生てれ、次の命令の之めに使用
される。もし虚であれば、プログ２ム・カウンタが次の
７ドレスの九めに使用される。

高プログラム・カウンタ５１Ｂは、７アネル５４０′？
、介してゲートされ、１２時間に人ＲＨ５０Ｂヘロード
される。ビット８〜１５によって限定されたブランチ・
アドレスは、ファネル７９Ｇ１ＡＬＵＢバス８２．７ア
ネル７８Ｂ及びＡＬＵ　７０を介してＡＬＵレジスタ７
１へ転送される。もしＢＲＡＮＣＨＯＮ　　Ｃ０ＮＤＩ
ＴＩＯＮが真であれば、ＡＬＵレジスタの出力はゲート
７２人駆動器１１１、ＡＬＵアウト・バス７３、ファネ
ル５５Ａ’に介゛してＡＲＬへ転送される。もしＥＲＡ
ＮＣＨＯＮ　　Ｃ０ＮＤＩＴＩＯＮが虚であれば、低プ
ログラム・カウンタが７アネル５５Ｄｔ−介してＡＲＬ
へ転送てれる。もし命令のビット６がオンであれば、条
件コード２は命令の終夛にリセット嘔れる。

一 ト 入 を　　　　　　　　　　　４　　　　　　４　　ムＩ−
１ト　　　←　　　　　　ト　　ト一　　　　　　　　
　　　　　　　　　　−Ｄ　次のアドレス 条件付きブランチ形の命令である。従って次のアドレス
は命令を実行するか又はプログ２ム・カウンタをアドレ
ス・レジスタへ転送することによって発生される。

Ｅ　状況レジスタの変更 ＣＣ２はＴ５でリセットされる。

４、　　ＦＥＴＣＨＩＭＭＥＤＩＡＴＥ（ＦＩＭ）Ａ　
命令フォーマット ビット０〜２　　　動作コード ビット３〜７　　　宛先レジスタ ビット８　　　　　動作コード修飾ビット（０＝７エツ
チ）ビット９　　　　　バッファ又はスタック（０＝バ
ツフア）ビット１０〜１５　源レジスタのアドレスＢ　
機能の説明 この命令の機能は、１バイトのデータ金ローカル貯蔵装
置又はプログラム・スタックの任意の位置から任意の内
部又は外部レジスタへ転送することである。

データ通路は、ＲＡＭ３８からバス６３．７アネル７７
Ｃ′ｔ−介してＡＩ、Ｕレジスタ７１へ導かれる。もし
宛先力；内部レジスタであれば、通路はＡＬＵレジスタ
７１から７アネル７２Ａ１駆動器１１１、ＡＬＵ出カバ
スフ３ｉ介してＲＡＭ３８の入力へ導かれる。もし宛先
が外部レジスタであれば、通路はＡＬＵレジスタ７１か
ら駆動器１１０、バス１５を介して選択てれた外部レジ
スタへ導かれる。

ＲＡＭ３８における源レジスタは、ファネル６４Ｃ及び
６５Ｂｆ介してアドレスされる。ファネル６４ＣはＩＲ
ビット９．１３．１４．１５をＲＡＬへ与え、７アネル
６５ＢはＩＲビット１０．１１．１２全ＲＡＨへ与える
。もしＩＲ３〜７によって限定され友宛先レジスタが外
部レジスタであれば（即ち、ビット３＝０）、その外部
レジスタは前述し几ようにしてデコーダ２６によってア
ドレスされる。

もし宛先レジスタが内部レジスタであれば（即ち、ビッ
ト６＝１）、７アネル６４Ｂはビット４〜７’１ＲＡＬ
へ与え、７アネル６５にはレベル・レジスタの出力’１
ＲＡＨへ与える。

ｈｈｈｈ　　　ト　　　　　ト　　ト シ　　　　　　　　　　　　　　　　　　　　ＸＤ　次
のアドレス 非ブランチ形の命令である。従って、次順位のアドレス
はプログラム・カウンタから発生されアドレス・レジス
タへ転送てれる。

Ｅ　状況レジスタの変更 ＣＣ１はＴ２で変更される。

５、　５ＴＯＲＥ　　ＩＭＭＥＤＩＡＴＥ（ＳＩＭ）Ａ
　命令フォーマット ビット０〜２　　　　動作コード ピント３　　　　　内部又は外部 ビット４〜８　　　　源レジスタ ビット９　　　　　バッファ又はスタックビット１０〜
１５　　宛先レジスタ Ｂ　機能の説明 この命令の機能は、指定された源レジスタ（内部又は外
部）の内容を、ビット９〜１５で限定されたアドレスを
有する内部バッファ又はスタック・レジスタへ転送する
ことである。ビット３は源レジスタが内部であるか外部
であるか全決定する。

外部レジスタからＲＡＭへのデータ通路はバス１５、フ
ァネル７７Ｂ、ＡＬＵレジスタ７１．７アネル７２Ａ１
駆動器１１１、バス７３へ導かれる。

内部レジスタからＲＡＭへのデータ通路はバス６３．７
アネル７７ＣＸＡＬＵレジスタ７１．７アネル７２Ａ１
駆動器１１１、バス７３へ導かれる。

外部レジスタは通常の方法でアドレスされる、内部レジ
スタは７アネル６４Ｅ及び６５Ａ″ｆｃ介してアドレス
される。ファネル６４ＢはＩＲビット４〜７ｙｋ：ＲＡ
Ｌへ与え、７アネル６５Ａはレベル・レジスタの出力音
ＲＡＭへ与える。ＲＡＭ３Ｂの宛先レジスタは、７アネ
ル６４Ｃ及び６５Ｂ’ｉ介してアドレスされる。ファネ
ル６４ＣはＩＲビット９．１３．１４．１５をＲＡＬへ
与え、７アネル６５ＢはＩＲビット１０．１１．１２全
ＲＡＨへ与える。

星 口 気　　　　　　　　　　　　　Ｊ−ム　　　　　　　　
　ム　　Ｊ−ム閏　　　−ｈ　　　−へ　　　ヘ　　　
悶Ｄ　次のアドレス 非ブランチ形の命令である。次のアドレスはプログラム
・カウンタによって発生され、アドレス・レジスタへ転
送される。

Ｅ　状況レジスタの変更 ｃｃｉはＴ２で変更される。

６、　　ＲＥＧＩＳＴＥＲＩＭＭＥＤＩＡＴＥ（ＲＩＭ
）人　命令フォーマット ビット０〜２　　　　動作コード ビット６〜６　　　　定数 ビット７　　　　　　　Ｈ／Ｌバー７バイトビツト８〜
１０　　　　ＡＬＵ動作コードビット１１　　　　外部
又は内部レジスタビット１２〜１５　　レジスタ・アド
レスＢ　機能の説明 この命令の機能は、ビット３〜６によって限定てれｆｃ
４ビット定数と、ビット１１〜１５によって限定された
アドレスを有するレジスタに貯蔵された８ビツト・バイ
トのとント７によって決定される、高又は低のハーフバ
イトとに関して、ビット８〜１０によって限定され九６
つの異つ友論理動作の１つ全実行することである。もし
ビット１１が０であれば、データ通路は外部レジスタか
らバス１５及びファネル７７Ｂｔ−介してＡＩ、Ｕへ形
成される。もしビット１１が１であれば、データ通路は
ＲＡ　Ｍからバス６３及びファネル７７Ｃｔ−介してＡ
ＬＵへ形成てれる。ＡＬＵへの他の入力は、ビット７が
１であればファネル７９Ｂから取られ、ビット７が０で
あれば７７ネル７９Ｄから取られる。これら７アネルは
、ＩＲ３〜６によって限定されたデータのハーフバイト
ｔ−与えられる。

ファネル７９Ｄは低位のハーフバイ）ｆ与えられ、７ア
ネル７９Ｂは高位のハーフバイトラ与えられる。７アネ
ル７９Ｆからのデータは、ＡＬＵＢパス８２．７アネル
７８Ｂ、ＡＬＵＢ入カへ与えられる。

ＡＬＵは限定された論理機能を実行し、その結果はＡＬ
Ｕレジスタ７１ヘロードされる。ＡＬＵレジスタの内容
は７．２Ａ及び駆動器１１１全介して源レジスタへ転送
されるか、又は駆動器１１０、バス１５を介して外部レ
ジスタへ転送される。外部レジスタは通常の方法でアド
レスされる、内部レジスタはファネル６４ｋ及び６５Ａ
金介してアドレスされる。７アネル６４ＡはＩＲｌ　２
〜１５’！ｚＲＡＬへ与え、７アネル６５Ａはレベル・
レジスタの出力ｔ−ＲＡＨへ与える。２つの外部レジス
タは、もし１つが源であり、他の１つが宛先であれば同
一アドレスを有しなければならない。

←　　　ト　　　ト　　　ト　　　ト　　　−−−８Ｄ
　次のアドレス 非ブランチ形の命令である。次のアドレスはプログラム
・カウンタによって発生されアドレス・レジスタへ転送
される。

Ｅ　状況レジスタの変更 条件コード１〜３は次の表に従ってセットされる。

礪 Σ Σ 冨− 工 ＜ＯＸ＜Ｕ■ ７、　　　ＲＥＧＩＳＴＥＲＴｏ　　　ＲＥＧＩＳＴＥ
Ｒ（ＲＲ−ＭＲ） 人　命令フォーマット ビット０〜２　　　　動作コード ビット３　　　　　内部又は外部 ビット４〜７　　　　宛先レジスタ（オペランドＡ）ビ
ット８〜１０　　　動作コード修飾ビットビット１１　
　　　内部又は外部 ビット１２〜１５　　源レジスタ（オペランドＢ）Ｂ　
機能の説明 ＲＥＧＩＳＴＥＲＴｏ　　ＲＥＧＩＳＴＥＲＭＯＶＥ命
令の機能は、単に１つのレジスタの内容を他のレジスタ
へ移動することである。ＲＥＧＩＳＴＥＲＴｏ　　ＲＥ
ＧＩＳＴＥＲＭＯＶＥ動作において、源レジスタは内部
又は外部であってよく、宛先レジスタも内部又は外部で
あってよいから、４種の異つ之データ通路が可能である
。

もしビット１１〜１５によって限定された源レジスタが
内部レジスタであれば、データはパス６Ｔ１時間にＡＬ
Ｕレジスタ７１ヘロードされる。

もし源レジスタが外部レジスタであれば、選択された７
アネルからのデータはバス１５上に置かれ、ファネル７
７Ｂ’ｉ介してゲートされ、Ｔ１時間ＫＡＬＵレジスタ
ヘロードされる。もし宛先レジスタが内部レジスタであ
れば、データはＡＬＵレジスタ７１から７アネル７２Ａ
１駆動器１１１、バス７６ｔ−介してＲＡＭ３８の入力
へ転送される。

もし宛先レジスタが外部レジスタであれば、データはＡ
ＬＵレジスタ７１から駆動器１１０を介してバス１５及
び選択されたレジスタへ転送される。

外部７アネルもしくは外部レジスタのアドレシングは、
デコーダ２６を介して通常の方法で行われる。

源である内部レジスタのアドレシングは、ファネル６５
Ａ及びファネル６４Ａ’！ｉ介して行われる。

ファネル６５Ａはレベル・レジスタをＲＡＭへ与え、フ
ァネル？Ｓ４ＡはｌＲ１２−１５全ＲＡＬへ与える。宛
先である内部レジスタのアドレシング６４ＢはＩＲ４〜
７を与えられ、ＲＡＬをセット−１゜レベル・レジスタ
８７の内容はＲＡＨｔ−セットするため７アネル６５Ａ
へ与えられる。

ＭＯＶＥ以外のＲＥＧＩＳＴＥＲＴＯＲＥＧＩＳＴＥＲ
命令（ＲＲ） 人　命令フォーマット ビット０〜２　　　　　動作コード ビット３　　　　　　内部又は外部 ビット４〜７　　　　宛先レジスタ ビット８〜１０　　　　動作コード修飾ビットビット１
１　　　　　内部又は外部 ビット１２〜１５　　　源レジスタ Ｂ　機能の説明 ＭＯＶＥ以外（ＤＲＥＧＩＳＴＥＲＴｏ　　ＲＥＧＩＳ
ＴＥＲ命令の機能は、命令のビット３〜７及び１０〜１
５によって限定されたアドレスを有する２個のレジスタ
のデータ上で、その特定のＡＬＵ動作ヲ笑行実行ことで
ある。ＣＯＭＰＡＲＥを除（ＡＬＵ動作の結果は、ビッ
ト６〜７によって限定され次レジスタに記憶される。こ
のレジスタは宛先レジスタとして限定される。ビット１
０〜１５は源レジスタＲＳを限定する。１つのレジスタ
は内部レジスタであシ、他のレジスタは外部レジスタで
あるか、双方のレジスタは同一である。

補助レジスタは内部レジスタであるか外部レジスタであ
ってよく、その動作において、外部レジスタ及び補助レ
ジスタが関連し、又は内部レジスタ及び補助レジスタが
関連する。次の衣は、６つの可能な宛先レジスタ及び源
レジスタの組合せである。

宛先レジスタ　　　　　　　源レジスタ外部　　　　　
　　　　　　内部 内部　　　　　　　　　　　外部 外部　　　　　　　　　　補助 補助　　　　　　　　　　外部 内部　　　　　　　　　　補助 補助　　　　　　　　　　　内部 内部　　　　　　　　　　　内部（同一アドレス）２つ
のレジスタの内容はＡＬＵへ与えられ、処理され、ＡＬ
Ｕレジスタ７１へ記憶される。次いでＡＬＵレジスタの
内容は宛先レジスタへ転送される。外部レジスタからＡ
ＬＵへのデータ通路は、そのレジスタが源であろうと宛
先であろうと同一である。この通路は、アドレスによっ
て指定された外部７アネルからバス１５へ延長され、７
アネル７７Ｂ金介してＡＬＵ７０のＡ人カへ延長すれる
。

内部レジスタからＡＬＵへのデータ通路は、そのレジス
タが源であろうと宛先であろうと同じである。この通路
は、バス６６からファネル７８Ａ全介してＡＬＵ７０の
Ｂ人カへ延長てれる。この通路は、他のレジスタが外部
レジスタである時に使用でれる。他のレジスタが補助レ
ジスタである時、データ通路はバス６３からファネル７
７Ｃ’ｉ介してＡＬＵＡ入カへ導かれる。補助レジスタ
からＡＬＵへのデータ通路は、７アネル７９Ａ１パス８
２、ファネル７８Ｂを介してＡＬＵＢ入カへ至る。ＡＬ
Ｕレジスタから宛先レジスタへのデータ通路は次の通）
である。即ち、もし宛先レジスタが外部レジスタであれ
ば、通路は駆動器１１ｏ１バス１５を経て選択された外
部レジスタへ至る。

もし宛先レジスタが内部レジスタであれば、通路はファ
ネル７２Ａ１駆動器１１１、バス７３を経てＲＡＭ３８
の書込み入力へ至る。もし宛先レジスタが補助レジスタ
であれば、補助レジスタ６６及びＲＡＭ３８の記憶位置
ｏｏはバス７３から与えられる。

外部レジスタ及び７アネルのアドレシングは、デコーダ
２６全介して行われる。ＲＡＭのアドレシングは、補助
レジスタが源である場合、７アネル６５Ａ及び６４Ａ’
ｉ介して行われ、内部レジスタが宛先である場合、ファ
ネル６５Ａ及び６４Ｂを介して行われる。ＡＬＵレジス
タ７１は、Ｔ１時間にＡＬＵ動作の結果をロードきれる
。外部レジスタは１４時間に・ロードされる。

Ｄ　次のアドレス 非ブランチ形の命令である。次のアドレスはプログラム
・カウンタによって発生されアドレス・レジスタへ転送
される。

Ｅ　状況レジスタの変更 次＋７）ｆｉは、ＭＯＶＥ以外のＲＥＧＩＳＴＥＲＴｏ
　　ＲＥＣＩＳＴＥＲ命令のＡＬＵ動作１ｃ）イて生じ
る事象を示す。

ａ　　　ＬＯＡＤ　　　ＲＥＧＩＳＴＥＲＩＭＭＥＤＩ
ＡＴＥ（ＬＲＩ） 人　命令フォーマット ビットＯ〜２　　　動作コード ビット３　　　　内部又は外部レジスタビット４〜７　
　　レジスタ・アドレスビット８〜１５　　データ定数 Ｂ　機能の説明 この命令の機能は、ビット８〜１５によって指定され九
８ビット定数を、ビット３〜７によって指定され友アド
レスを有する内部レジスタ又は外部レジスタヘロードす
ることである。

１つのデータ源及び２つの可能な宛先が存在するから、
２つの可能なデータ通路及び２つの可能なアドレスが関
連する。命令のビット５は、どのデータ通路が選択され
、どのアドレスが関連するかを決定する。もしビット３
が０であって外部レジスタであること金示すならは、デ
ータ通路は工Ｒデコーダ５３から線８〜１５、ファネル
７９Ｇ１バス８２．７アネル７８Ｂｉ経てＡＬＵレジス
タ７１へ至る。ＡＬＵレジスタはＴ１時間にロードされ
る。この通路はＡＬＵレジスタ７１から駆動器１１０を
介してバス１５及び選択された外部レジスタへ延長され
る。外部レジスタは１４時間にロードされる。

外部レジスタのアドレスは、ＩＲデコーダ５３からアド
レス・デコーダ２６へ与えられる。デコーダ２６は適当
なレジスタを選択する。

もしビット３が１に等しければ、データ通路はＡＬＵレ
ジスタへ至るまで同一である。しかし、ＡＬＵレジスタ
７１から内部レジスタへのデータ通路はファネル７２Ａ
１駆動器１１１、バス７６を介してＲＡＭ３８の入力へ
至る。ビット４〜７によって指定きれ２ＲＡＭアドレス
は、低アドレスについてＩＲデコーダ５６から線４〜７
を介してファネル６４Ｂへ与えられる。ＲＡＭ（Ｄ７ｔ
めの４個の高順位アドレス・ビットは、ファネル６５Ａ
を介してレベル・レジスタ８７から与えられる。

以下に掲げる制御信号は、適当な動作全惹起するため指
示された時点で生じる。シーケンスは、ＡＬＵレジスタ
７１がロードされるところまで同じである。その後は、
シーケンスは次のように異っている。

Ｄ　次のアドレス 非ブランチ形の命令である。次のアドレスはプログラム
・カウンタから発生され、アドレス・レジスタへ転送さ
れる。

Ｅ　状況レジスタの変更 変更なし。

９、　　ＥＸＥＣＵＴＥ　　ＩＭＭＥＤＩＡＴＥ（ＥＸ
Ｉ）人　命令フォーマット ビット０〜２　　　　動作コード ビット３〜７　　　　ページ・アドレスビット８〜１０
　　　動作コード修飾ビットビット１１〜１５　　レジ
スタ・アドレスＢ　機能の説明 この命令の機能は、ページ・アドレス・ビット３〜７と
、ビット１１〜１５によって指定され穴アドレスを有す
るレジスタの内容とによって決定され友アドレスに記憶
された命令へ、無条件にブランチし、その命令全実行し
、次の命令へ戻る。

ビット３〜７はアドレス・レジスタの５個の高ビットの
うち４個全決定する。アドレス・レジスタの８個の低ビ
ットは、アドレスされ几レジスタＣ内容によって決定さ
れる。高アドレス・レジスタの高順位ビット０は変更さ
れない。

第１のデータ通路はＩＲデコーダ５３のｒＲ３〜７から
高アドレス・レジスタの線１〜５へ至るこの通路は７ア
ネル５４Ｅに関連している。

ＡＲＬ５０Ａに対して設定されている第２の通路は外部
７アネル又は内部レジスタから始まる。もしビット１１
が１であれば、源は内部レジスタである。もしビット１
１がＯであれば、源は外部７アネルである。外部７アネ
ルからＡＲＬ５０Ａへの通路は、パス１５．７アネル７
７Ｂ、ＡＬＵレジスタ７１、ファネル７２Ａ１駆動器１
１１、パス７３．７アネル５５人を通る。内部レジスタ
から人ＲＬ５０Ａへの通路は、パス６３から７アネル７
７Ｃｉ介してＡＬＵレジスタ７１へ至る。ＡＬＵレジス
タ７１からＡＲＬ５０人への通路は、外部レジスタの場
合と同一である。もしビット１１が０であれば、外部レ
ジスタのアドレスは、工ＲＤ５３へ接続されたアドレス
・デコーダ２６から与えられる。ＩＲＤ５３は正しい外
部レジスタ全選択する。もしビット１１が１であれば、
内部レジスタのアドレスはレベル・レジスタ８７からフ
ァネル６５Ａｆ介してＲＡＩ（へ発生される。

ム　　＋Ｌ＋　　　　　ム　　　　　ム　　　　　ムＤ
　次のアドレス アドレス・レジスタとプログラム・カウンタの相互作用
は、この命令中に禁止される。従ってプログラム・カウ
ンタは、実行サイクルが完了し九後に１笑行されるべき
次の命令のアドレスを保持することができる。これによ
って、元のＥＸＥＣＵＴＥ命令に続く命令への自動的リ
ンクの戻シが与えられる。連続的なＥＸＥＣＵＴＥ命令
は合法的であシ動作可能である。しかし、成功裏に実行
された条件付ブランチ命令、又はブランチ命令は自動的
リンク動作金妨げるかも知れない。

Ｅ　状況レジスタの変更 変更なし。

ＩＱ、　　ＥＸＥＣＵＴＥ　　ＩＮＤＩＲＥＣＴ（ＥＩ
Ｄ）Ａ　命令フォーマット ビット０〜２　　　　動作コード ビット３〜７　　　　ベージ−アドレスビット８〜１０
　　　動作コード修飾ビットビット１１〜１５　　レジ
スタ・アドレスＢ　機能の説明 ＥＩＤ命令の機能は、ＥＸＥＣＵＴＥ　　ＩＭＭＥＤＩ
ＡＴＥ命令と同様である。相異点としては、８ビツトの
低順位アドレスがビット１１．〜１５によって指定され
たレジスタの値全補助レジスタの内容へ加えることによ
って得られることである。

これによって、多様な変位値を発生することができる。

データ通路及びＡＲＨヘロードするための制御は、ＥＸ
工命令に関連したものと同様である。

データ通路及びＡＲＬ入力を発生する制御は、ＡＬＵレ
ジスタ７１がロードされるところまで異っている。それ
以上は、ＥＸＩ命令と同様である。

最初に命令はＡＬＵｉＡＤＤ機能モードヘ機能モードウ
セットジスタからＡＬＵＢ入カフ５へ至るデータ通路は
、７アネル７９Ａ及び７８Ｂ’ｉ含む。

ＡＬＵＡ入カフ４へのデータ通路は、ビット１１が１で
あるか０であるかに依存する。ビット１１が１であれば
、データ源は内部レジスタであ）、通路はバス６３及び
ＡＬＵレジスタ７１へのファネル７７Ｃ’ｉ含む。ビッ
ト１１が０であれば、データ源は外部レジスタであシ、
通路はパス１５及びファネル７７Ｂｔ−含む。

Ｊ−Ｊ＋　＾ム 内部ページ・アドレス及び外部レジスタ・アドレスは、
ＥＸＩ命令について説明したようＫして発生される。

Ｄ　次のアドレス 非ブランチ形の命令である。次の順次アドレスはプログ
ラム・カウンタによって発生されアドレス・レジスタへ
転送でれる。

Ｅ　状況レジスタの変更 変更なし。

１１、　　ＦＥＴＣＨＩＮＤＩＲＥＣＴ　　ＡＮＤＩＮ
ＣＲＥＭＥＮＴ（Ｆ’ｌＤ） 人　命令フォーマット ビット０〜２　　　　動作コード ビット６．５〜１０　動作コード修飾ビットビット４　
　　　　増分値制御 ビット１１〜１５　　レジスタ・アドレスの宛先Ｂ　機
能の説明 ＦＥＴＣＨＩＮＤＩＲＫＣＴ及びＩＮＣＲＥＭＥＮＴ命
令の機能は、補助レジスタの内容によって限定でれたＲ
ＡＭ記憶位置から、ＩＲビット１１〜１５によって限定
されたアドレスを有する内部又は外部レジスタへ１バイ
トのデータを転送し、次いで補助レジスタの値を選択的
に１だけ増加することである。増加動作はピッ）４ｔ−
１にすることによって禁止することができる。

補助レジスタによって限定された外部レジスタからのデ
ータ通路な、バス６３．７アネル７７Ｃｔ経てＡＬＵレ
ジスタ７１へ至る。もしビット１１が１であれは、宛先
は内部レジスタであシ、従ってデータ通路はＡＬＵレジ
スタ７１、ファネル７２Ａ１駆動器１１１、バス７３金
経てＲＡＭ３８の入力へ至る。もし宛先が内部レジスタ
０へ指定されたならば、補助レジスタはＡＬＵレジスタ
７１の内容によって更新されない。もしビット１１が０
でられば、宛先は外部レジスタであシ、データ通路はＡ
ＬＵレジスタ７１から駆動器１１０、バス１５を経て選
択され友外部レジスタへ至る。

上記の動作は１４時間に完了する。補助レジスタ６６の
値はスアネル７９Ａ１バス８２、ファネル７８Ｂ金介し
てＡＬＵ７０へ与えられる。もしビット４が０であれば
、ＡＬＵは１をこの値へ加え、その結果を７５時間にＡ
ＬＵレジスタ７１へ記憶する。次いで、更新された値は
正しいレベルでＲＡＭのレジスタ００へ転送され、かつ
１６時間に補助レジスタ６６へ転送される。ＡＬＵレジ
スタ７１からの通路は７アネル７２Ａ１駆動器１１１、
パス７３を介して転送される。

補助レジスタ６６の内容によづて限定された最初のＲＡ
Ｍアドレスは、補助レジスタ６６の出力へ接続された７
アネル６４Ｄ及び６５Ｄｋ介して設定される。宛先であ
る外部レジスタのアドレスはデコーダ２６によって設定
され、前述し九如く通常の方法で設足嘔れる。宛先でお
る内部レジスタのアドレスは、７アネ＃６４Ａ及び６５
人を介して発生される。ファネに６４ＡはＩＲビット１
２〜１ｓｔ−与えられ、７アネ＃６５Ａはレベル・レジ
スタ８７から現在のレベルを与えられる。

補助レジスタのアドレス００は、７アネ／Ｉ／６４を選
択しないことによってＲＡＬのために発生でれ、現在の
レベルはファネル６５Ａｔ−介してレベル・レジスタ８
７からゲートされる。

ヘ シ ＾　　＃　　体　　ヘ　　ヘ　　−へ　　１ｔ１ｒＸ　
　　削　　−へ シ Ｄ　次のアドレス 非ブランチ形の命令である。次の順次アドレスはプログ
ラム・カウンタによって発生され、アドレス・レジスタ
へ転送される。

Ｅ　状況レジスタの変更 変更なし。

１２、　５ＴＯＲＥ　　ＩＮＤＩＲＥＣＴ　　ＡＮＤＩ
　ＮＣＲＥＭＥＮＴ　（Ｓ　Ｉ’Ｄ　）人　命令フォー
マット ビット０〜２　　　　動作コード ビット６　　　　　　記憶＝１ ビット４　　　　　１＝増加 ビット５〜１０　　　動作コード ビット１１〜１５　　レジスタ・アドレス、源Ｂ　機能
の説明 ５ＴＯＲＥ　　ＩＮＤＩＲＥＣＴ　　ＡＮＤ　　ＩＮＣ
ＲＥＭＥＮＴ命令の機能は、ＩＲビット１１〜１５によ
って限定され几アドレス七有する内部又は外部レジスタ
から、補助レジスタ６６の内容によって限定され几アド
レスを有する内部レジスタへ、１バイトのデータを転送
し、次いで補助レジスタの内容を選択的に１だけ増加さ
せることである。この増加は、ビット４を１にすること
Ｋよって禁止することができる。

外部ファネルからＡＬＵレジスタ７１へのデータ通路は
、パス１５及びファネル７７Ｂｉ通る。

この通路は、命″令のビット１１が０である場合に使用
される。命令のビット１１が１である場合、内部レジス
タからの通路は、ＲＡＭ３Ｂからファネル７７Ｃｉ通る
。ＡＬＵレジスタ７１はＴ１時間にロードされる。内部
レジスタは７アネル６４Ａ及び６５ＡＴｈ介してアドレ
スされる。

ＡＬＵレジスタ７１がロード畜れ九後、ＲＡＨ及びＲＡ
Ｌアドレスは７アネル６５Ｄ及び６４Ｄを介して補助レ
ジスタの値？セットされる。データはＡＬＵレジスタ７
１から７７ネル７２Ａ１駆動器１１１を介してＲＡＭ入
力入力−ゲート、１４時間にＲＡＭへ書込まれる。ＳＩ
Ｄ命令の間では、補助レジスタ６６は１４時間に更新さ
れない。

それはＲＡＭのアドレス源だからである。

補助レジスタの増加はＦＩＤ命令について説明したよう
にして達成される。

Ｄ　次のアドレス 非プ２ンチ形の命令である。次の順次アドレスはプログ
ラム・カウンタによって発生され、アドレス・レジスタ
へ転送される。

Ｅ　状況レジスタの変更 ＣＣ１はＴ２でセットされる。

１五　ＳＥＴ　　ＭＡＳＫ（ＳＴＭ） 人　命令７オーマツト ビット０〜２　　　　動作コード ビット３〜１０　　　動作コード修飾ビットビット１１
　　　　内部又は外部 ビット１２〜１５　　源 Ｂ　機能の説明 ＳＴＭ命令の機能扶マスク・レジスタへデータの８ビツ
ト・バイトを記憶することである。命令のビット１１は
、データが外部ファネルから来るか内部レジスタから来
るか全決定する。

もしビット１１が１であれば内部レジスタが関連してお
シ、データ通路はＲＡＭ３１３、バス６３．７アネル７
７Ｃ，ＡＬＵ７０ｔ−経てＡＬＵレジスタ７１へ達する
。その通路はＡＬＵレジスタ７１から７アネル７２Ａ１
駆動器１１１、バス７３を経てマスク・レジスタへ達す
る。

もしビット１１が０であれば外部７アネルが関連してお
ル、データ通路は外部７アネルからバス１５．７アネル
７７Ｂ、ＡＬＵ７０を経てＡＩ、Ｕレジスタ７１へ達す
る。ＡＬＵレジスタ７１からマスク・レジスタへの通路
は、前述したビット１１＝１の場合と同じである。

ム　　　　　　　　ム もしデータ源が外部２アネルであれば、次の制御信号が
発生される。

制御信号　　　　タイミング　　　機能外部ファネルゲ
ート　　ＴＯ７アネルをバス１５へ接読 ７アネル７７Ｂゲート　Ｔ７＋　バス１５をＡＬＵＡ入
カへ接続 ＬＡＬＵＲＴＭ　　　ＡＬＵ７０からＡＬＵレジスタへ
ロード これよシ先のデータ通路はデータ源が内部レジスタであ
る場合と同じである。

選択され九７アネルは外部レジスタ及びデコーダ２６か
らアドレスされる。内部レジスタはＲＡＨへ接続１れ九
ファネル６５Ａ及びレベル・レジスタ全弁してアドレス
される。命令のビット１２〜１５は、低アドレス・レジ
スタの几めに７アネル６４Ａを介してゲートされる。Ｓ
ＥＴ　　ＭＡＳＫ命令は、割込み論理を再設定する。

Ｄ　次のアドレス 非プ乏ンテ形の命令である。次の順次アドレスはプログ
ラム・カウンタによって発生され、アドレス・レジスタ
へ転送される。

Ｅ　状況レジスタの変更 変更なし。

１４、　　ＲＥＳＴＯＲＥ　　ＡＤＤＲＥＳＳ　　ＲＥ
ＧＩＳＴＥＲ（ＲＡＲ） 人　命令７オーマツト ビット０〜２　　　　動作コード ビット３〜１０　　　動作コード修飾ビットビット１１
〜１３　　不使用 ビット１４〜１５　　レジスタの対 Ｂ　機能の説明 この命令の機能はリンク動作に関連する命令が生じた元
のプログラム地点へ戻ることである。この命令はＰＣＨ
及びＰＣＬを表わす２バイトのデータｉＲＡＭから直接
にＡＲＨ及びＡＲＬへ転送するように動作する。２バイ
トのデータはレベル・レジスタ８７によって限定された
現在レベルでＲＡＭのプログラム・スタック部分に記憶
される、データ通路はＲＡＭから７アネル５４Ａ’ｉ通
ってＡＲＨへ達し、７アネル５５Ｂｔ−通ってＡＲＬへ
達する。

プログラム・スタックはレベル・レジスタ８７から７７
ネル６５Ａ’ｉ介しかつスタック・カウンタ８９Ｂから
ファネル６４Ｅｔ−介してアドレスされる。

Ｄ　次のアドレス 無条件ブランチ形の命令である。次のアドレスは命令を
実行することによって発生される。

Ｅ　状況レジスタの変更 変更なし。

１５、　　ＳＥＴ　　ＭＡＣＨＩＮＥ　　ＬＥＶＥＬ（
ＳＭＬ）人　命令フォーマット ビット０〜２　　　　動作コード ビット５〜１０　　　動作コード修飾ビットビット１１
〜１３　　レベル ビット１４〜１５　　レジスタの対 Ｂ　機能の説明 ＳＭＬ機能の命令は、マイクロプロセッサの動ｆｌｆ現
在レベルから他のレベルへ切換え、カッマシン状況全復
元することである。任意のレベルにおけるマイクロプロ
セッサの動作状況はプログラム・カウンタ、状況レジス
タ、マスク・レジスタ、補助レジスタの内容によって限
定されるので、ＳＭＬ命令は前にプログラム・スタック
へ記憶され九これらのデータを適当なレジスタへ戻す。

高ＲＡＭアドレスはＩＲデコーダ線線順１１２．１３か
らグアネル６５Ｃｔ−介して得られる。高屓位ビットは
１へ強制される。低ＲＡＭアドレスはカウンタ８９Ｂか
ら７アネル６４Ｅ”ｒ介して得られる。ＲＡＭ制御は読
出しのためにセットされ、ＴＯから始まる５つの連続的
なメモリ・クロック・サイクルが取られる。スタック・
カウンタは、各メモリ・サイクルの後に、転送されるべ
き次のバイト全アドレスするため増加される。

ビット１１〜１３によって指定されたレベルに対するプ
ログラム・スタックのレジスタ０は高プログラム・カウ
ンタの値を含み、この値はノアネル５４Ａｔ−介してＡ
ＲＨ５０Ｂへ直接に転送される。レジスタ１は低プログ
ラム・カウンタの値全会み、この値はフッネル５５Ｂｔ
−介してＡＲＬ５０人へ転送される。レジスタ６は状況
レジスタの値を含む。この値はバス６３からファネル７
２Ｂ１駆動器１１１、バス７３、ノアネル１０６Ｂ’ｉ
介して状況レジスタ１００へ転送される。プログラム・
スタックのレジスタ７は、マスク・レジスタの値を含む
。マスク・レジスタへの通路はファネル１０６Ｂ’ｉ除
いて状況レジスタの場合と同じである。ＲＡＭ３８から
読出されたデータの５番目のバイト及び最後のバイトは
、同一レベルのデータ・バッファ位置００から取られ、
アネル７２Ｂ１駆動器１１１、バス７３全介して補助レ
ジスタ６６へ転送てれる。５つの連続した転送タイミン
グが第５Ｃ図のタイミング・チャートに示される。

唖ＩＯ哨噂寸寸寸寸哨噂噂噂ぐｈ −Ｅ−４１−１−　　　←　　←　　ト　　−　　←　
　ｈｈｈｈｈＤ　次のアドレス 無条件ブランチ形の命令。次のアドレスは命令を実行す
ることによって発生される。

Ｅ　状況レジスタの変更 変更なし。

１６、　　ＢＲＡＮＣＨＯＮ　　ＲＥＧＩＳＴＥＲ（Ｂ
ＯＲ）人　命令フォーマット ビット０〜２　　　　動作コード ビット３〜７　　　　ページ・アドレスビット８〜１０
　　　動作コード修飾ビットビット１１　　　　　内部
又は外部アドレスビット１２〜１５　　レジスタ・アド
レスＢ　機能の説明 ＢＯＲ命令の機能は命令のビット６〜７によって限定さ
れたページ・アドレス金有しかつ内部又は外部レジスタ
の内容によって限定された低順位アドレスを有する命令
へ無条件にブランチすることである。内部又は外部レジ
スタのアドレスはビット１２〜１５によって指定される
、 ＩＲデコーダ５３の線３〜７はファネル５４Ｂ金介して
人ＲＨ５０Ｂへ接続される。人ＲＬ５０Ａへの通路は、
ｌＲ１１が０であれば外部レジスタから導かれ、ｌＲ１
１が１であれば内部レジスタから導かれる。外部レジス
タからの通路はファネル７７ＥＸＡＬＵレジスタ７１．
７アネル７２Ａ１駆動器１１１、バス７６、ファネル５
５Ａ全通る。内部レジスタからの通路はバス６３．７ア
ネル７７Ｃ，ＡＬＵレジスタ７１を通る。ＡＬＵレジス
タ７１からの通路は、外部レジスタの場合と同じである
。

外部レジスタのアドレスは、前述し几如くビット１２〜
１５をアドレス・デコーダ２６へ与えることくよって得
られる。内部レジスタのアドレスは、前述した如く、７
アネル６４Ａ’ｉ介してビット１２〜１５全ＲＡＬへ与
えることによって得られる。条件コードは変更されない
。

Ｃ制御信号及びタイミング ＢＲＡＮＣＨＯＮ　　ＲＥＧＩＳＴＥＲ命令の制御信号
及び各種動作は、ＥＸＥＣＵＴＥ　　ＩＭＭＥＤＩＡＴ
Ｅ命令の場合と同じである。唯一の相異点は、自動リン
クａ能が無いことである。何故ならば、アドレス・レジ
スタの内容がＴ６でプログラム・カウンタへ転送される
友めに、ＢＲＡＮＣＨＯＮ　　ＲＥＧＩＳＴＥＲ命令が
置かれている元のプログラム地点へ戻ることはできない
からである。

Ｄ　次のアドレス 無条件ブランチ形の命令。次のアドレスは命令全実行す
ることＫよって発生される。

Ｅ　状況レジスタの変更 変更なし。

１７、　　ＢＲＡＮＣＨＯＮ　　ＲＥＧＩＳＴＥＲＩＮ
ＤＩＲＥＣＴ（ＢＯＲＩ　） 人　命令７オーマツト ビット０〜２　　　　動作コード ビット６〜７　　　　ページ・アドレスビット８〜１０
　　　動作コード修飾ビットビット１１〜１５　　レジ
スタ・アドレスＢ　機能の説明 この命令の機能はＥＸＥＣＵＴＥ　　ＩＮＤＩＲＥＣＴ
命令（ＥＩＤ）と同じである。ＢＯＲＩＯＲ上１つのア
ドレスへ無条件にブランチする命令である。このアドレ
スは、高アドレス・レジスタを限定するビット３〜７と
、ビット１１〜１５によって指定されたアドレス金有す
るレジスタの内容へ補助レジスタの内容を加えることに
よって形成された低順位アドレスとよシ成っている。Ｂ
ＯＲＩＯＲ上、次の命令への自動リンクの戻シがない点
で、ＫＩＤ命令と異っている。

ＩＲデコーダ５３からの線３〜７はファネル５４Ｂを介
してＡＲＨ５０Ｂへ接続される。ＡＲＬ５０ＡはＡＬＵ
レジスタ７１からファネル７２Ａ１駆動器１１１、パス
７３、ファネル５５Ａｉ介して８ビツト・バイトを与え
られる。ＡＬＵレジスタ７１０８ビット・バイトは、補
助レジスタ６６の内容をファネル７９Ａ及び７８Ｂｉ介
してＡＬＵＢ入カフ５へ転送することによって得られる
。

ＡＬＵＡ入力はビット１１の値に従って外部ファネル又
は内部レジスタから与えられる。もしビット１１が０で
あれば、外部７アネルがアドレスされ、Ａ入力はパス１
５及び７アネル７７Ｂｉ介して与えられる。もしビット
１１が１であれば内部レジスタがアドレスされ、Ａ入力
へのデータはパス６３及び７アネル７７Ｃｔ−介して与
えられる。

いずれの場合にもＡＬＵは加算モードへセラトチれ、そ
の結果はＡＬＵレジスタ７１に記憶され、次いで前述し
之如（ＡＲＬへ転送される、＋＋＋１ ＦＳｒＮ　　　ｏ　　に　　　で　　へ　　へ　　ヘ　
　へ１ＳＥ−４１−ＩＦ−１−−８−− ム　　ム　　　　　　Ｊ＋　　　　　　ム　　　　　ム
ｈ　　　　ｒＸ　　　氏　　　へ　　　−ｈＢｈ、ａ外
部７アネル又はビット１１〜１５によって指定され次内
部レジスタのアドレシングは、ＥＩＤ命令の同様な機能
に関して前に説明したところと同じである。

Ｄ　次のアドレス 無条件ブランチ形の命令。次のアドレスは命令全実行す
ることによって発生される。

Ｅ　状況レジスタの変更 変更なし。

１ａ　　ＢＲＡＮＣＨＯＮ　　ＲＥＧＩＳＴＥＲＡＮＤ
　　ＬＩＮＫ（ＢＯＲＬ） 人　命令７オーマント ビット０〜２　　　　動作コード ビット３〜７　　　　ページ・アドレスビット８〜１０
　　　動作コード修飾ビットビット１１〜１５　　レジ
スタ・アドレスＢ　機能の説明 ＢＯＲＬ命令ｆ′１ＢＲＡＮＣＨＯＮ　　ＲＥＧＩＳＴ
ＥＲ（ＢＯＲ）命令及びＥＸＦ、ＣＵＴＥ　　ｒＭＭＫ
ＤＩＡＴＥ命令に同じである。これらの命令はプログラ
ム・カウンタの処理において機能的に異っている。例え
ば、ＥＸＢＣＵＴＥ　　ＩＭＭＥＤＩＡＴＥ命令では自
動リンクが可能であシ、その場合、プログラム・カウン
タはプログラムの屓次アドレスを反訣し、それは命令の
実行中に変更されない。ＢＲＡＮＣＨＯＮ　　ＲＥＧＩ
ＳＴＥＲ命令では、自動リンクは不可能であシ、プログ
ラム・カウンタはブランチ・アドレスに続ぐ命令のアド
レス金反映するため単に更新されるだけである。ＢＯＲ
Ｌ命令では、プログラム・カウンタの内容は記憶される
。

命令のリンク機能はプログラム・カウンタの内容’！ｉ
ＲＡＭ３８のプログラム・スタック部分へ転送すること
を含む。ＰＣＨからＲＡＭ３８への通路はファネル５６
Ｂ１駆動器１１２、バス７３を経てＲＡＭの入力へ達す
る。ＰＣＬからＲＡＭ３８への通路は７アネル５６Ａ１
駆動器１１２、バス７３會通る。

ＲＡＭアドレスＲＡＨ及びＲＡＬは７アネル６５Ａ及び
６４Ｅ七介して設定される。ファネル６５Ａはレベル・
レジスタ８７からアドレスを与えられ、７アネル６４Ｅ
はスタック・カウンタ８９Ｂからアドレスを与えられる
。

もしスタック・カウンタが０であれば、ＰＣＨに位置２
へ記憶され、ＰＣＬは位置６へ記憶される。もしスタッ
ク・カウンタが１であれば、ＰＣＨ及びＰＣＬは位置４
及び５へ記憶される。スタック・カウンタは命令の終シ
にトグルされる。命令のリンク部分は、ＡＲＨ及びＡＲ
Ｌが新しいアドレスをロードされた後に、Ｔ２で開始さ
れる。

Ｄ　次のアドレス 無条件ブランチ形の命令。次のアドレスは命令全実行す
ることによって発生される。

Ｅ　状況レジスタの変更 変更なし。

１９、　　ＢＲＡＮＣＨＡＮＤ　　ＬＩＮＫ（ＢＡＬ）
人　命令フォーマット ビット０〜２　　　　動作コード ビット３〜１５　　　ブランチ・アドレスＢ　機能の説
明 ＢＡＬ命令の機能はＢＲＡＮＣＨ命令（ＢＲ）のそれと
同様である。相異点としては、リンク機能によってプロ
グラム・カウンタの値がＲＡＭ中に記憶され、従ってＢ
ＡＬ命令に続く元のプログラム地点への戻シが可能であ
る。

プログラムのリンク部分はプログラム・カウンタの内容
全ＲＡＭプログラム・スタック領域へ転送する。プログ
ラム・カウンタからＲＡＭへのデータ通路は、ＰＣＬに
ついては７アネル５６Ａ１駆動器１１２、バス７３を含
み、ＰＣＨについては７アネル５６Ｂ１駆動器１１２、
バス７３を含む。ＲＡＭアドレスＲＡＬ及びＲＡＨは、
前述した如く７アネル６４Ｅ及び６５Ａｔ−介して与え
られる。

Ｄ　次のアドレス 無条件ブランチ形の命令。次のアドレスは命令全実行す
ることによって発生される、 Ｅ　状況レジスタの変更 変更なし。

これから、第３図に示されるサブシステムのマシン・サ
イクルの異った位相における各種の相互関係を検討する
ことによシ、第２Ａ図乃至第２Ｃ図に示されるマイクロ
制御装置の動作を説明する。

これらの相互関係は実行されている現在の命令に基づい
て変更される。

入力位相 命令実行サブシステムＢの入力位相は、それが成る種の
ブランチ命令全実行している時、次の命令のためのアド
レスの全て又はその１部を発生するために使用される。

命令フェッチ・サブシステムＣは、命令実行サブシステ
ムＢの入力位相に対応する時間中に、ブランチ命令のた
めのアドレスの１部、及び他の命令のための完全なアド
レス全を発生するために使用される。先ず、次の部分ア
ドレスが発生されている時、マシン・サイクルの入力位
相中に実行されるマイクロ制御装置の動作について、第
９図及び第１０図を参照しつつ説明する。

第９図は、マシン・サイクルの入力位相中に次の命令の
アドレスを発生する几め、第２Ａ図及び第２Ｂ図に示さ
れるマイクロ制御装置のサブシステムＣＫ含まれる部分
を示す。第１０図は、入力位相の間にアドレス発生のた
めに使用でれるサブシステムＢの部分全示しＡＬＵレジ
スタ７１、入カポ−）８、ＲＡＭ３８、補助レジスタ６
６、優先順位エンコーダ８６、及び命令レジスタ（ＩＲ
）デコーダ５３から取られる２つの別個の部分を含む。

後者の４つの源の出力は７アネル７９の入力で利用可能
であシ、それ以上の制御信号を必要としない。入力ポー
ト８及びＲＡＭ３８の７ドレシングは前に説明した。次
の表は、マイクロ制御装置によって実行可能な命令のた
めに動作する部分アドレス発生器及びサブシステムを示
す。掲げられた命令は非ブランチ命令、条件付ブランチ
命令、無条件ブランチ命令の３種に群別されている。

−Ｑ　　ｒｔ４　　ｇｇｃＱｃｏＥＥＥＣ）ＣＪ部分ア
ドレス発生器 次の順次アドレスを部分的に発生する部分アドレス発生
器は、マシンの入力位相の間、非ブランチ命令及び条件
付ブランチ命令に応答するように動作する。第９図に示
される如く、ＲＯＳアドレシング手段はＡＲＨ５０Ｂ及
びＡＲＥ、５０Ａを含み、これらの各々は別個の部分ア
ドレス発生器から入力全受取る。第１の部分アドレス発
生器゛１ＭはＰＣＬ５１Ａ、７アネル５５Ｄ、ＡＲＬ５
０Ａの出力上ＰｃＬ５１Ａの入力へ接続するバス２００
．１２時間にカウンタを増加させる几めＰＣＬ５１Ａの
段０へ接続され次増加線を含む。ＰＣＬとＰＣＨとの間
の接続（図示されず）は、桁上げパルス１ＰｃＨへの増
加信号として与えることＫよ、り、ＰＣＬの最後の段と
してＰＣＨｔ−増加することができる。

第１部分アドレス発生器１１　′の次めの制御信号は５
５Ｄゲ一ト信号、Ｔ６におけるプログラム・カウンタ・
ロード（ＬＴ６）信号、Ｔ２における増加信号を含む。

ＡＲＬレジスタはＴ２タイミング・パルスの後縁によっ
て実際に・ラッチされ、ＰＣＬ５１Ａの段０はＴ２の始
めに増加される。

ＡＲＬ　５０　ＡＣ１ｌｔｌ力は、ＬＴ６とシテ示され
る後の時間に、ＰＣＬ５１Ａへロード・バックされる。

内部７アネルのゲート信号は、第６Ａ図乃至第６ＨＨ図
全参照して説明し友ので、これ以上の説ＢＡｔ−省略す
る。ノアネル５５Ｄゲート信号は、非ブランチ形命令及
びブランチが取られない場合の条件付ブランチ形命令の
動作；−ド部分を解読することに応答して発生される。

非ブランチ形命令、及びブランチが取られるか取られな
いかに拘らず条件付ブランチ命令の次のアドレスの他の
部分は、ＰＣＨ５１Ｂ、７アネ＋５４Ｃ，ＡＲＨ５０Ｂ
の出力をＰＣＨ５１Ｂの入力へ接続するバス２０１を含
む第２部分アドレス発生器１２＃によって発生される。

第２部分アドレス発失器″″２＃の几めの制御信号は、
Ｔ６におけるプログラム・カウンタ・ロード（ＬＴ＜Ｓ
）信号及びファネル５４Ｃゲート信号金含む。

条件付ブランチ命令は、入力位相の間に完全なブランチ
・アドレスを発生しなければならない。

今から条件付ブランチ形命令のため、ブランチ・アドレ
スの他の部分を発生する第３部分アドレス発生器＠３ｍ
について説明する。この部分アドレスはサブシステムＢ
によって発生される。サブシステムＢは、次の命令の几
めの完全なアドレスを与えるために、マシンの入力位相
中サブシステムＣと並列に動作する。

第１０図を参照すると、第６部分アドレス発生器＠３＃
は、８〜１５とレーベルを付され７？−ＩＲデコーダ５
３から７７ネル７９Ｇへ至るバス、ファネル７９Ｇ１フ
ァネル７８Ｂ、ＡＬＵ７０、ＡＬＵレジスタ７１を含む
。第３部分アドレス発生器“３′のための制御信号はフ
ァネル７９Ｇ及び７８Ｂゲ一ト信号、Ｔ１におけるＬＡ
ＵＲ（ＬＴｌ）信号、ＡＬＵ制御信号８０Ｃ’を含む。

サブシステムＢからサブシステムＣへ部分アドレスを転
送する手段は、ゲーテッド駆動器１１１、ファネル５５
Ａ及び７２Ａ１及びそれらの制御（ゲート）信号である 第３部分アドレス発生器′″３”はＢＲＡＮＣＨＯＮ　
　Ｃ０ＮＤＩＴＩＯＮ命令、ＢＲＡＮＣＨ命令、ＢＲＡ
ＮＣＨＡＮＤ　　ＬＩＮＫ命令の間に使用される。ＢＲ
ＡＮＣＨＡＮＤ　　ＬＩＮＫ命令のＬｒＮＫ部分につい
ては後に説明する。

第４部分アドレス発生器＠４′はＢＲＡＮＣＨＯＮ　　
ＢＩＴ命令の間に使用され、ブランチが取られる時に選
択される。第１Ｑ図に示される第４部分アドレス発生器
“４′は部分アドレスを形成するためにＡＬＵ７０中で
相互に加算される２つのアドレス源七含む。第４部分ア
ドレス発生器１４”は２つの源とＡＬＵの２つの入力と
の間のデータ・フロー通路、ＡＬＵ７０及びその制御線
８ＯＣ，及びＡＬＵレジスタ７１全含む。

ＰＣＬ５１Ａの出力から始まる第１のデータ通路は７ア
ネル５６Ａ１ゲーテツド駆動器１１２、ファネル７７Ａ
全会む。第２のデータ通路は５〜７のレーベルを有する
ＩＲデコーダの出力、ファネル７９Ｆ１ファネル７８Ｂ
を含む。第４部分アドレス発生器″″４＃は２つのデー
タ・７０−通路を動作させるそれぞれの制御信号を有す
る。今から無条件ブランチ形命令のための部分アドレス
発生について説明する。

表■に示されるよ５に１９種の無条件ブランチ形命令の
７ｓ、までが第５の部分アドレス発生器”５＃を使用す
る。第９図に示されるよ５に、発生器１５”はＩＲデ；
−グパス３〜７．７アネル５４Ｂ及びその制御信号を含
む。アドレスの他の部分は他の発生器によって発生され
る。例えば部分アドレス発生器＠３”はＢＲＡＮＣＨ命
令及びＢＲＡＮＣＨＡＮＤ　　ＬＩＮＫ命令の九めにア
ドレスの他の部分を発生する。発生器″″３　”Ｋつい
ては前に説明し九から、ここでは再度説明しない。

リンク機能については、後に説明する。

残シの発生器はＲＡＭ３８又は入力ポート８に置かれ友
アドレス源を含む。これらのアドレス源は選択されるべ
き独特のアドレスを必要とする。

ＲＡＭ及び外部の入力ポートをアドレスするシステムは
前に説明し九ので詳ＭＪＶｃは繰返さない。入力ポート
からＡＬＵレジスタへデータを転送するタイミング信号
は、入力ポートが次のアドレスの１部に関連するデータ
を与えるか否かに拘らず常にＴＯで生じる。

前述し几如く、入力ポート及び出力ポートは共通のアド
レス線を受取シ、ポートからの源及び宛先は、デコード
されている命令の１部によって決定される同一アドレス
によって選択される。

ここで再び第１０９金参照する。部分アドレス発生器″
Ｉ６＃は、ＥＸＩＣＵＴＥ　　ＩＭＭＥＤＩＡＴＥｌＢ
ＲＡＮＣＨＯＮ　　ＲＥＧＩＳＴＥＲ。

ＥＲＡＮＣＨＯＮ　　ＲＥＧＩＳＴＥＲＡＮＤＬＩＮＫ
の命令の１つ全実行している時、マシン・サイクルの入
力位相で次の命令アドレスの１部分上発生する。上記の
命令は、２つのサブシステムの制御に関して、入力位相
の後に生じる事象において異るのみである。ＥＸＥＣＵ
ＴＥ命令では、プログラム・カウンタの更新が禁止され
、Ｔ６におけるブランチ・アドレスはプログラム・カウ
ンタの元の状態への自動リンク全可能とする。即ち、プ
ログラム・カウンタはＥＸＩ命令を実行した後に次の順
次命令を与える。ＥＲＡＮＣＨ０ＮＲＥＧＩＳＴＥＲ命
令は、Ｔ６においてプログラム・カウンタの更新を許し
、ＢＲＡＮＣＨ０ＮＲＥＧＩＳＴＥＲＡＮＤ　　ＬＩＮ
Ｋ命令は、入力位相と７６時間における更新との間でプ
ログラム・カウンタの内容全記憶する。

従って、部分アドレス発生器＠６”は入力ポート８．７
アネル７７Ｂ、ＲＡＭ３８、ファネル７７Ｃ，ＡＬＵ７
０、入力ポート又はＲＡ　ＭＯ７ｔメ選択信号を発生す
る回路、及び７アネル・ゲート信号を含む。

第１０図に示される部分アドレス発生器１７”は、ＥＸ
ＥＣＵＴＥ　　ＩＮＤＩＲＥＣＴ命令又はＢＲＡＮＣＨ
ＯＮ　　ＲＥＧＩＳＴＥＲＩＮＤＩＲＥＣＴ命令を実行
している時、マシン・サイクルの入力位相中次の命令ア
ドレスの１部分音発生する。この部分アドレスは補助レ
ジスタの内容全内部又は外部レジスタへ加えることによ
って発生される。内部又は外部レジスタのアドレスはこ
れら命令の所定のフィールドによって指定される。

従って、発生器”７＃は補助レジスタ６６．７アネル７
９Ａ、７アネル７８Ｂ１それらの制御信号、及び発生器
″″６＃、発生器＠６”に対する制御信号を含む。発生
器″″６＃はマシン・サイクルの入力位相中ＡＬＵの２
つの入力へ同時に信号を与えるために発生器＠７″と同
時に動作する。更に、発生器″″７”はプログラム・カ
ウンタの更新及び増加信号の動作を禁止する制御信号を
含み、それによってＥＸＥｃＵＴＥ　　ＩＮＤＩＲＥＣ
Ｔ命令の自動リンク機能金与える。

第９図に示される部分アドレス発生器＠８”にプログラ
ム・スタックからアドレス全転送する。

この命令は、前に成る種の命令全実行した結果として又
はトラップ・サイクルの結果として、スタック中に置か
れたものである。それはＲＡＲ又はＳＭＬ命令の入力位
相の几めに使用される。発生器＠８′は７アネル５４Ａ
及び５５Ｂ１これらファネルへ接続されたＲＡＭからの
出力バス、これら７アネルのための制御信号、これら２
つの命令の実行中ＫＴＯでＬＡＲＨ（ＬＴＯ）信号全受
取、９’ＩＭでＬＡＲＬ（ＬＴＩ）信号を受取る回路を
含む。

第９図の部分アドレス発生器＠９＃は、トラップ要求信
号がマシン・サイクルの終シにマイクロ制御装置の動作
全中断してトラップ・サイクル金実行させる時、次の命
令のアドレスを発生させるのに使用される。トラップ・
アドレスを発生する発生器′″９”は、優先順位エンコ
ーダ８６の出力、ファネル７２Ｃ，７アネル５５Ｃ１及
びこれらの次めの制御信号を含む。他の発生器からＡＲ
Ｈ５０Ｂ及びＡＲＬ５０Ａへ至る全ての入力はトラップ
・サイクルの間オフであるから、ＡＲＨはＴ２において
ＬＡＲＨ（ＬＴ２）信号によってオール・ゼロへリセッ
トされ、優先順位エンコーダから入力全受取らないＡＲ
Ｌの５つの段は同様にオール・ゼロへリセットされる。

要するに、マイクロ制御装置のサブシステムＢ及びＣは
、実行されている現在の命令が無条件ブランチ形又は条
件付ブランチ形である時、常に制御装置の入力位相中に
協力して働く。この協働によって、新しいアドレス値が
実際に発生され、又はプログラム・スタック又はＲＡＭ
が入力位相中にアドレス源として使用される時、これら
ユニットからアドレスが発生される。

複数の時間間隔Ｔ２〜Ｔ７より成る次の位相中、サブシ
ステムＣはアドレスされた命令ｉＩＲデコーダへ転送す
る。この命令は最後の時間間隔Ｔ７の始めにＩＲレジス
タヘロードされる。轟技術分野に通じる者は、命令を記
憶する記憶装置のコストが、時間間隔Ｔ２〜Ｔ７の長さ
く逆比例することを知っている。従って、マシン・サイ
クルの絶対時間は、命令のためによシ迅速かつ高価な記
憶機構全使用することによって短縮することができる。

マシンの出力位相の間、サブシステムＣの部分アドレス
発生器“１　″は、Ｔ６で選択された命令の間に更新さ
れる。

現在の命令のアドレス全保存しなければならないリンク
形命令において、サブシステムＣは現在のアドレスをプ
ログラム・カウンタからサブシステムＢへ転送する。現
在のアドレスはサブシステムＢのプログラム・スタック
中に記憶される。従って、現在のアドレスを記憶するた
め、サブシステムＢは適当なスタック・レジスタをアド
レスすることを要する。

非ブランチ形命令の実行サイクルを含む入力位相及び出
力位相に関連して、これからサブシステムＢの動作全説
明する〇 非ブランチ形命令の入力又は出力位相中で使用されるマ
イクロ制御装置部分は第１１図に示される。第１１図を
参照すると、出力位相中のサブシステムＢは入力ポート
８、出カポ−）９、ＡＬＵ７０、ＡＬＵレジスタ７１、
ＲＡＭ３８、その関連アドレシング回路及び読出し書込
み制御回路、補助レジスタ６６、工Ｒデコーダ５５から
ファネル７９Ｄ、７９Ｅ、７９Ｇへ接続でれる３本のバ
スを含む。

第１１図の点線よシ下部には、入力位相中のサブシステ
ムＢが示される。そこでは、１つ又はそ九以上の源の内
容がＡＬＵ七介して転送されＡＬＵレジスタ７１ヘロー
ドされる。第１１図の下半部は第９図と類似している。

点線よシ上部に示された出力位相中では、入力位相中に
ＡＬＵレジスタヘロードされ友データが１つ又はそれ以
上の宛先へ転送される。

ＲＡＭ３８及び補助レジスタ６６の如くユニットの成る
ものはデータの源及び宛先として使用され、従って点線
の上下に１つずつ示されている。

入力ポート及びＩＲデコーダ５３から来る３本のバスの
如きユニットは源としてのみ使用され、出力ポート及び
マスク・レジスタの如きユニットは宛先としてのみ使用
される。更に、サブシステムＣはサブシステムＢの宛先
である。入力ポート、ＲＡＭ、補助レジスタの如き源の
ユニットは、サブシステムＣのためにアドレス・データ
を発生するデータ源又は非アドレス・データ源として使
用される。更にＲＡＭ１入力ポート及び出力ポートの如
きユニットは現在実行されている命令のフィールドに応
答する。

源乃至宛先ユニットの外に、サブシステムＢは、ＢＲＡ
ＮＣＨＯＮ　　ＢＩＴ命令やＢＲＡＮＣＨＯＮ　　Ｃ０
ＮＤＩＴＩＯＮ命令の如き命令がマイクロ制御装置のレ
パートリ−に含まれる場合に、そのような条件付ブラン
チ命令のための決定ユニットである２つの他のユニット
ｔ−含む。第１のユニットはバス１５へ接続されｅｒＢ
ＲＡＮｃａＯＮ　　ＢＩＴＪユニット１０４である。Ｒ
２のユニットはバス７５へ接続され九条件デコーダ８１
である。

非ブランチ形命令の入力位相におけるサブシステムＢの
動作音これから説明する。入力位相中、成る命令では、
１つの源からのデータが不変のまｔＡＬＵ’に介してＡ
ＬＵレジスタ７１へ転送され、他の命令では１つの源か
らのデータ及び他の源からのデータがＡＬＵｔ−介する
論理動作によって結合され、次いでその結果がＡＬＵレ
ジスタ７１に置かれる。

次の表ｍは、源からのデータが単にＡＬＵ’ｉ介してＡ
ＬＵレジスタ７１に転送される非ブランチ形命令を掲げ
たものである。

浅凹 命令　　　　源　　　　ファネル　データ通路ＦＩＭ　
　　ＲＡＭ　　　　　７７ＣＩＳＩＭ　　ＲＡＭ　　　
　　７７Ｃ１ 入力ポート　　　７７Ｂ　　　　２ ＲＲＲＡＭ　　　　　　７７Ｃ１ 入力ポート　　　７７Ｂ　　　　２ ＬＲＩ　　　　ｌＲ８−１５７９Ｇ　　　　　３ＦＩＤ
　　　　ＲＡＭ　　　　　　７７Ｃｌ５ＩＤ　　　　Ｒ
ＡＭ　　　　　　７７Ｃ１入力ポート　　　７７Ｂ　　
　　２ ＳＴＭ　　　　ＲＡＭ　　　　　　７７Ｃ３入力ポート
　　　７７Ｂ　　　　２ 表四特にその最後の列を分析すると、源からＡＬＵレジ
スタ７１へ至る３種の可能なデータ通路が示される。第
９図及び第１０図全参照すると、これらのデータ通路は
、成るブランチ形命令の入力位相中、部分アドレス全使
用するために使用されることが分る。例えば、表■のデ
ータ通路３は第１０図に示される部分アドレス発生器″
″３”Ｋ等しく、データ通路１及び２は部分アドレス発
生器１６＃釦等しい。

次の表■は、２つの源からのデータがＡＬＵで結合され
、その結果がＴ１時間にＡＬＵレジスタ７１に置かれる
非ブランチ形命令を掲げている。

鴎　　’ＯＮＯ鴎 ’Ｏｌ　　　　ｌ　　　　力　　　　　　気第１０図に
示されるように、ＲＡＭ、入力ポート及び補助レジスタ
からの通路は、成るブランチ命令の入力位相中に使用さ
れる。しかし、デー１図のデータ源ＩＲ３〜６Ｘ及びＩ
ＲＸ３〜６は、ハーフバイトＡＬＵ動作であるＲ１１ｉ
：ＧＩＳＴＥＲＩＭＭＥＤＩＡＴＥ形命令のために排他
命令使用される。

今から第１１図特にその点線よ〕上の部分上参照して、
非ブランチ形命令のｔめのマシン出力位相上説明する。

マシン・サブシステムの出力位相はＴ１の終シで始まシ
、データ・バイトｔ−ＡＬＵレジスタ７１から選択され
几宛先へ転送するように機能する。この宛先は、ゲーテ
ッド駆動器１１１及び１１０によって、バス７３又はバ
ス１５のいずれかへ接続される。出力位相中、２つのサ
ブシステムの相互作用に関連していくつかの他の小さな
機能が生じてよいが、これについては別の機会に説明す
る。サブシステムＢの出力位相中、サブシステムＣＨＲ
Ｏ８からアドレスされ之命令を読出しつつあシ、この命
令は７７時間にＩＲデコーダ５５へ入れられる。

第１１図に示されるように、出力ポート９は出力位相中
ゲーテッド駆動器１１０ｔ−介してＡＬＵレジスタ７１
へ接続される唯一の宛先である。ゲーテッド駆動器１１
０が選択されていれは、バス１５上のデータは１４時間
に外部レジスタ・ロード信号によって選択され次しジス
タヘロードされる。

他の宛先はゲーテッド駆動器１１１．１１２．１１４に
よって選択的に駆動されるバス７３へ接続される。１つ
の時点では、ゲーテッド駆動器１１１．１１２．１１４
の１つがゲートされる。バス７５へ接続されかつゲーテ
ッド駆動器１１１が選択された時にロードすることがで
きる宛先は、ＲＡ　Ｍ　３ａ　、補助レジスタ６６、マ
スク・レジスタ８８、サブシステムＣ全会む。マスク・
レジスタは、ＳＴＭ命令の実行中ではで４時間に、ＳＭ
Ｌ命令の実行中では７５時間にロードされる。

補助レジスタ６６は、ＦＩＤ又はＳＩＤ命令の実行中で
は１６時間に、ＳＭＬ命令の実行中では７７時間に、間
接形命令であるＫＸＥＣＵＴＥＩＮＤＩＲ］１３ＣＴ命
令又はＢＲＡＮＣＨ０ＮＲＥＧＩＳＴ］ｉｌ：ＲＩＮＤ
ＩＲＥＣＴ命令の実行中では１４時間にロードされる。

レベル・レジスタは、ＳＭＬ命令の実行中では１６時間
にＩＲデコーダ５６から直接にロードされ、トラップ・
サイクルの１６時間では優先屓位エンコーダからロード
される。

ＲＡＭ３８は出力位相のいくつかの異った時間に書込ま
れてよい。しかし大部分の命令の実行中、ＡＬＵレジス
タ７１からのデータ転送は７２時間に始まる。

次の表Ｖは、非ブランチ形命令の源、宛先、バス、及び
レジスタ・ロード信号又はＲＡＭ書込み動作の時間を要
約し友ものである。

堵　　ロ　　　　　　　　Σ　　ロ　　　　　鍼１＋＋
１＋１−一 氏　　−閃　　−閃 −閃　　１氏　−一 〃　−ω　−氏　− 一　　哄　　φ　　ω　　−削　　の　　茜　　口ｃＤ
℃ １’％　　　　　　　　　　ｒＮ６　　　　　　　　　
　ｒＮＥ　　　　　　　　００　　　　　　　　シ一一
一 ■　　＜＜　　■ 今から第２Ａ図及び第２Ｂ図全参照して、ＢＲＡＮＣＨ
ＡＮＤ　　ＬＩＮＫ命令又はＢＲＡＮＣＨＯＮ　　ＲＥ
ＧＩＳＴＥＲＡＮＤ　　ＬＩＮＫ命令が実行されている
時、出力位相中でのみ生じるリンク機能について説明す
る。

リンク動作の機能は、前述し九如く、プログラム・カウ
ンタ５１が次の命令のアドレスを含む時、時間Ｔ２〜Ｔ
６にプログラム・カウンタ５１の内容を現在レベルのプ
ログラム・スタックにある１対のリンク・レジスタへ転
送することである。状況レジスタ１００のスタック・ポ
インタは、２段ＲＡＬカウンタによってアドレスされる
べき１対のレジスタを選択する。転送通路はＰＣＨ及び
ＰＣＬからゲーテッド駆動器１１２及びファネル５６を
介してバス７３へ至る。ゲーテッド駆動器１１２はリン
ク命令の７２時間にオンになる。ゲーテッド駆動器１１
１は７２時間にリンク・デコードによってオフにされる
。駆動器１１２は１７時間にオフにされる。ファネル５
６Ａは、７２時間にオンにされ、Ｔ４時間にオフに式れ
る。７アネル５６Ｂは、リンク形命令では、Ｔ４時間に
オンにされ１７時間にオフにされる。ＰＣＢは７６時間
にプログラム・スタックへ読出され、ＰＣＬはで４時間
に読出される。スタック・カウンタ８９ＢはＴ３＋時間
にレジスタ対の第２アドレスを選択するｔめに１だけ増
進される。

ＳＭＬ命令の出力位相中、状況レジスタ１００、マスク
・レジスタ８８、レベル・レジスタ８７が更新されねば
ならない。何故ならは、入力位相中、ＡＲＨ及び人ＲＬ
は次の命令のアドレスによって更新ぢれるからである。

動作はＲＡＭからの５つの連続的な読出し動作金倉み、
これらの読出し動作は入力位相及び出力位相で生じる。

５つのアドレスはスタック・カウンタのセット及び増加
によって制御される。最初の２つの読出し動作は入力位
相中に起、９Ｔ２の終シに完了される。続く３つの読出
し動作はＴ２の終シに始ま勺、ＩＲデコーダ５３から状
況レジスタ１００、マスク・レジスタ８８、レベル・レ
ジスタ８７ヘロート＃　、ｔＬ　ル。

ＡＬＵレジスタ７１はこの転送に関係しないｃ、ＳＭＬ
命令の出力位相中に生じる上記３つの転送は第５Ｃ図の
タイミング・チャートに示される通りであシ、前にＳＭ
Ｌ命令の動作及びＬＳＲＳＬＭＲ及びＬＡＵＸロード信
号の発生に関連して説明し友。今から出力位相における
ＦＩＤ及びＳＩＤ命令のための補助レジスタ増加機能に
ついて説明する。

ＦＩＤ又はＳＩＤ命令を実行している時の出力位相中に
１補助レジスタの内容はＡＬＵへ転送てれ、そこで１ｔ
−加算されることくよって選択的に増加され、次いでそ
の結果は補助レジスタへ戻でれかつメモリのロケーショ
ンＯＯへ新しい値として入れられる。補助レジスタ６６
の内容は７アネル７９Ａ、７ｓＢｔ−介してＡＬＵへ転
送され、７５時間にＡＬＵレジスタ７１ヘロードされる
。補助レジスタは７６時間にバス７３からロードされ、
ＲＡＭは７６時間を開始時としてバス７３によシ更新さ
れる。ＩＲデコーダから来るビット４によって決定され
る制御信号８０Ｃは、補助レジスタの現在値へ１を加算
すべきかどうか全決定する。

出力位相の説明すべき最後の機能は、トラップ・サイク
ルに関連し友ものである。トラップ・サイクルの入力中
、プログラム・カウンタの内容は現在レベルのプログ２
ム・スタック・レジスタ対０へ転送てれる。出力位相中
、状況レジスタ及びマスク・レジスタはプログラム・ス
タックへ転送される。トラップ・サイクルはメモリへの
４つの連続的書込み動作を含む。これらの書込み動作は
、正しい時間層性で３個の別個の駆動器をゲートするこ
とによってデータをバス７３に置く。

入力位相中、駆動器１１２はＴＯから位相１の終りまで
付勢される。駆動器１１４は、状況レジスタの内容全プ
ログラム・スタックに転送するために、位相２の始めか
らＴ４の始めまで付勢される。ゲーテッド駆動器１１１
は、マスク・レジスタの内容全プログラム・スタックへ
転送するために、Ｔ４からＴ７の終シまで付勢される。

要するに、サブシステムＢが命令全実行している時の出
力位相は、入力位相中にＡＬＵレジスタ７１へ入れられ
７ｔ、１バイトのデータ全選択された宛先へ転送する主
たる機能を含む。宛先の１つはサブシステムＣである。

サブシステムＣは成るブランチ形命令のために選択され
る。この場合、可能な部分アドレスはサブシステムＢの
入力位相中に選択てれたデータ源からＡＬＵレジスタへ
転送でれる。サブシステムＢの入力位相が、非ブランチ
形命令の実行時のように、非アドレス・データ’１ｉＡ
ＬＵレジスタへ転送することを含む場合には、データは
出力位相の７４時間に選択された宛先レジスタに記憶で
れ、出力位相の残りの時間では補助レジスタの増進、Ｅ
ＸＥＣＵＴＥ形命令に関するプログラム・カウンタの更
新禁止、状況レジスタの更新等のハウスキーピング機能
が行われる。

トラップから割込みへの変換 これから第１２図及び表■及びＶＩＩ６照して、トラッ
プ要求信号によって生じ次側込み地点へプログラムを戻
せるようトラップ要求全完全な割込みへ変換する方法に
ついて説明する。前述し九如く、トラップ・ハードウェ
ア・サイクルは５つの主几る機能ｖｉ−実行する。第１
の機能はトラップ信号の優先順位レベルへ直接に関連し
かつマシン・レベルへ関連し九ＡＲＬへアドレスを与え
ることである。第２の機能はマシン・アドレス及びマシ
ン状況全限定する４個のレジスタの内容全プログラム・
スタック中の所定レジスタへ転送することである。最後
の機能はマシンが新しいレベルで動作するようレベル・
レジスタを更新することである。

もしトラップ・システムがプログラム化され几戻シ中断
モードで動作すべき場合、戻シ動作で使用でれる命令の
数を簡略化する之め、ＲＡＭのいくつかの領域が最後の
段階で設定てれる。メモリの成る領域（例えは、バッフ
ァ・アドレス００）はレベル・ポインタ・レジスタＬＰ
Ｒとして指定サレる。更に、前のレベルのアドレス金保
持するため、各レベルの友めのレジスタｘ−Ｆ＃が使用
される。このレジスタはラスト・レベル・レジスタＬＬ
Ｒ−Ｎと呼ばれる。ここでＮは現在レベル全表わす。前
述し友如＜、トラップ・ノ飄−ドウェア・サイクルの後
に実行されるべき次の命令のＲＯＳアドレスは前もって
限定されている。前もって限定され次アドレスは少なく
とも４つのアドレスだけ離れており、従ってブランチ命
令が実行される前に、３個の項次の命令が実行される。

次の表■は前もって限定されたＲＯＳアドレスとトラッ
プ信号とを示す。

表■ ｏｏｏｏ　　　　　　。

０００Ａ　　　　　　　　　　　　　　　４００Ｂ 　００Ｃ ００Ｄ ０００Ｅ　　　　　　　　　　　　　　　５００Ｆ もしトラップ信号が完全な割込みへ変換てれるべきであ
れば、トラップ割込みメカニズムを再整備する前に、監
査証跡（ＡＵＤＩＴ　　ＴＲＡＩＬ）を実行しなければ
ならない。最初の命令はＦＥＴＣＨＩＭＭＥＤＩＡＴＥ
命令である。この命令り新すいレベルのレベル・ポイン
タ・レジスタしＰＲの内容全レジスタＬＬＲへ転送する
。第２の命令ＵＬＯＡＤ　　ＲＥＧＩＳＴＥＲＩＭＭＥ
ＤＩＡＴＥ命令である。この命令は補助レジスタへ新し
いレベル全表わす１６進値七ロードする。第３の命令は
５ＴＯＲＥ　　ＩＭＭＥＤＩＡＴＥ命令である。この命
令は補助レジスタの内容をレベル・ポインタ・レジスタ
ＬＰＲへ転送する。今やＬＰＲは新しい現在のレベルを
指示する。第４の命令はトラップ要求のレベルへサービ
スＴｈ与、する主たるサブルーチンへのブランチ命令で
ある。勿論、トラップ・システムがＳＴＭ命令によって
再整備されなければ、迅速なトンツブ命令を実行した後
に１監査証跡の几めの６個の命令を開始することが可能
である。ゼロ・レベルを除く全レベルの九めの上次るサ
ブルーチンは、最後のレベルへのレベル変更全可能とす
るマイナー・テブル−チンで終了しなければならない。

ゼロ・レベルのための主たるサブルーチンは、待ちルー
プと共に終了することができる。マイナー・サブルーチ
ンはＸ″′００１のＳＥＴ　　ＭＡＲＫ命令と共に開始
する。

この命令は如何なるトラップ要求信号も承諾てれないよ
うにする。次の命令はＦＩＭ命令である。

この命令は前のレベルを含んでいる現在レベルのレジス
タｘ″′Ｆｊｌの内容全レベル・ポインタ・レジスタへ
転送する。ＢＲＡＮＣＨＯＮ　　ＲＥＧＩＳＴＥＲ命令
は現在レベルにおけるＸ″″Ｆ　”（（使用してＳＭＬ
表の友めのアドレスを発生する。

この表はレジスタＸ″″Ｆ′の交めに指定されたレベル
に対するＳＭＬ命令を選択する。ＳＭＬ表は下記に示さ
れ、ＲＯＳアドレスとそのアドレスに記憶され次命令と
を示す。

表Ｖｌｌ ＲＯＳア、ドレス　　　　　　　　　命令ＯＦ　ＯＯＳ
ＭＬＯＲ，Ｐ、００ ０ＦＯＩ　　　　　　　　　ＳＭＬｔＲ，Ｐ、０００Ｆ
Ｏ２ＳＭＬ２Ｒ，Ｐ、００ ０　Ｆ　Ｏ３ＳＭＬ３Ｒ，Ｐ、００ ０ＦＯ４ＳＭＬ４Ｒ，Ｐ、００ ０ＦＯ５ＳＭＬ５Ｒ，Ｐ、００ ０ＦＯ６ＳＭＬ６Ｒ，Ｐ、００ ０ＦＯ７ＳＭＬ７Ｒ，Ｐ、ＯＯ ８ＭＬ命令の実行は、マシンが中断された新しいレベル
の地点へマシン’ｔＭｆ。

上記のステップは、レベル０への戻シがなされトラップ
要求が係属しなくなるまで、各々の主たるサブルーチン
の終）で反復される。

第１２図の流れ図は自明であシ、詳細な説明を要しない
であろう。

データ転送制御 今から、制御ユニット１１とディスク駆動装置１３との
間の双方向性データ転送全制御するマイクロ制御装置の
動作を説明する。３種の動作が起る。即ち、選択動作は
制御ユニット１１″に、指定された制御装置（ｃｏｎｔ
ｒｏｌｌｓｒ）及び装置（ｄｅｖｉｃｅ）へ接続し、Ｉ
ＭＭＥＤＩＡＴＥ動作は単一の制御命令を制御装置へ転
送すると共に１バイトの情報全制御装置へ（又はそこか
ら）転送し、ＥＸＴＥＮＤＥＤ動作は制御装置中で一連
の事象全開始するが、これらの事象は制御インターフェ
イス及びファイル制御インターフェイスの間で多くの転
送が生じること全必要とする。

選択動作 ディスク駆動装置の選択動作は制御ユニットが制御装置
又は装置アドレスを含む１バイトのデータ全バス・アウ
トによ）制御装置へ送シ、選択タグ８３＃全タグ・バス
によシ送ることを含む（第４図）。選択保持及びタグ・
ゲートはアクチブになる。選択が完了し九時、制御装置
はタグ有効選択アクチブ、「通常の終了」信号に応答す
る。

これらの信号が受取られた時、制御ユニットはタグ・ゲ
ートを脱勢する。バス・インは選択され比制御装置のア
ドレスを戻す。選択アクチブは、選択保持が降下するま
でアクチブのままでおる。第４図は上記の選択動作金示
すチャートである。

第１Ａ図及び第１Ｂ図を参照する。ＣＴＬバス・アウト
は７アネル０へ接続され、ＣＴＬタグ・バスは７アネル
１へ接続され、高順位タグ・ビット８は７アネ／Ｉ／１
の低屓位段へ接続される。ＣＴＬ選択保持は７７ネル２
の段１へ接続され、ＣＴＬタグ・ゲートは７アネル２の
段０へ接続される。

ＣＴＬタグ有効はレジスタの段１へ接続される。

ＣＴＬバス・インはレジスタ７へ接続され、選択アクチ
ブ及び「通常の終了」はレジスタ２０段０及び２へ接続
される。装置選択バスは外部レジスタ９へ接続され、装
置タグ・バスは外部レジスタ１１の段４〜７へ接続され
、装置バス・アウトはレジスタ０へ接続される。装置タ
グ・ゲートは外部レジスタ６の段Ｏへ接続され、装置選
択保持はレジスタ６の段１へ接続される。注意／選択応
答バスは７アネル１０へ接続され、装置バス・インは７
アネル７へ接続され、装置タグ有効は７アネル１２の段
５へ接続される。

選択動作は制御ユニットが選択てれた制御装置及び駆動
装置のアドレス１ｃＴＬバス・アウト上に置キ、＠８３
Ｊ′のタグ’１ｃＴＬタダ・バス上に置き、ＣＴＬタグ
・ゲートを発生することＫよって開始でれる。ＣＴＬタ
グ・ゲートが上昇すると、トラップ０要求信号が生じる
。この信号はトラップ・サイクルを強制してアドレス・
レジスタをアドレスｘ０３ヘセットする。

アドレス００３に記憶され次命令はＲ−Ｒ形加算命令で
あシ、１６進値９Ｑ６１ｔ−有する。この命令線７アネ
ル１の内容を内部レジスタ０へ転送する、このレジスタ
は補助レジスタである。補助レジスタの内容は、タグ・
バスと７７ネル１との接続の几めに、＠８３　”ではな
く＠１３”として記憶される。この命令の実行中、プロ
グラム・カウンタは１だけ増進されて００４となシ、そ
れがアドレス・レジスタヘロードされる。

アドレス００４に記憶された命令はＢＯＲ命令であシ、
１６進コードＣ８９０ｔ−有する。この命令の機能は、
内部レジスタ０の内容１３全ページ・アドレス８へ加算
することによって次の命令のアドレスを発生することで
ある。その結果、アドレス８１３ｔ−生じる。

アドレス８１３に記憶でれた命令はＢＲ命令であり、１
６進値０２６Ｆｆ有する。従って、ブランチ・アドレス
は０２６Ｆである。

アドレス０２６ＦＫ記憶てれた命令はＢＯＢ命令であ）
、１６進値２２６２ｉ有する。この命令の機能は７アネ
ル２のビット３の値をテストしてそれが１であるかどう
かを調べることであシ、それが１であれば２の増分値全
現在のアドレスへ加える。ファネル２のビット３は配線
された制御装置アドレスと、ＣＴＬバス・アウト上の制
御装置アドレスと全ハードウェア的に比較することＫよ
って生じる。現在のアドレス０２６Ｆは２だけ増進され
、次のアドレスは０２７１となる。

アドレス０２７１に記憶された命令はＳＩＭ命令であシ
、１６進値４０Ａ８ｉ有する。この命令の機能は、７ア
ネル０（ＣＴＬバス・アウト）の値をローカル記憶機構
のアドレス２８に記憶することである。プログラム・カ
ウンタは１だけ増進され、次のアドレスは０２７２とな
る、０２７２に記憶された命令はＢＯＢ命令であシ、１
６進値２ＤＡＦｔ−有する。この命令の機能はファネル
１５のビット５の値（エラー警報信号）ｔ−調べること
である。もしビット５が１であればエラーが存在し、テ
ストは真である。仁の場合、５の増分値が現在のアドレ
スへ加えられ、新しいアドレス０２７７が形成される。

０２７７に記憶され次命令はＬＲＩ命令であシ、１６進
値Ｂ　１　ｊ　７Ｔｈ有する。この命令の機能は定数１
７を内部レジスタ１ヘロードし、ＣＴＬバス・アウト上
の制御装置アドレス・ビット金マスク・アウトすること
である。レジスタ１は値１７ｔ−含む、プログラム・カ
ウンタが増進されて、次のアドレスは０２７８となる。

アドレス０２７８に記憶された命令はＲ−Ｒ形ＡＮＤ命
令であ多、１６進値９１００全有する。

これはファネル０及び内部レジスタ１に関連している。

値１７と４２とｔ−ＡＮＤ結合した結果は０２となる。

これは仮定され次装置アドレスであシ、内部レジスタ１
に記憶される。プログ２ム・カウンタが増進され、次の
アドレスは０２７９となる。

アドレス０２７９に記憶でれ次命令はＢＯＲ命令であシ
、１６進値Ｃ９９１を有する。これは命令ビット４〜８
及び内部レジスタ１の内容（ｏ２）によって指定される
ベージ０９ヘアドレスする無条件ブランチ命令である。

ブランチは装置アドレス０２をビット有意アドレスへ変
換する表（ＴＡＢＬＥ）に対してなされる。新しいアド
レスは０９０２であシ、プログラム・カウンタは０２７
Ａへ増進される。

アドレス０９０２に記憶された命令はＬＲＩ命令であ）
、１６進値Ｂ１２０’ｉ有する。この命令は定数値２０
を内部レジスタ１へ転送する。プログラム・カウンタ０
２７Ａはアドレス・レジスタへ転送される。次の命令は
０２７９に記憶され之ＢＯＲ命令の自動リンク機能によ
ってアドレス０２７Ａに置かれている。

０２７人に記憶され次命令はＲ−Ｒ形ＭＯｖＥ命令であ
シ、１６進値８９Ｄ１ｉ有する。この命令は内部レジス
タ１の内容（ｚｏ）ｋ外部レジスタ９へ転送する。プロ
グラム・カウンタは１だけ増進式れ、従って次のアドレ
スは０２７Ｂとなる。

０２７Ｂに記憶された命令Ｆ！ＬＲＩ命令であシ、１６
進値Ａ６４０’を有する。この命令の機能は定数（４０
）’に外部レジスタ６ヘロードすることである。これは
装置選択保持金オンにする。選択保持がオンであシ、外
部レジスタ９の装置アドレスは２０であるから、装置２
が選択される。プログラム・カウンタが増進でれ、従っ
て次のアドレスは０２７Ｃとなる。

０２７Ｃに記憶され次命令はＲ−Ｒ形ＭＯＶＥ命令であ
シ、１６進値８７ＣＡ’を有する。この命令の機能は、
条件テスト論理ユニットによって全ての８ビツトが０で
あるかどうか全検査するため、外部ファネル１０へ接続
された装置選択パス上のデータをマイクロ・データ・パ
スを介して外部レジスタ７へ転送することである。もし
全てのビットが０であれば、如何なる装置も応答せず、
ＣＣ１は１ヘセツトされる。もし応答する装置があれば
、ＣＣ１は０ヘセツトされる。プログラム・カウンタは
アドレス０２７Ｄへ増進される。

０２７Ｄに記憶された命令はＢＯＣ命令であシ、１６進
値３４９０金有する。もし如何なる装置も選択てれなけ
れば、プログラムはそのような状況を処理するために適
轟なサブルーチンへブランチする。しかし、装置２が応
答したので、テストは虚であシブランチは生じない。従
って、次の命令は０２７Ｅに記憶されている。

０２７Ｅに記憶された命令はＦＥＴＣＨＩＭＭＥＤＩＡ
ＴＥ命令であシ、１６進値４７３０’ｔ−有する。この
命令の機能は、内部記憶位置３０に記憶された制御装置
アドレスを取って、それ１ＣＴＬ／＜ス・インへ接続さ
れた外部レジスタ７へ置くことである。プログラム・カ
ウンタは１だけ増加され、従って次の命令は０２７Ｆに
ある。

０２７Ｆに記憶された命令はＬＯＡＤ　　ＲＥＧＩＳＴ
ＥＲＩＭＭＥＤＩ人ＴＥ命令であシ、１６進値、１９７
′ｆｆ：有する。この命令の機能は定数（９７）’ｔ−
外部レジスタ１ヘロードすることである。外部レジスタ
ＩＶｉＣＴＬ制御線へ接続されている。従って、外部レ
ジスタ７がＣＴＬバス・インヘゲートされ、ＣＴＬタグ
有効がオフにてれ定時、ＣＴＬタグ有効がゲートされ「
通常の終了」がオフにされる。プログラム・カウンタは
０２８Ｇへ増進される。

０２８０に記憶された命令はＬＯＡＤ　　ＲＥＧＩＳＴ
ＥＲＩＭＭＥＤＩＡＴＥ命令であ）、１６進値Ａ２ＥＯ
’ｉ有する。この命令の機能は定数（ＥＯ）ｋ外部レジ
スタ２ヘロードすることである。これはＣＴＬ選択アク
チブ、ＣＴＬタグ有効、ＣＴＬｒ通常の終了」七オンに
する。プログラム・カウンタは次の命令のために０２８
１へ増進される。

０２８１に記憶された命令はＬＯＡＤ　　ＲＥＧＩＳＴ
Ｅ−ＲＩＭＭＥＤＩＡＴＥ命令であシ、１６進値ＢＦ４
０全有する、この命令の機能は４０の新しいシーケンス
・バイト全内部レジスタ１５ヘロードすることである。

新しいシーケンス・バイト全限定する定数４０はマイク
ロプログラム中の基準地点「選択てれた状況」全恣意的
に限定する定数である。プログラム・カウンタは１だけ
増進されて０２８２となる。

アドレス０２８２に記憶され次命令はＲ−Ｒ形排他的Ｏ
Ｒ命令であシ、１６進値９１４Ａｔ−有する。この命令
の機能は、選択でれた駆動装置のビット有意アドレスを
与えられた７アネル１０の出力と、９０２に置かれ次命
令によってＣＴＬバス・アウトから発生されたビット有
意装置アドレスを含む内部レジスタ１の内容と金、排他
的ＯＲ結合することである。双方の値は等しい筈である
から、結果はオール・ゼロとなシ、ＣＣ１がセットされ
る。プログラム・カウンタは０２８３へ増進される。

アドレス０２８３に記憶された命令はＢ　ＲＡＮＣＨＯ
Ｎ　　−ＣＯＮＤＩＴＩＯＮ命令であシ、１６進値３４
Ａ１に有する。テストされる条件はＣＣ１である。もし
ＣＣ１がオフであれば、適轟なサブルーチンへブランチ
がなされる。何故ならば、前の命令はＣＣ１ｔ−オンに
しないことによってエラーを示し次からである。ＣＣ１
はオンであるから、テスト位真であシブランチは取られ
ない、次の命令は０２８４に置かれている。

アドレス０２８４に記憶された命令はＢＯＢ命令であシ
、１６進値２５０６ｔ−有する。この命令の機能は７ア
ネル６のビット０がオンであるかどうかを検査すること
である。７アネル６０ビツト０はサービス・テストが行
われていることを示す。

従って、ビット０は０であシ、５の増分値が現在のプロ
グラム・カウンタ値へ加えられる。従って、次のアドレ
スは０２８９となる。

アドレス０２８９に記憶され次命令はＬＲＩ命令である
。この命令の機能はトラップ・システム全回整調し、装
置タグ・ゲートを下降せしめることである。プログラム
・カウンタは０２７Ｃへ増進される。

０２８９ｉＣ記憶畜れた命令１１−Ｒ形ＭＯＶＥ命令で
あシ、１６進値９０ＤＦ’ｉ有する。この命令の機能は
内部レジスタ１５の内容を内部レジスタ０又は補助レジ
スタへ転送することである。レジスタ１５は４０を含み
、従ってアドレス００３に記憶てれ友ＢＲＡＮＣＨＯＮ
　　ＲＥ（、ｌ５ＴＥＲ命令の友めに補助レジスタが使
用てれる。アドレス００６は次のトラップに応答してア
ドレスされる。プログラム・カウンタは０２８Ａへ増進
される。

０２８Ａに記憶され次命令はＳＥＴ　　ＭＡＳＫ命令で
あ、９、ＣｌＡ２の１６進値を有する。この命令の機能
は内部レジスタ２の定数ＦＦをマスク・レジスタ８８へ
転送することである。定数ＦＦは全てのトラップ全許し
トラップ・レジスタ８５を再調整する。プログラム・カ
ウンタは０２７Ｂへ増進される。

０２７ＢＫ記憶された命令はＢＲＡＮＣＨ命令であシ、
１６進値０２Ｂ　１ｔ−有する。次のアドレスは０２Ｂ
１である。

０２Ｂ１に記憶され次命令はＢＯＢ命令であシ、１６進
値２０４６？有する。この命令の機能は７アネル６のビ
ット１が０かどうかをテストし、もしテストが真であれ
ば０の増分値を加えることである。７アネＪＬ／６のビ
ット１はサービス・テストが実行されている時にのみ１
である。従ってマイクロ制御装置は、ＣＴＬタグ・ゲー
トによってトラップが制御装置全アドレス００６へ強制
するまで、アドレス０２Ｂ１で待機する。これは実際上
マイクロ制御装置のための遊休ループである。

ＴＲＡＮＳＭＩＴ　　ＩＤ（＠別情報転送）ＴＲＡＮＳ
ＭＩＴ　　ＩＤ指令は、各々の読出し又は書込み指令の
前に、制御ユニットによシ制御装置へ向けて発生される
。ＴＲＡＮＳＭＩＴ　　ＩＤ指令Ｕ、ＥＸＴＥＮＤＥＤ
動作の例である。この場合、５バイトのデータが制御ユ
ニットから制御装置へ転送される。続く読出し又は書込
み動作では、選択されたし・コード金実際に読出し又は
書込む前に、ＴＲＡＮＳＭＩＴ　　ＩＤ指令により記憶
された識別情報とディスク上のレコードのアドレスとが
、制御装置によって比較される。ＴＲＡＮＳＭＩＴ　　
ＩＤ指令は制御ユニツ）ｆ制御装置へ接続するケーブル
についてビット及びバイト信号伝播時間を較正するため
に使用できる。これは続く書込み動作で記録されるデー
タの最初のバイトが正しい時間に要求され、レコード・
セグメントが磁気変換器の下を通過している時、最初の
バイトが正しい時間に制御装置へ到着するようにする。

この較正方法は各種のマシンで異った長でのケーブルが
タイミング・工２−を起すのを防止する。ＴＲＡＳＭＩ
Ｔ　　ＩＤ指令に関する以下の説明では、同期イン経過
時間はローカル記憶機構アドレス６５及び内部レジスタ
４に記憶されている。

制御ユニットとディスク駆動装置との間のデータ転送は
、２つの大きなデータ通路を介して起る。

これまで、マイクロ制御装置から第２の装置へ至るビッ
ト並列データ通路に関して説明し几。第２のデータ通路
は制御ユニットからディスク駆動装置の記録回路へ至る
直列読出し書込みチャネルである。このチャネルの機能
は制御ユニットからのデータ・バイトにディスク駆動装
置の友めの符号化され次ビット直列データへ変換するこ
とである。

ディスク駆動装置の記録回路はこのビット直列データを
トラックに沿って記録することができる。

記録されるトラックはマイクロ制御装置の出力ホートラ
介して駆動装置へ与えられ九ビット並列データによって
選択てれる。

更に１直列読出し書込みチャネル妊、ファイルから読出
され九符号化ビット直列データを制御ユニットの几めの
ビット並列データへ変換するために、読出し転送モード
で動作する。上記２つの主たるデータ通路は、制御ユニ
ットの制御下で独立して動作することが可能である。読
出し又は書込み動作中、制御ユニットの共通インターフ
ェイスに対する直列チャネル接続を制御する之め、ディ
スク駆動装置の制御装置全使用することができる。

しかしこれらの構成では、制御装置と直列チャネルとの
間でデータ金転送することはできない。

直列チャネルが望ましい理由は、記録でれるデータ・バ
イトのフォーマット化が制御ユニット、又はディスク駆
動制御装置、又は制御ユニットへ組込まれた成る雅の特
別なハードウェア・システムではなくディスク駆動制御
装置の直接の制御の下で達成できるからである。本発明
のマイクロ制御装置を使用して、ディスク駆動装置の几
めの直列読出し書込みチャネルを制御するシステムは、
関連出願に説明されている。そのシステムにおいて、制
御ユニットからのデータは直接に１イクロプロセツサへ
、又は直列チャネルを介してマイクロプロセッサへ選択
的に送ることができる。マイクロプロセッサ中のデータ
は直接に出力ポートへ送るか、又は直列チャネルを介し
て出方ポートへ送ることができる。マイクロ制御装置と
直列読出し書込みチャネルとの間のインターフェイスは
、直列読出し書込みチャネルのデータ・レジスタとマイ
クロ制御装置の入力又は出力ポートとを含む、説明され
るべきＴＲＡＮＳＭＩＴ　　ＩＤ動作の間に、直列読出
し書込みチャネルのデータ・レジスタ及び７アネル３′
ｔ−介して、５個のデータ・バイトがマイクロ制御装置
の内部レジスタへ転送される。

１ブロツクのデータがマイクロ制御装置へ送られている
時、マイクロプロセッサへのエントリイとして、直列読
出し書込みチャネルが使用式れる。

ＴＲＡＮＳＭＩＴ　　ＩＤタグがデコードされる時に分
かるように、それはＣＴＬアウト・バスのためにデータ
・レジスタへの接続全選択し、同期イン同期アウト・パ
ルス同期化システムの制御の下で、データ・ブロックを
送らせる。

ＴＲＡＮＳＭＩＴ　　ＩＤ動作が実行されている時のマ
イクロ制御装置の動作は、ＴＲＡＮＳＭＩＴ　　ＩＤタ
グがデコードされタグ有効信号が制御ユニットへ戻され
る時点で開始でれる。アドレス０４８９に記憶された最
初の命令はＬＯＡＤ　　ＲＥＧＩＳＴＥＲＩＭλ［Ｄ　
Ｉ　ＡＴＥ　（ＬＲＩ　）命令であυ、これは１６進値
Ａ２４０ｔ−有する４この命令の機能は定数（４０）ｋ
外部レジスタ２ヘロードすることである。これは制御ユ
ニットへタグ有効信号を与える。プログラム・カウンタ
は１だけ増進てれてアドレス０４９９となる。

アドレス０４９９に記憶され几命令はＦＥＴＣＨＩＭＭ
ＥＤＩＡＴＥ（ＦＩＮ）命令であシ、これ＃ｉ１６進値
５１３５’ｔ−有する。この命令の機能はローカル貯蔵
機構アドレス３５の内容全レジスタ１へ　転送すること
である。ローカル貯蔵機構アドレス３５は前の動作で記
憶され九同期イン経過時間バイトを含む。プログラム・
カウンタは０４９Ａへ増進される。

０４９人に記憶された命令はＢＲＡＮＣＨＯＮ　　ＢＩ
Ｔ命令（ＢＯＢンであり、１６進１？１ｉ２３３Ｄを有
する。この命令の機能は内部レジスタ１３中のビットを
テストすることである。このビットは前もって記憶され
ておシ、前のエラー条件上爪す。ビットはオフであると
仮定されるから、プログラム・カウンタは０４９Ｄへ増
進され、次いで０４９Ｄへのブランチが行われる。

０４９Ｄに記憶された命令はＬＲＩ命令であシＡＦＦＯ
の１６進値全有する。この命令の機能はＦＣＣハードウ
ェア金制御することである。プログラム・カウンタは０
４９Ｅへ増進される。

０４９ＥＫ記憶された命令はＬＲＩ命令であり、Ａ４０
２の１６進値を有する。この命令の機能は同期イン信号
の制御に関連している。プログラム・カウンタは０４９
Ｆへ増進される。

０４９ＦＫ記憶され次命令はＲ−Ｒ形ＭＯＶＥ！命令で
あシ、ＦＤｌの１６進値全有する。この命令の機能は同
期イン信号を制御ユニットへ向けて発生することである
。プログラム・カウンタは０４人１へ増進される。

０４Ａｌに記憶された命令ｆ−ＪＬＲＩ命令であ）Ａ３
８０の１６進値を有する。この命令の機能は定数（８０
）ｉ外部レジスタ３ヘロードすることである。この定数
はＥＣＣアドレシング・ハードウェアを制御する。プロ
グラム・カウンタは０４Ａ２へ増進される、 ０４Ａ２に記憶された命令はＬＲＩ命令であってＡ３４
３の１６進値を有する。この命令の機能は定数（４３）
ｔ−外部レジスタ３ヘロードすることである。レジスタ
３の出力はデータ・バッファをデータ・レジスタヘゲー
トさせ、制御ユニットから同期アウト信号全受取ること
全予期して同期アウト・タイｉング・エラー論理回路全
設定しかつＥＣＣハードウェアを能動化する。プログラ
ム・カウンタは次のアドレス０４Ａ３へ進められる。

０４Ａ３に記憶でれた命令はＬＲＩ命令であシ１６進値
Ａ８０８金有する。この命令は定数（０８）全外部レジ
スタ８へ転送する。これは正しい数の同期イン信号がＴ
ＲＡＮＳＭＩＴ　　ＩＤタグ上に発生された後、同期イ
ン発生回路全オフにすることによってデータ転送全制御
するカウンタヘロードてれる。発生される同期イン信号
は、そのサイクルのビット時間に従って５個又は６個で
ある。もし同期イン信号が０．１．２．３０ビット時間
に発生されるならば、データ制御終了信号は６個の同期
イン信号の後に発生されより。何故ならば、同期イン信
号はその発生ハードウェア全オンにする命令サイクルと
同じサイクルに発生することができないからである。こ
の場合、カウンタは１だけ増加される。もし同期イン信
号がビット時間５〜７で発生されるならば、最初の同期
イン信号は同期イン発生器全オンにした命令サイクルと
同じサイクルで発生することができる。従って、カウン
タは８のままである。プログラム・カウンタは０４Ａ４
へ増進される。

０４Ａ４に記憶てれた命令はＢＯＢ命令であって１６進
値２２５１ｔ−有する。この命令の機能は内部レジスタ
におけるビット２の値が０であるかどうかテストするこ
とである。内部レジスタ１は同期イン経過時間バイトラ
含み、０は４つのビット時間よシも少ない同期イン経過
時間上爪す。ビット２は０であると仮定され、従ってブ
ランチは行われないでプログラム・カウンタは次の命令
のためにアドレス０４Ａ５へ増進される。

０４Ａ５に記憶でｆｉた命令はＬＲＩ命令であ少１６進
値Ａ３０９’ｉ有する。この命令の機能は定数（０９）
ｔ−外部ファネル８へ転送することである。外部ファネ
ル８は９を計数した後、データ７制御終了信号全能動化
する之めカウンタをセット・アンプする。プログラム・
カウンタはＡ４０６へ増進される。

Ａ４０６に記憶されｔ命令ｔｉＢＯＢ命令であって１６
進値２０８２’ｉｉ有する。この命令は外部７アネル２
のビット４　（ＣＴＬタグ有効）がゼロかどうかテスト
する。この命令はゼロ条件が検出されるまで反復でれる
。即ち、マイクロプロセッサはＣＴＬタグ有効信号が降
下するまでその地点で待機する。次のサイクルでプログ
ラム・カウンタはアドレスＡ４０７にある次の命令へ進
められる。

Ａ４０７に記憶でれ次命令はＬＲＩ命令であシ１６進値
Ａ６ＣＯｔ−有する。この命令は定数（ＣＯ）全外部レ
ジスタ６へ記憶する。それによって装置選択保持信号及
び装置タグ・ゲート信号が上昇でれる。プログラム・カ
ウンタはＡ４０８へ増進される。

Ａ４０８に記憶された命令はＬＲＩ命令であシ１６進値
Ａ、　８２０　’！ｉ有する。この命令は定数２０ｔ−
外部レジスタ８ヘロードする。又、０４Ａ５に記憶され
次命令によって７アネル８へ与エラれｔ９の計数値がカ
ウンタヘロードされる。更に１それはデータ制御終了論
理及びカウンタ桁上げトラップを能動化する。プログラ
ム・カウンタは０４Ａ９へ増進される。

０４Ａ９に記憶され次命令はＢＯＢ命令であって１６進
値２ＣＤ４ｔ−有する。この命令の機能は内部レジスタ
４におけるビット３が１かどうか全テストすることであ
る。内部レジスタ４はバイト、時間との関係で同期イン
経過時間バイトｔ−含む。

もし同期イン経過時間バイトが２バイトであれば、プロ
グラム・カウンタは４だけ増進されてアビレフ０４人Ｄ
ｙｋ：指す。

０４ＡＤＫ記憶され次命令はＢＯＣ命令であって１６進
値３８００ｔ−有する。この命令は何の動作も行わずタ
イミング目的にのみ使用される。プログラム・カウンタ
ｄ０４ＡＥへ増進される。

０４ＡＥに記憶され次命令はＬＲＩ命令であって１６進
値Ａ４０１を有する。この命令は定数（０１）を外部レ
ジスタ４ヘロードし、それによって最初の同期イン信号
が制御装置から制御ユニットへ発生される。プログラム
・カウンタは０４ＡＦへ増進される。

０４ＡＦに記憶された命令はＬＲＩ命令であ）１６進値
Ａ４２１を有する。この命令は定数２１をレジスタ４ヘ
ロードし、それによって第２同期イン信号が発生てれる
。プログラム・カウンタは０４ＢＯへ増進される。

０４ＢＯに記憶され次命令はＬＲＩ命令であり１６進値
Ａ４６１ｉ有する。この命令は定数６１に外部レジスタ
４ヘロードし、それＫよって第３同期イン信号が発生さ
れ、かつ同期アウト予期信号がオンにされる。この命令
の実行中に第１同期アウト信号が到着し、第１ＩＤバイ
トがデータ・バッファ・レジスタからデータ・レジスタ
ヘゲートされる。プログラム・カウンタは０４Ｂ１へ進
む。

０４ＢＩＫ記憶された命令はＲ−Ｒ形命令であって、デ
ータ・レジスタの出力全与えられ友外部ファネル３から
内部レジスタ６ヘデータを転送する。従って、第１１Ｄ
バイトは内部レジスタ乙に記憶され、プログラム・カウ
ンタはアドレス０４Ｂ２へ進められる。

０４Ｂ２に記憶てれた命令はＲ−Ｒ形命令であって、こ
れは前述した如くＩＤバイト２を内部レジスタ７へ記憶
させる。次のアドレスは０４Ｂ３である。

０４Ｂ３に記憶てれた命令はＲ−Ｒ形命令であッテ、こ
れはＩＤバイト３全内部レジスタ８へ記憶させる。次の
命令は０４Ｂ４にある。

０４Ｂ４に記憶された命令は５ＴＯＲＥ　　ＩＭＭＥＤ
ＩＡＴＥ命令であって１６進値４３ＡＥを有する。この
命令はＩＤバイト４をローカル記憶機構アドレス２Ｅに
記憶する。プログラム・カウンタは０４Ｂ５へ進められ
る。

０４Ｂ５に記憶てれた命令はＬＲＩ命令であって１６進
値Ａ３０２ｉ有する。この命令は定数（０２）全外部レ
ジスタ６へ置き、それによってＥＣＣハードウェアが停
止てれ、外部レジスタ１５かラテータ・レジスタへ最後
のＩＤバイトがゲートされる。

ＴＲＡＮＳＭＩＴ　　ＩＤ動作は一般的なハウスキーピ
ング機能金倉む若干の他の命令によって完了される。

【図面の簡単な説明】

第」図は本発明に従うマイクロ制御装置の全体的機能上
水すデータ処理システムのブロック図、第１Ａ図は第１
図の制御（ＣＴ４；）インターフェイスの詳細上水す図
、第１Ｂ図は第１図のファイル制御（ＰＣＩ）インター
フェイスの詳細を示す図、第２Ａ図及び第２Ｂ図は本発
明に従うマイクロ制御装置の全体的データ・７０−を示
すブロック図、第２Ｃ図社第２Ａ図のトラップ・システ
ム全詳細に示す図、第２Ｄ図は第２Ａ図及び第２Ｂ図の
相互関連を示す図、第２Ｅ図は第２Ａ図の入力ポートを
詳細に示す図、第３図は第２Ａ図及び第２Ｂ図のマイク
ロ制御装置全６つの機能的に関連し之サブシステムとし
て示す図、第４図は選択され次動作に関してインターフ
ェイス線のタイミングを示す図、第５Ａ図乃至、第５Ｃ
図はマイクロ制御装置によって使用される各種の信号の
タイミング図、第６Ａ図乃至第６ＨＨ図はファイル制御
信号を発生する論理回路を示す図、第７Ａ図は各種のゲ
ーテッド駆動器及びバスに対するそれらの接続を示す図
、第７Ｂ図乃至第７Ｅ図はゲーテッド駆動器の制御信号
を発生する論理回路を示す図、第８Ａ図乃至第８に図は
各種のレジスタ・ロード信号全発生する論理回路を示す
図、第９図はマシン入力位相における１つのサブシステ
ムの詳細図、第１０図はマシン入力位相における他のサ
ブシステムの詳細図、第１１図は出力位相におけるマシ
ンの詳細図、第１２図は選択された命令全使用すること
Ｋよシマイクロ制御装置がどのようにして割込み地点へ
戻されるかを示すフローチャートである。 ８・・・・入力ポート、？・・・・出力ポート、１０・
・・・マイクロ制御装置、１１・・・・記憶制御ユニッ
ト、１２・・・・ストリング、１３・・・・ディスク駆
動装置、１６・・・・制御（ＣＴＬ）インターフェイス
、１７・・・・ファイル制御（ＰＣＩ）インターフェイ
ス、２６・・・・外部アドレス・デコーダ、３８・・・
・ＲＡＭ１５０・・・・命令アドレス・レジスタ、５１
・・・・プログラム・カウンタ、５２・・・・ＲＯ８，
５３・・・・命令レジスタ（ＩＲ）デコーダ、５４．５
５．５６．６４．６５・・・・ファネル、６６・・・・
補助レジスタ、７０・・・・ＡＬＵ、７１・・・・ＡＬ
Ｕレジスタ、７７．７８．７９・・・・ファネル、８５
・・・・トラップ・レジスタ、８６・・・・優先順位エ
ンコーダ、８７・・・・レベル・レジスタ、８８・・・
・マスク・レジスタ、８９Ａ・・・・位相ンツテ、８９
Ｂ・・・・ＲＡＬスタック・カウンタ、９０・・・・ト
ラップ・サイクル制御ユニット、９２・・・・トラップ
論理ユニット、１００・・・・状況レジスタ、１０１・
・・・スタック・ポインタ論理ユニット、１０２・・・
・条件デコーダ、１０３・・・・条件テスト論理ユニッ
ト、１０４・・・・ＢＯＢ論理ユニット、１０５．１０
６・・・・ファネル、１１０．１１１．１１２．１１４
・・・・ゲーテッド駆動器、１３０・・・・可変周波数
発振器クロック、１６１・・・・６／４クロツク、１１
　”、“２′、″３″、″４”、“５′、′６”、“７
”、′８”、′９”・・・・部分アドレス発生器、Ａ・
・・・記憶装置（ＲＯ８）、Ｂ・・・・命令実行サブシ
ステム、Ｃ・・・・順次命令フェッチ・サブシステム、
Ｄ・・・・制御サブシステム。 出願人　インターｆ”ｙｒｆル・ビジネス・７万うズ・
コナカン復代理人　弁理士　　篠　　　１）　　文　　
雄川面の浄書（内容に変更なし） ｒ　　　−−−−−コ 才　１　回 オＩＢ回 オ６Ｙ図 骨６ＣＣ田 ７６ＥＥ欝 オ６ＦＦ回 手続補正書彷幻 昭和６１年　７月２３日 特許庁長官　宇　賀　道　部　殿 １、事件の表示 昭和６１年　特許願　第５７１６６号 ２、発明の名称 マイクロ制御装置 ３、補正をする者 事件との関係　　特許出願人 ４、復代理人 ６、補正の対象 （］）明細書の図面の簡単な説明の欄 （２）図　面 ７、補正の内容 （１）明、細帯の第２２９頁２行の「第６Ａ図乃至第６
ＨＨ図」を「第６Ａ図乃至第６Ｚ図及び第６ＡＡ図〜第
６ＦＦ図」に訂正する。 （２）図面の全回を別紙のとおり訂正する（ただし。 願書に最初に添付した図面のうち低−一曇＝経ｊ轟→Ｌ
第６ｚ図および第６ＡＡ図〜第６ＨＨ図については図番
の変更を行い、他の図については浄書を行っただけで内
容に変更がない）。

Claims (1)

1. 【特許請求の範囲】 ２つの外部ユニットの各々から複数の入力バスを介しデ
   ータを受け取ることができ、これら２つの外部ユニット
   の各々へ複数の出力バスを介してデータを供給すること
   ができ、これら２つの外部ユニットの間の双方向データ
   伝送を制御するマイクロ制御装置において、 １マシンサイクルで実行される命令を、個々にアドレス
   可能な記憶位置に記憶する記憶手段と、第１入力、第２
   入力および出力を有し、さらに第１入力および第２入力
   を選択的に出力に接続する手段を有するＡＬＵ（算術演
   算）ユニットと、上記ＡＬＵユニットの出力を受け取る
   ＡＬＵレジスタと、 上記記憶手段の出力に接続されて、アドレスされた命令
   を受け取る命令レジスタ・デコーダと、上記ＡＬＵレジ
   スタからゲートを介して上記ＡＬＵの入力の１つに伸び
   る第１バスと、 上記第１バスおよび上記入力バスの各々にそれぞれ選択
   的に接続可能であり、しかもゲート入力およびアドレス
   入力を有する複数の入力ファンネルからなる入力ポート
   と、 上記ＡＬＵレジスタの出力および上記出力バスの各々に
   それぞれ選択的に接続可能であり、しかもゲート入力お
   よびアドレス入力を有する複数の外部出力レジスタから
   なる出力ポートと、 上記命令レジスタ・デコーダを上記入力ファンネルおよ
   び外部出力レジスタに接続し、上記入力ファンネルの１
   つおよび外部出力レジスタの１つを選択的に同時にアド
   レスする接続手段と、上記ゲート入力、ゲート、命令レ
   ジスタ・デコーダ、ＡＬＵおよびＡＬＵレジスタに接続
   された制御手段であって、上記記憶手段から１マシンサ
   イクルごとに命令が読み出されるたびに、上記１マシン
   サイクルの第１の期間に、アドレスされた上記入力ファ
   ンネルから上記ＡＬＵを介してバイトデータを上記ＡＬ
   Ｕレジスタに転送し、上記１マシンサイクルの第２の期
   間に、上記ＡＬＵレジスタからアドレスされた上記外部
   出力レジスタにバイトデータを転送するようにするもの
   とを有することを特徴とするマイクロ制御装置。