JPS6349241B2 - - Google Patents
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- JPS6349241B2 JPS6349241B2 JP61057166A JP5716686A JPS6349241B2 JP S6349241 B2 JPS6349241 B2 JP S6349241B2 JP 61057166 A JP61057166 A JP 61057166A JP 5716686 A JP5716686 A JP 5716686A JP S6349241 B2 JPS6349241 B2 JP S6349241B2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
Landscapes
- Engineering & Computer Science (AREA)
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Description
本発明の技術分野
本発明は一般的にはマイクロ制御装置に関し、
具体的にはデータ処理システムの中央処理ユニツ
トへ接続された制御ユニツトと複数の記憶ユニツ
トとの間で生じるデータ転送を制御するマイクロ
制御装置に関する。 背景の技術 データ処理システムのスループツト
（throughputは、大部分周辺記憶装置と中央処理
ユニツト（CPU）との間でデータを転送するシ
ステム能力に依存する。通常、所与の記憶装置と
CPUとの間の転送通路は、チヤネル、制御ユニ
ツト、制御装置（controller）を含む。一般的
に、制御ユニツトは標準インターフエイスを介し
てチヤネルへ接続された別個のユニツトである。
例えばデイスク・フアイルの如き記憶装置は、デ
イスク・フアイル制御装置と１群の（６個又は８
個の）デイスク・フアイルとより成るストリング
（string）構成体として配列される。これらのデ
イスク・フアイルは制御インターフエイスを介し
て制御装置へ接続されている。制御装置は他のイ
ンターフエイスを介して制御ユニツトへ接続され
ている。このような構成体の１例は、ブロツク・
マルチプレクサ・チヤネルを介してシステム／
360又は370へ接続されているIBM3830様式制
御ユニツトである。3830様式制御ユニツトは、
様式3330、3340、3350デイスク・フアイルの如き
１つ又はそれ以上のストリング状デイスク記憶装
置をシステムへ接続するために使用される。 ストリングは制御装置及びデイスク・ドライブ
（駆動装置）を含むＡボツクスより成る。制御装
置はCTLインターフエイスと呼ばれる標準IBM
インターフエイスによつて制御ユニツトへ接続さ
れ、更にフアイル制御インターフエイス（FCI）
と呼ばれる他の標準インターフエイスによつて駆
動装置へ接続される。 制御装置の一般的機能は、制御ユニツトによつ
て出された指令又は副指令を解釈しかつ実行する
ことである。これら副指令の実行は、２つのイン
ターフエイスを制御し、トラツク・フオーマツト
を制御し、データがフアイルへ転送される時にそ
れを刻時かつ直列化し、データがフアイルから転
送される時にそれを非直列化し、適当な誤り訂正
ハードウエアを用いて転送されたデータの完全性
を検査し、制御装置及び付加されたデイスク・フ
アイルの状態を制御ユニツトへ与え、誤りが発生
した時に、要求に応じてシステムを診断評価する
ことを含む。 フアイル制御装置は、大型集積回路技術を用い
たものが発表されている。このような制御装置
は、コスト面では最初の機能に変更又は追加がな
ければ、非常に望ましいものに見える。しかし、
新しい機能の追加の如く変更を施さねばならない
時には、１個又はそれ以上の大型集積モジユール
を設計変更せねばならない。この設計変更は、時
間がかかると共に費用が高価であり、従つて全体
的コストを増加させる。 LSI組合せ論理（combinatorial logic）、の非
柔軟性を解決する１つの明白な手段は、マイクロ
プロセツサを使用することである。マイクロプロ
セツサは、１度設計された後でも、単にマイクロ
プログラムを変更するだけで新しい機能へ適合す
るよう容易かつ迅速に変更することができ、よつ
てLSIの制約を避けることができる。 しかし、制御される装置と指令を発するユニツ
トとの間で、高いデータ転送速度を維持すること
が必要となる時、マイクロプロセツサを使用する
ことはできない。1.75メガバイト／秒内のデータ
転送速度においては、指令は数ナノ秒内に解読さ
れ、制御装置による応答が発生されねばならな
い。先行技術によるマイクロプロセツサは、この
ように、早いデータ転送速度へ有効に対処するた
めには、組合せ論理よりあまりにも高価であり低
速であつた。 従つて、データ転送速度にマツチした速度で制
御ユニツトからのマクロ命令を解釈することがで
き、選択されたフアイルと制御ユニツトとの間で
最短時間で接続を達成するよう２つのインターフ
エイスを制御することができ、インターフエイス
へ付加された多数の装置と柔軟性をもつて協動す
ることができ、早いデータ転送速度を有するデイ
スク・フアイルと迅速に同期を達成することがで
きる、改善された低コスト制御装置が必要とな
る。 概 説 簡単に言えば、第１図に示されるようにマイク
ロ制御装置１０を設けた場合、１群の高パフオー
マンス・フアイルを制御するために必要な柔軟
性、速度、データ記憶、応答性、Ｉ／Ｏ能力、同
期性を得ることができる。 柔軟性は１マシン・サイクルで実行される次表
の30個の命令によつて与えられる。
具体的にはデータ処理システムの中央処理ユニツ
トへ接続された制御ユニツトと複数の記憶ユニツ
トとの間で生じるデータ転送を制御するマイクロ
制御装置に関する。 背景の技術 データ処理システムのスループツト
（throughputは、大部分周辺記憶装置と中央処理
ユニツト（CPU）との間でデータを転送するシ
ステム能力に依存する。通常、所与の記憶装置と
CPUとの間の転送通路は、チヤネル、制御ユニ
ツト、制御装置（controller）を含む。一般的
に、制御ユニツトは標準インターフエイスを介し
てチヤネルへ接続された別個のユニツトである。
例えばデイスク・フアイルの如き記憶装置は、デ
イスク・フアイル制御装置と１群の（６個又は８
個の）デイスク・フアイルとより成るストリング
（string）構成体として配列される。これらのデ
イスク・フアイルは制御インターフエイスを介し
て制御装置へ接続されている。制御装置は他のイ
ンターフエイスを介して制御ユニツトへ接続され
ている。このような構成体の１例は、ブロツク・
マルチプレクサ・チヤネルを介してシステム／
360又は370へ接続されているIBM3830様式制
御ユニツトである。3830様式制御ユニツトは、
様式3330、3340、3350デイスク・フアイルの如き
１つ又はそれ以上のストリング状デイスク記憶装
置をシステムへ接続するために使用される。 ストリングは制御装置及びデイスク・ドライブ
（駆動装置）を含むＡボツクスより成る。制御装
置はCTLインターフエイスと呼ばれる標準IBM
インターフエイスによつて制御ユニツトへ接続さ
れ、更にフアイル制御インターフエイス（FCI）
と呼ばれる他の標準インターフエイスによつて駆
動装置へ接続される。 制御装置の一般的機能は、制御ユニツトによつ
て出された指令又は副指令を解釈しかつ実行する
ことである。これら副指令の実行は、２つのイン
ターフエイスを制御し、トラツク・フオーマツト
を制御し、データがフアイルへ転送される時にそ
れを刻時かつ直列化し、データがフアイルから転
送される時にそれを非直列化し、適当な誤り訂正
ハードウエアを用いて転送されたデータの完全性
を検査し、制御装置及び付加されたデイスク・フ
アイルの状態を制御ユニツトへ与え、誤りが発生
した時に、要求に応じてシステムを診断評価する
ことを含む。 フアイル制御装置は、大型集積回路技術を用い
たものが発表されている。このような制御装置
は、コスト面では最初の機能に変更又は追加がな
ければ、非常に望ましいものに見える。しかし、
新しい機能の追加の如く変更を施さねばならない
時には、１個又はそれ以上の大型集積モジユール
を設計変更せねばならない。この設計変更は、時
間がかかると共に費用が高価であり、従つて全体
的コストを増加させる。 LSI組合せ論理（combinatorial logic）、の非
柔軟性を解決する１つの明白な手段は、マイクロ
プロセツサを使用することである。マイクロプロ
セツサは、１度設計された後でも、単にマイクロ
プログラムを変更するだけで新しい機能へ適合す
るよう容易かつ迅速に変更することができ、よつ
てLSIの制約を避けることができる。 しかし、制御される装置と指令を発するユニツ
トとの間で、高いデータ転送速度を維持すること
が必要となる時、マイクロプロセツサを使用する
ことはできない。1.75メガバイト／秒内のデータ
転送速度においては、指令は数ナノ秒内に解読さ
れ、制御装置による応答が発生されねばならな
い。先行技術によるマイクロプロセツサは、この
ように、早いデータ転送速度へ有効に対処するた
めには、組合せ論理よりあまりにも高価であり低
速であつた。 従つて、データ転送速度にマツチした速度で制
御ユニツトからのマクロ命令を解釈することがで
き、選択されたフアイルと制御ユニツトとの間で
最短時間で接続を達成するよう２つのインターフ
エイスを制御することができ、インターフエイス
へ付加された多数の装置と柔軟性をもつて協動す
ることができ、早いデータ転送速度を有するデイ
スク・フアイルと迅速に同期を達成することがで
きる、改善された低コスト制御装置が必要とな
る。 概 説 簡単に言えば、第１図に示されるようにマイク
ロ制御装置１０を設けた場合、１群の高パフオー
マンス・フアイルを制御するために必要な柔軟
性、速度、データ記憶、応答性、Ｉ／Ｏ能力、同
期性を得ることができる。 柔軟性は１マシン・サイクルで実行される次表
の30個の命令によつて与えられる。
【表】
【表】
この命令群は、制御装置の適用業務中最も多く
使用される機能を与えるように選択されており、
かつ最少の（１マシン・サイクル）制御時間内で
所与の機能を与える特別の命令を含んでいる。こ
れら命令の要約を簡単に示せば次の通りである。 (A) ビツト又は条件のテスト、及びサブルーチ
ン・ブランチを含む４個のブランチ命令
（BOB、BOC、BR、BAL） (B) 自動的に増進される直進及び間接アドレシン
グを有する４個のローカル記憶命令（FIM、
SIM、FID、SID） (C) ハーフバイトALU動作（内部又は外部）の
６個の即値命令（RIM） (D) フルバイトALU動作（内部又は外部）の７
個のレジスタ対レジスタ命令（RR） (E) １個のレジスタ・ロード即値命令（LRI） (F) 即値及び間接の２個の実行命令（EXI、
EXID） (G) 即値、間接、リンクの３個のレジスタ依存ブ
ランチ命令（BOR、BORI、BORL） 〓 １個のマスク設定命令（STM） 〓 １個のリンク１，２、又はスタツク・レジス
タからの復元命令（RAR） (J) １個のマシシン・レベル設定命令 上記の各命令を低コスト読取専用記憶機構へ記
憶させた場合、500ナノ秒内の早いサイクルで命
令を実行できることが実証される。 各命令は１サイクルを要するのみであり、内部
乃至外部インターフエイスの広範囲の使用又は間
接アドレシングによつて、多くの命令があつても
全体的効率及びスループツトが改善される。 マイクロ制御装置の応答性は、完全優先順位エ
ンコーダ及びトラツプ・サイクル・ハードウエア
を含むトラツプ・システムと、８つのトラツプの
任意のもの又は全てを選択的に能動化又は無能化
するマスク・レジスタとによつて与えられる。こ
れによつて、マイクロ制御装置は外部のトラツプ
信号へ１マシン・サイクル内で応答することがで
きる。トラツプ割込みレベルは、異つたレジスタ
を選択するのに時間損失を生じることなく（即
ち、アドレスのページングなしに）、大きなレジ
スタ群を特定の機能及びインターフエイスへゆだ
ねる能力をマイクロコードへ与える。トラツプ・
レベルは制御装置が動作する８つのレベルに対応
する。 256バイトより成る大型ローカル記憶機構は、
各マシン・レベルのために十分な内部レジスタと
なるばかりでなく、一時的データ・バツフアとな
る。更に、各レベルのために８個のレジスタを含
むプログラム・スタツク領域が設けられている。
状況兼マスク・レジスタのために２個のレジスタ
があり、ネスト・リンク機能のためのプツシユポ
ツプ・スタツク用に４個のレジスタがあり、トラ
ツプが取られる時のROSアドレスを記憶するた
め２個のレジスタがある。制御装置の命令セツト
及び直接アドレシング方式の重要な機能は、全て
のレジスタ、プログラム・スタツク、データ・バ
ツフア領域を全ての外部Ｉ／Ｏインターフエイス
に対して即時に利用可能とすることである。 これは、制御装置が任意のマシン・レベルで動
作している間、それが依然として全ての外部Ｉ／
Ｏインターフエイスへ直接にアドレシングできる
ことを意味する。マイクロコードをして任意の時
間に任意のマシン・レベルへ強制せしめる１個の
命令が設けられている。 全ての外部インターフエイスとマイクロ制御装
置との間のＩ／Ｏリンクは、入力及び出力ポート
によつて与えられる。入力ポートはフアネルの如
き複数の入力ユニツトを含み、そこでは制御ユニ
ツト及び駆動装置からの出力信号が制御装置へ伝
えられる。出力ポートは、入力信号を制御ユニツ
ト及び駆動装置へ与えるため、制御装置のための
複数の出力ユニツトを含む。これらポートのユニ
ツトは、１個又はそれ以上の命令によつてアドレ
ス可能である。直接にアドレスできるユニツトの
数が最大にするために、入力ユニツト及び出力ユ
ニツトは同一アドレスを与えられ、そのアドレス
は２つの異つたユニツトのために利用される。マ
イクロ制御装置は、そこへの全ての入力がマシ
ン・サイクルの入力位相中にゲート・インされ、
全ての外部レジスタがマシン・サイクルの出力位
相中にロードされるという事実によつて、それら
ユニツトを識別する。 入力ポート構成の他の重要な特徴は、入力もし
くはゲート（フアネル）が、他の構成で使用され
る通常の双方向性Ｉ／Ｏレジスタよりも少数のハ
ードウエアでよいことであり、従つて入力ポート
は安価になる。 外部アドレスの構造は、０から15までの16個の
異つた外部アドレスを与える。これは全部で32×
８（256）本より成る独特のインターフエイス線の
ために16入力ユニツト及び16出力ユニツト・レジ
スタを可能とする。 同期能力はマイクロ制御装置の全体的効率及び
データ・スループツトを高める大きな要素であ
る。マイクロ制御装置は多様な速度で機能するよ
う設計されるので、マシン・サイクルはフアイ
ル・データ・バイト速度と同期することができ
る。これはデータ間の全てのデスキユー
（deskew）を除去し、従つて通常のデータ及び制
御信号をデスキユーする場合に失われる時間を最
小にすることができる。通常、異つた装置間で生
じる広範囲の公差を許容するために、機能及びタ
イミングについて「充填」を行う必要はない。 本発明の詳細な開示 第１図に示されるように、マイクロ制御装置１
０は制御ユニツト１１とデイスク駆動装置１３の
ストリング１２との間で生じる情報転送を制御す
るように機能する。制御ユニツト１１は制御
（CTL）インターフエイス１６を介して制御装置
へ接続されている。ストリング１２は、フアイル
制御（FCI）インターフエイス１７を介して制御
装置１０へ接続されている。 第１Ａ図に示される如く、CTLインターフエ
イス１６は記憶制御ユニツト１１を１個又はそれ
以上の制御装置へ接続するために使用される１組
の線である。記憶制御ユニツト１１から制御装置
の入力ポートへ導かれる信号線は次のものを含
む。 CTLバス・アウト CTLバス・アウトは１バイトのデータ及びパ
リテイのために９本の線を含む。バス・アウト
は、タグ・ゲートが存在する時に指令情報とタグ
修飾ビツトを転送し、同期アウト信号が存在する
時にデイスク駆動装置へ記録されるべき情報を転
送する。 CTLタグ・バス CTLタグ・バスは５ビツトのデータ及び１パ
リテイ・ビツトの制御情報のために６本の線より
構成される。 CTLタグ・ゲート CTLタグ・ゲートはCTLバス・アウト及び
CTLタグ・バスをゲートするために使用される
１本の線である。 CTL選択保持 CTL選択保持は、駆動装置が選択される時に
アクチブにされかつ維持される１本の線である。
それは、駆動装置上で最後の動作が実行された後
に、終了信号が駆動装置から受取られてそれが認
識されるまで、アクチブのままである。 同期アウト 同期アウトはデータ転送動作の間にデータを有
効化しかつそれをバス・アウトへゲートする１本
の線である。 終了応答 終了応答は、制御装置から通常終了信号又はチ
エツク終了信号を受取つたことを制御装置へ認識
させるため、制御ユニツトにより使用される１本
の線である。 制御装置の出力ポートから記憶制御ユニツト１
１へ導かれる信号線は次の通りである。 CTLバス・イン CTLバス・インは１バイトのデータ及びパリ
テイのために９本の線から構成される。CTLバ
ス・インは、読出し動作の間に同期イン信号をゲ
ート用に使用してデイスクから記憶制御ユニツト
１１へデータを転送する。更にCTLバス・イン
は、通常終了、チエツク終了、又はタグ有効の各
線がアクチブである時、情報を記憶制御ユニツト
１１へ転送するために使用される。 同期イン 同期インは、データが制御ユニツト１１へ転送
されている間、CTLバス・インを有効化しかつ
ゲートするために使用される１本の線である。同
期インは制御ユニツトから１バイトのデータを要
求するために使用される。 選択アクチブ 選択アクチブは、選択シーケンスが成功した後
にアクチブとなり、選択保持がアクチブである
間、正しい選択を指示するためにアクチブにされ
る１本の線である。 タグ有効 タグ有効は、タグ解読値が制御装置によつて受
取られたことを示すために、制御ユニツトからの
タグ・ゲートに応答して上昇する１本の線であ
る。 通常終了 通常終了は、動作の通常の終了地点へ達したこ
とを制御ユニツト１１へ示すために使用される１
本の線である。 チエツク終了 チエツク終了は、異常な終了条件が存在するこ
とを示すために使用される１本の線である。 警報線 警報線は３本の線より成り、２本が選択され１
本が選択されない。警報選択１は、選択された制
御装置又は駆動装置にエラー条件があることを示
すために使用される。警報選択２は、ビジー条件
を示すために使用される。警報非選択１は、ポー
リング・シーケンスが制御ユニツトによつて必要
とされていることを制御ユニツトへ教えるために
使用される。 第１Ｂ図に示されるFCIインターフエイス１７
は、５本の制御バス及び４本の雑多な制御及びデ
ータ線より成る。FCIインターフエイス１７は８
個までの駆動装置のために使用できる。駆動装置
との間の全てのインターフエイス線は多重化さ
れ、従つて制御装置によつて発生された全ての信
号は、全ての駆動装置によつて受取られる。同様
に、異つた駆動装置から導かれた同様の信号は、
共通線を介して制御装置へ転送するためにOR結
合される。インターフエイス上の全てのゲート信
号は、マイクロ制御装置の制御の下にある。駆動
装置からの基準パルス及び読出し書込みデータ
は、平衡した双方向性読出し書込みデータ・ケー
ブル上を搬送される。 FCIインターフエイスは次のようなバス及び線
より成る。 選択バス 選択バスは、異つた駆動装置を選択するために
使用される８本の線と、所与の駆動装置を手動作
で選択するため操作員によつて使用される２本の
独特の線より成る。所与の時点では、これら線の
１本のみがアクチブである。選択バスは出力ポー
トのユニツトへ接続される。 装置タグ・バス 装置タグ・バスは５本の信号線及び１本のパリ
テイ線より成る。５本の線上にあるデータは、装
置バス・アウト上のデータに従つて、所与のレジ
スタの感知及びセツト、探索動作の開始、所与の
トリガのセツト等の如く、選択された駆動装置中
で特定の機能を実行するために使用される。装置
タグ・バスは出力ポートのユニツトへ接続され
る。 装置バス・アウト 装置バス・アウトは１バイトのデータ及び１つ
のパリテイのために９本の線より成る。１バイト
の解釈は、前述した装置タグ・バスによつて制御
される。装置バス・アウトは出力ポートのユニツ
トへ接続される。 注意／選択応答バス このバスは駆動装置から制御装置入力ポートへ
の注意又は選択情報を搬送する９本の線より成
る。注意情報は駆動装置アドレスに従つて与えら
れる。選択情報は選択された駆動装置のアドレス
を含む。 装置バス・イン 装置バス・インは、選択された駆動装置から制
御装置入力ポートのユニツトへ感知又は状況情報
を搬送する８本のデータ線及び１本のパリテイ線
より成る。 タグ・ゲート これは、装置タグ・バス及び装置バス・アウト
の双方をゲートするため、制御装置出力ポートか
ら駆動装置へ導かれる１本の線である。 選択保持 選択保持は、制御装置出力ポートから駆動装置
へ導かれる１本の線である。その機能は、選択動
作が１度設定された後に、それを維持することで
ある。 タグ有効 タグ有効は、タグ・ゲート信号が受取られ、装
置タグ・バス及び装置バス・アウトのパリテイが
正しいことを示すために、駆動装置から制御装置
入力ポートへ導かれる１本の線である。 第１図に示されるマイクロ制御装置の全体的機
能は、基本的にはCPUチヤネルから与えられた
一連のチヤネル指令ワード（CCW）に応答して
制御ユニツトによつて発生された指令群を順次に
実行することによりフアイルとの間のデータ転送
を制御し、かつ上記指令群を駆動装置のための一
連の副指令へ変換することである。更に制御装置
の機能は、駆動装置から状況又は制御データを受
取り、必要な場合に、このようなデータを制御ユ
ニツトへ与えられるべき適当なデータへ変換する
ことである。 駆動装置と制御装置更には制御ユニツトとの間
の読出し書込みチヤネルは、１秒間に約1.85メガ
バイトの速度でデータを転送する能力を有する。
従つて、マイクロ制御装置は高速であつて柔軟性
に富み、制御ユニツトからの副指令及び駆動装置
からの状況情報に十分に応答可能であり、それに
よつて1.85メガバイトのデータ転送速度によつて
得られる全体としての潜在的システム・パフオー
マンスを妨げないようにしなければならない。直
列読出し書込みチヤネルを制御するシステムは、
関連出願中に説明されている。 第２Ａ図及び第２Ｂ図は制御装置の全体的デー
タ・フローを示す。トラツプ・システムの詳細は
第２Ｃ図に示されている。 第２Ａ図及び第２Ｂ図に示されるマイクロ制御
装置は第３図に示されるような相互に関連する３
個の主たるサブシステムを含む。記憶ユニツトに
記憶された命令は、制御ユニツト１１とデイスク
駆動装置のストリング１２との間で生じるデータ
転送をダイナミツクに制御するために読出されか
つ実行される。 マイクロ制御装置の設計思想は、先ず第３図を
参照して説明される。第３図は主たるサブシステ
ムＢ，Ｃ，Ｄ及び記憶装置Ａを示している。 装置Ａの機能は、個別的にアドレス可能な記憶
位置にマイクロ命令を記憶することである。３種
の命令が装置Ａに記憶される。即ち、無条件プラ
ンチ形の命令、条件付ブランチ形の命令、非ブラ
ンチ形の命令である。各種の命令には、複数個の
異なつた命令が含まれる。装置Ａは読取専用記憶
機構として示されているが、当技術分野で知られ
た他の種の装置を使用してもよい。 第１のサブシステムＢは命令実行サブシステム
と呼ばれ、第２のサブシステムＣは順次命令フエ
ツチ・サブシステムと呼ばれる。第３図に示され
る如く、サブシステムＣは記憶装置Ａをアドレス
するための装置AR及び複数の順次アドレス発生
器NAG1〜NAGnを含む。サブシステムＢ及びＣ
は、命令レジスタ・デコーダIRD及び制御手段
CMを含む第３のサブシステムＤによつて制御さ
れる。サブシステムＤは制御サブシステムと呼ば
れ、前のマシン・サイクルの間にサブシステムＣ
によつて記憶装置Ａから命令レジスタ・デコーダ
IRDへ転送された現在の命令に応答して、サブシ
ステムＢ及びＣの動作及び相互作用を制御する適
当な信号を発生し、よつてサブシステムＢ及びＣ
に対して現在の命令を実行させかつ現在のマシ
ン・サイクルの間に記憶装置Ａから次の命令をフ
エツチさせる。制御サブシステムＤはトラツプ・
システムを含むが、これについては後に詳細に説
明する。 ここで第２Ａ図、第２Ｂ図、第３図を参照して
制御装置の各種の構成要素を説明する。 入力ポート８ 入力ポート８は複数個の入力フアネル又はバ
ス・マルチプレクサを含み、１個又はそれ以上の
フアネル又は制御ユニツトから、ALU７０の１
つの入力へ接続されたマイクロ・データ・バス１
５へ（第２Ａ図）、データを選択的に転送するよ
うに機能する。第２Ｅ図はバス１５へ接続された
入力フアネル及びゲーテツド駆動器を示す。 入力ポートを詳細に示す第２Ｅ図を参照する
と、フアネルは基本的には複数個の入力ORゲー
ト２００より成る。これらゲートの各々はマルチ
プレツクスされるバスの各線に対応している。第
２Ｅ図に示される如く、８個の入力ORゲート２
００はDCIバス・アウト線０〜７をバス１５の対
応する線へ接続するために使用される。これら線
の各々は各ORゲート２００に関連付けられてい
る。DCIバス・アウトの各線は２入力ANDゲー
ト２０１を介してORゲート２００へ接続されて
いる。他の入力は「選択０」とレーベルを付され
た１本のアドレス線である。第２インターフエイ
ス・バスの線０′〜７′を各々のORゲート２００
へ接続するために、第２群の同様なANDゲート
２０１′が使用される。これらANDゲートへの第
２入力は、「選択１」のレーベルを付された異つ
たアドレス線である。図示されないが、入力ポー
ト８は８個のANDゲートより成る16のANDゲー
ト群を有し、各ANDゲート群は外部アドレス・
デコーダ２６（第２Ｂ図）によつて個別的に選択
可能である。８個のORゲート２００の出力は、
８個の同様なゲートされる（ゲーテツド）駆動器
２０３によつてバス１５へ転送される。各ゲーテ
ツド駆動器２０３はANDゲート２０４、２進段
２０５、ANDゲート２０６、増幅器２０７、バ
ス１５からの全てのロードを絶縁するためのダイ
オード２０８を含む。増幅器２０７及びダイオー
ド２０８の機能は、当技術分野で周知の如く、１
個のトランジスタ増幅器回路へ結合することがで
きる。ANDゲート２０４及び２０６への第２入
力は、制御サブシステムＤから与えられる外部フ
アネル・ゲート信号である。このような入力ポー
トは、８×16＝128本のバス・アウト入力線を処
理することができ、制御サブシステムＤによつて
選択された時点で、入力線の８本より成るアドレ
スされた群のデータを、選択的にバス１５へ転送
することができる。第２Ａ図に示される如く、ゲ
ーテツド駆動器１１０は、出力ポート９と同じく
バス１５へ接続され、バス１５は双方向性デー
タ・バスとなつている。従つて、ゲーテツド駆動
器１１０と入力ポート駆動器２０３は、マシン・
サイクルの同一期間中決して同時にオンになるこ
とはない。 出力ポート９ 第２Ａ図の出力ポート９は詳細には示されない
が、16個のレジスタを含み、各レジスタは８個の
段より成る。各レジスタの出力は外部インターフ
エイスへ接続することができる。外部インターフ
エイスは入力フアネルの１個を含んでいてよい。
各レジスタ入力には、各レジスタ段のための３個
の入力ANDゲートがある。各ANDゲートの第１
の入力はバス１５の対応する線へ接続され、各
ANDゲートの第２入力は選択又はアドレス線で
あり、各ANDゲートの第３入力は制御サブシス
テムＤから来る外部レジスタ・ロード信号であ
る。レジスタ及びフアネルは異つた時間に動作さ
れるから、１本の選択線はフアネルとレジスタの
対をアドレスする。 後述する如く、制御サブシステムＤは１マシ
ン・サイクル中に外部アドレスを変更することが
できる。 ROS５２ 第２Ｂ図に示される如く、ROS５２は、第３
図の記憶装置Ａに対応し、個々にアドレス可能な
16384個の記憶装置を含み、各記憶位置は16個の
データ・ビツト及び２個のパリテイ・ビツトを含
む。各記憶位置は、後に詳説する30種の16ビツ
ト・マイクロ命令の１個を記憶する。ROSユニ
ツトの出力は、16本の線より成る命令レジスタ・
バス５８へ印加される。このバスの線３〜７及び
１１〜１５は外部アドレス・デコーダ２６へ接続
され、線０〜１５は命令レジスタ・デコーダ
（IRD）５３へ印加される。 ROSの記憶位置は、第３図のサブシステムＣ
のアドレシング手段ARからROSへ与えられる14
ビツト・アドレスによつて選択される。 アドレス・レジスタ５０ 第２Ｂ図に示されるように、サブシステムＣの
アドレシング手段ARは、低アドレス・レジスタ
（ARL）５０Ａ及び高アドレス・レジスタ
（ARH）の２個のユニツトを含む命令アドレス・
レジスタ５０である。低アドレス・レジスタ５０
Ａは８段レジスタであり、14ビツト・アドレスの
８個の低順位ビツト６〜13をROS５２へ与える。
高アドレス・レジスタ５０Ｂは６段レジスタであ
り、14ビツト・アドレスの６個の高順位ビツト０
〜５をROS５２へ与える。 ARL５０Ａへの入力はフアネル５５の出力か
ら与えられ、ARH５０Ｂへの入力はフアネル５
４の出力から与えられる。 フアネル５５ フアネル５５は４個の個別的なAND／OR論理
ユニツト５５Ａ〜５５Ｄを含む。ユニツト５５Ａ
は、ALUアウト・バス７３へ接続される８段ユ
ニツトであり、第３図のサブシステムＢによつて
発生された部分アドレスをサブシステムＣへ転送
するように機能する。ユニツト５５ＢはRAM３
８から直接に１バイトのデータを受取る８段ユニ
ツトであり、サブシステムＣの順次アドレス発生
器NAG１〜ｎの１部分である。ユニツト５５Ｃ
は優先順位エンコーダからビツトを受取る３段ユ
ニツトであり、トラツプNAGユニツトに、関連
付けられている。ユニツト５５Ｄは、NAG１の
１部分である低プログラム・カウンタ５１Ａから
８ビツト・バイトを受取る８段ユニツトである。 ユニツト５５Ａ〜５５Ｄの出力は、ARL５０
Ａの適当な入力へ接続される。 フアネル５４ フアネル５４は３個のAND／OR論理ユニツト
５４Ａ〜５４Ｃを含む。ユニツト５４ＡはRAM
３８から直接に６個のビツト２〜７を受取る６個
の段を含み、ユニツト５５Ｂと共にNAGの１部
を形成する。ユニツト５４Ｂは５段ユニツトであ
り、その入力は第３図の制御手段CMへ接続され
て、命令レジスタ・デコーダ５３（第２Ｂ図）か
らビツト３〜７を受取る。ユニツト５４Ｃは６段
ユニツトであり、その入力は、第３図のサブシス
テムＣのNAG２の１部分である高プログラム・
カウンタ５１Ｂの出力へ接続される。 プログラム・カウンタ５１ プログラム・カウンタ（PC）５１は、低プロ
グラム・カウンタ（PCL）５１Ａと、高プログ
ラム・カウンタ（PCH）５１Ｂとを含む。プロ
グラム・カウンタ５１は14段のセツト可能なカウ
ンタを含み、その機能はアドレス・レジスタ５０
へ転送されるべき順次のアドレスを発生すること
である。PCL５１Ａは８個の段を含み、その入
力はARL５０Ａの出力へ接続され、従つてPCL
５１Ａは、時間Ｔ６で第３図の制御サブシステム
Ｄによつて信号を受けた時に、ARL５０Ａによ
つて更新することができる。PCL５１Ａは時間
Ｔ２でカウンタを１単位増進させる増進入力線を
有する。PCH５１Ｂは６段より成り、各段の入
力は高アドレス・レジスタ５０Ｂの出力へ接続さ
れ、従つてPCH５１Ｂは時間Ｔ６で更新するこ
とができる。プログラム・カウンタ５１の出力
は、前述した如くフアネル５４及び５５を介して
命令アドレス・レジスタ５０へ接続され、フアネ
ル５６（Ａ及びＢ）及びゲーテツド駆動器１１２
を介してALUアウト・バス７３へ接続される。 フアネル５６Ａ フアネル５６Ａは、PCL５１ＡをALUアウ
ト・バス７３へ接続する８個のAND／OR論理ユ
ニツトを含む。 フアネル５６Ｂ フアネル５６Ｂは、PCH５１ＢをALUアウ
ト・バスの線２〜７へ接続する６個のAND／OR
論理ユニツトを含む。 ゲーテツド駆動器１１２ ゲーテツド駆動器１１２は、現在実行されてい
る命令のアドレスをサブシステムＢへ転送するた
めに、ALUアウト・バス７３を駆動する。第２
Ａ図のフアネル７７へ接続されたALUアウト・
バス７３は、駆動器１１２がゲートされた時にア
クチブとなる。これはリンク形命令が実行されて
いる時のマシン・サイクルの出力位相で起る。フ
アネル５６及びゲーテツド駆動器１１２は第３図
のサブシステムＢの１部である。 命令レジスタ・デコーダ５３ 命令レジスタ・デコーダ５３は、ROS５２か
らの命令を受取る16ビツト・レジスタと、動作、
ALU動作、所与のビツト線等の解読信号又はア
ドレス信号の如き制御信号を与える解読回路とを
含む。それは第３図の制御サブシステムＤの１部
である。 RAM３８ ランダム・アクセス・メモリ（RAM）３８は
256個の個別的にアドレス可能な記憶位置を有し、
各記憶位置は１つの８ビツト・バイトを記憶す
る。RAM３８は、後に詳細に説明する適当なア
ドレシング回路と、８ビツトより成るデータ・バ
イトをアドレスされた位置へ記憶させ又はアドレ
スされた位置から読出させる適当な読出し書込み
制御回路とを有する。入力データは、ALUアウ
ト・バス７３へ接続されるRAM入力データ・バ
ス６２を介して、RAM３８へ与えられる。
RAM３８からの出力データは、いくつかのフア
ネルへ導かれるRAM出力データ・バス６３上に
現われる。 RAM記憶位置のアドレスは８ビツトであり、
フアネル６４及び６５の出力から与えられる。フ
アネル６４は４個のRAMアドレス低順位ビツト
４〜７（RAL）を与え、フアネル６５は４個の
RAMアドレス高順位ビツト０〜３（RAH）を与
える。フアネル６４は５個のAND／OR論理ユニ
ツト６４Ａ〜６４Ｅより成り、フアネル６５は４
個のAND／OR論理ユニツト６５Ａ〜６５Ｄより
成る。論理ユニツト６５Ｂ，６５Ｃ，６４Ａ，６
４Ｂ，６４Ｃは制御サブシステムＤへ接続され、
図示されるように、IRD５３からの信号を選択的
に与えられる。 フアネル６４ 論理ユニツト６４Ａは命令レジスタ（IR）バ
ス５８の線１２〜１５、及びRAMアドレス線４
〜７へ接続される。論理ユニツト６４ＢはIRバ
ス５８の線４〜７へ接続される。論理ユニツト６
４ＣはIRバスの線９，１３〜１５をRAMアドレ
ス線４〜７へ接続する。論理ユニツト６４Ｄは補
助（AUX）レジスタ６６の線４〜７へ接続され
る。論理ユニツト６４ＥはRALスタツク・カウ
ンタ８９Ｂの線０〜２をRALの線５〜７へ接続
し、RAMアドレス線４は論理ユニツト６４Ｅを
介して常に１へ強制される。 フアネル６５ フアネル６５はRAMアドレスの高順位部分の
ためのものである。フアネル６５Ａは、レベル・
レジスタ８７の線１〜３をRAMアドレス線１〜
３へ接続する。RAMアドレス線０は、特定の命
令の実行中を除いてゼロ値へ維持される。論理ユ
ニツト６５ＢはIRバス線１０〜１２の信号を
RAMアドレス線１〜３へ与え、かつRAMアド
レス線０を１へ強制する。論理ユニツト６５Ｃは
IRバス線１１〜１３の信号をRAMアドレス線１
〜３へ与え、またRAMアドレス線０を１へ強制
する。 論理ユニツト６５Ｄは補助（AUX）レジスタ
６６の出力線０〜３をRAMアドレス線０〜３へ
接続する。 RAM３８にある256個の個別的にアドレス可
能な記憶位置は、３個の論理的部分Ａ，Ｂ，Ｃへ
分割される。データ・バツフア３８Ａは、64バイ
ト又は64個の汎用レジスタより成る。プログラ
ム・スタツク３８Ｂは、64バイト又は64個のレジ
スタより成る。この64個のレジスタは、各レベル
へ８個のレジスタを割当てられた８つのレベルへ
論理的に群別される。各レベルの８個のレジスタ
は次のような特定の機能を割当てられる。 レジスタ０ PCHトラツプ １ PCLトラツプ ２ PCHリンク１ ３ PCLリンク１ ４ PCHリンク２ ５ PCLリンク２ ６ 状況レジスタ ７ マスク・レジスタ これらレジスタの概略的な機能は、それぞれの
名称によつて示され、或る種の命令が実行されて
いる時に、プログラム・カウンタ、マスク・レジ
スタ、状況レジスタの如き他のレジスタの値を一
時的に記憶するために使用される。 RAM３８の部分３８Ｃは、128個のアドレス
可能記憶位置より成る。部分３８Ｃの記憶位置
は、マシン動作の８つのレベルに対応するレベル
０〜７へ分割される。従つて、８つのレベルの
各々は、16個の８ビツト・レジスタより成る。所
与のレベルにある16個のレジスタは汎用レジスタ
であり、それらは前の表に示した命令によつて直
接にアドレス可能である。RAMアドレシングに
関連した上記ユニツトの全ては第３図のサブシス
テムＢの１部分である。 RAMの読出し書込み バス６２からRAM３８へデータを記憶し（書
込み）、RAM３８からデータを取出す（読出し）
ことは、3/4クロツク及び各種の命令と関連して
説明する。 ALU７０ ALU７０は通常のものであり、従つてブロツ
ク形式で示される。ALU７０は２つの８ビツト
入力を有する。即ち、それらはＡ入力７４及びＢ
入力７５であり、その各々は８本の線より成る。
ALU７０の出力８０は、８本の出力線によつて
ALUレジスタ７１の入力へ接続される。桁上げ
アウト線８１はALU７０から与えられる。 ALU７０は次の論理動作を実行することがで
きる。即ち、AND、OR、XOR、ADDプラス桁
上げ、比較、桁上げなしのADD、移動
（MOVE）である。実行されるべき特定の動作は
ALU制御バス８０Ｃによつて制御され、バス８
０Ｃは第３図の制御サブシステムＤから信号を与
えられる。 ALUレジスタ７１ ALUレジスタ７１は８段レジスタであり、そ
の入力はALU出力８０へ接続され、その出力は
フアネル７２へ接続される。ALUレジスタ７１
は、サブシステムＤへ接続された入力ロード線を
設けられる。 フアネル７２ フアネル７２は２個のAND／OR論理ユニツト
７２Ａ及び７２Ｂを含む。ALUレジスタ７１の
出力は、フアネル（論理ユニツト）７２Ａ及びゲ
ーテツド駆動器１１１を介してALUアウト・バ
ス７３へ接続される。前述した如く、フアネル７
２Ｂはゲーテツド駆動器１１１を介してRAM３
８の出力データ・バス６３をALUアウト・バス
７３へ接続する。ALUレジスタ７１の内容はフ
アネル７２Ａ、ゲーテツド駆動器１１１、フアネ
ル５５Ａを介してサブシステムＣのアドレシング
手段ARへ転送されることができる。 フアネル７７ フアネル７７は３個のAND／OR論理ユニツト
７７Ａ，７７Ｂ，７７Ｃを含む。ユニツト７７Ａ
はALUアウト・バス７３をALUA入力７４へ接
続し、ユニツト７７Ｂはデータ入力バス１５を
ALUA入力７４へ接続し、ユニツト７７Ｃは
RAM出力データ・バス６３をALUA入力７４へ
接続する。 フアネル７８ フアネル７８は２個のAND／OR論理ユニツト
７８Ａ，７８Ｂを含む。ユニツト７８ＡはRAM
出力データ・バス６３をALUB入力７５へ接続
し、ユニツト７８Ｂはフアネル７９の出力を
ALUB入力７５へ接続する。 フアネル７９ フアネル７９は７個のAND／OR論理ユニツト
７９Ａ，７９Ｂ，……，７９Ｇを含む。ユニツト
７９Ａは補助レジスタ６６の８ビツト出力を
ALUBバス８２へ接続する。ユニツト７９Ｂは、
トラツプ・システムのマスク・レジスタ（MR）
の８ビツト出力をALUBバス８２へ接続する。
ユニツト７９Ｃはトラツプ・システムの優先順位
エンコーダ（PE）の３本出力をALUBバス８２
の線０〜２へ接続し、ユニツト７９Ｄ〜７９Ｇは
命令レジスタ（IR）デコーダ５２からの選択さ
れた線をALUBバス８２の選択された線へ接続
する。 フアネル（論理ユニツト）７９ＤはIRバス８
８の線３〜６をALUBバス８２の線４〜７へ接
続する。ALUBバス８２の線０〜３へ接続され
るフアネル７９Ｄへの他の４つの入力は、共通線
から与えられる。この共通線は、ALUによつて
実行されている特定の論理機能に従つて、オール
０又はオール１の入力を与える。この信号は
ALU動作定数と呼ばれ、第２Ａ図ではXXXXに
よつて示される。フアネル７９Ｄはハーフバイト
のALU動作で使用される。ALU動作に従つて、
ALU動作定数が選択され、ALUのＢ入力へ与え
られた残りのハーフバイトは、不変のままで出力
に現われる。 フアネル７９ＥはIRバス５８の線３〜６を
ALUBバス８２の線０〜３へ接続する。フアネ
ル７９ＥへのXXXXによつて表わされる他の４
つの入力は、ALUBバス８２の線４〜７へ与え
られるALU動作定数である。そのパターンは、
ALU中でビツト０〜３について実行される論理
動作の間にＡ入力のビツト４〜７を変更しないよ
う第３図の制御サブシステムＤによつて選択され
る。フアネル７９Ｄ及び７９Ｅに対して適当なオ
ール１又はオール０のパターンを与えるため、簡
単なラツチ（図示されず）が使用されてよい。 フアネル７９ＦはIRバス５８の線５〜７を
ALUBバス８２の線５〜７へ接続する。 フアネル７９ＧはIRバス５８の線８〜１５を
ALUBバス８２の線０〜７へ接続する。 状況レジスタ１００ 第２Ｂ図の状況レジスタ１００は４段レジスタ
であり、その各段は異つた条件の状況へ関連付け
られている。各段は次のように割当てられる。 段０ CC1 条件コード１ １ CC2 条件コード２ ２ CC3 条件コード３ ３ スタツク・ポインタ 状況レジスタ１００への入力は２個のAND／
OR論理ユニツト１０６Ａ及び１０６Ｂを含むフ
アネル１０６から来る。フアネル（論理ユニツ
ト）１０６Ａは４段ユニツトであり、その１本の
線はスタツク・ボインタ論理ユニツト１０１の出
力へ接続され、その３本の線は条件デコーダ１０
２へ接続される。フアネル（論理ユニツト）１０
６Ｂは４段ユニツトであり、その入力はALUア
ウト・バス７３の線０〜２及び７へ接続される。 状況レジスタ１００の出力は、ゲーテツド駆動
器１１４を介してALUアウト・バス７３へ接続
され、かつ条件テスト論理ユニツト１０３へ接続
される。 条件デコーダ１０２ 条件デコーダ（論理ユニツト）１０２は、
ALUアウト・バス７３へ接続された入力を有す
る。更に、ALU７０からの桁上げ信号はデコー
ダ１０２へ与えられる。デコーダ１０２は３つの
異つた出力信号を線０〜２へ与えるように機能す
る。 線０ ALUアウト・バス＝オール０ 線１ ALUアウト・バス≠オール０ 線２ 桁上げ信号 最初の２つの信号は、ALUアウト・バス７３
の８ビツトの全てをサンプリングした結果であ
る。最後の信号は、ALU７０のALU桁上げ線８
１から条件デコーダ１０２へ与えられる。 条件テスト論理ユニツト１０３ 条件テスト論理ユニツト１０３はその入力を状
況レジスタ１００及びBOB論理ユニツト１０４
から受取る。論理ユニツト１０３の出力は、条件
付ブランチ命令のために正しいアドレスを選択す
るのに使用される。 BOBユニツト１０４ ブランチ・オン・ビツト（BOB）論理ユニツ
ト１０４（第２Ａ図）は、２個のAND／OR論理
ユニツト１０５Ａ及び１０５Ｂを含むフアネル１
０５から信号を与えられる。フアネル（論理ユニ
ツト）１０５Ａへの入力はデータ入力バス１５か
ら導かれ、フアネル（論理ユニツト）１０５Ｂへ
の入力はRAM出力データ・バス６３から導かれ
る。BOB論理ユニツト１０４は、BRANCH
ON BIT命令が実行されている時、バス１５又
はバス６３上のデータをサンプルする。 レベル・レジスタ８７ レベル・レジスタ８７は３段レジスタである。
その出力は、RAMアドレスの高順位部分を与え
るために、フアネル６５Ａへ接続される。レベ
ル・レジスタ８７は、トラツプ・システムの優先
順位エンコーダ（PE）からセツトされ、又は
SML命令の実行中に命令レジスタ・デコーダ５
３（第２Ｂ図）からセツトされる。 トラツプ・システム７１ 制御システムの最後の部分は、第２Ｃ図に示さ
れるトラツプ・システムである。トラツプ・シス
テムの機能は、命令の正常な処理を中断し、デー
タが転送されている装置又はマイクロ制御装置で
或る事象が発生したことに応答して、制御装置を
新しい所定のシーケンスへ導くことである。 これらの事象はそれぞれ優先順位を割当てられ
ており、同様の優先順位を有する事象は、トラツ
プ要求信号を発生するようにOR結合される。第
２Ｃ図に示されるように、トラツプ・システムは
８レベルまでの優先順位を受入れるように構成さ
れている。 トラツプ・システムは、命令サイクルの終りに
マイクロ制御装置を中断する。もし現在動作して
いるマシンのレベルよりも高い優先順位のトラツ
プ要求信号が与えられると、トラツプ・システム
はトラツプ・サイクルで或る種の機能を実行する
ようサブシステムＢ及びＣを起動する。トラツ
プ・サイクルは通常のマシン・サイクルと同じ長
さである。最初の機能は次の命令のアドレスを発
生することであり、それによつて次の命令は
ROS５２からIRD５３へ読出され、次のマシ
ン・サイクルで処理されることができる。 第２の機能は、割込み点へ戻ることが必要な場
合に、この割込み点におけるマイクロ制御装置の
条件を限定する或るレジスタの内容をRAMへ転
送することである。上記の「戻り」は、サブルー
チンの開始点へ戻つた後に、この割込み点までの
全ての命令を再度実行するのではなく、この「戻
り」をプログラム化することによつて達成するこ
とができる。従つてマイクロプログラムは、トラ
ツプ要求信号によつてアドレスされるROSの記
憶位置に、どのような命令（又は一連の命令群）
が置かれているかに、従つてトラツプ要求を完全
な割込みへ変換する選択を与えられる。本発明の
実施例において、８つの異つた優先順位のため
ROSアドレスが割当てられており、従つて次の
レベルへ走る前に４個の命令より成る一連の命令
を順次に実行することが可能である。これによつ
て、制御システムは２つのモードで動作すること
ができる。第１のモードは迅速なトラツプ形命令
を実行する命令のみをこれらアドレスに置くこと
であり、第２のモードは、トラツプが割込みへ変
換されようとしている場合に、監査証跡を設定す
る一連の命令をアドレスに置くことである。所望
ならば、マイクロプログラマは各レベルで第１モ
ードに続いて直ちに第２モードを使用してもよ
い。 トラツプ・サイクルにおけるトラツプ・システ
ムの最後の機能は、サブシステムＢのレベル・レ
ジスタを、承諾されたトラツプ要求の優先順位で
更新することである。トラツプ・システムは、他
のトラツプ要求信号に対して承諾を与える前に再
調整されねばならない。 第２Ｃ図を参照すると、トラツプ・システムは
マスク・レジスタ８８、トラツプ・レジスタ８
５、トラツプ論理ユニツト９２、トラツプ・サイ
クル制御ユニツト９０、優先順位エンコーダ８６
を含む。 マスク・レジスタ８８ マスク・レジスタ８８は８段ユニツトであり、
その入力はサブシステムＢのALUアウト・バス
７３へ接続され、その出力はトラツプ論理ユニツ
ト９２へ接続される。更にマスク・レジスタ８８
は信号ロード入力（図示せず）を有し、ALUア
ウト・バス７３の内容をレジスタへ転送するため
に、マスク・レジスタ・ロード（LMR）信号が
その入力へ印加される。 トラツプ論理ユニツト９２ トラツプ論理ユニツト９２は、所定の事象が生
じたことを表わすトラツプ要求信号０〜７及びマ
スク・レジスタ出力を受取る１群の論理回路を含
む。論理ユニツト９２は、マスク・レジスタ中の
対応するビツトと一致する全てのアクチブなトラ
ツプ要求信号のために、トラツプ・レジスタ８５
へ入力を与える。 優位順位エンコーダ８６ 優位順位エンコーダ８６は、マスク・レジスタ
８８によつて許された全てのトラツプ要求信号か
ら最も高い優先順位のトラツプ要求信号を選択
し、その信号を３ビツト２進パターンへ変換して
出力する。この出力は前述した如くハードウエ
ア・サイクルの終りにレベル・レジスタ８７（第
２Ａ図）の入力へ与えられ、かつトラツプ・サイ
クルの始めにフアネル７９Ｃを介してROSアド
レシング装置へ与えられる。 トラツプ・サイクル制御ユニツト９０ トラツプ・システムの最後の部分はトラツプ・
サイクル制御ユニツトであるトラツプ・サイクル
制御ユニツトは、トラツプ・サイクルを開始する
ために、制御信号の時系列をサブシステムＢ，
Ｃ，Ｄの各部分へ与える。 これまで、第２Ａ図、第２Ｂ図、第２Ｃ図に示
される制御装置の各種の機能ユニツト間に可能な
多様なデータ・フロー通路を概略的に理解させる
ため、機能ユニツトとこれら機能ユニツトの相互
接続とについて説明した。説明を簡略にするため
に、各種の制御線及びタイミング信号は第２図に
示されていない。これらは制御サブシステムＤに
関連して説明する。 次の表は、全ての内部フアネルについてゲー
ト信号を発生する論理回路を示す図面をリストし
たものである。論理回路は制御サブシステムＤの
１部である。
使用される機能を与えるように選択されており、
かつ最少の（１マシン・サイクル）制御時間内で
所与の機能を与える特別の命令を含んでいる。こ
れら命令の要約を簡単に示せば次の通りである。 (A) ビツト又は条件のテスト、及びサブルーチ
ン・ブランチを含む４個のブランチ命令
（BOB、BOC、BR、BAL） (B) 自動的に増進される直進及び間接アドレシン
グを有する４個のローカル記憶命令（FIM、
SIM、FID、SID） (C) ハーフバイトALU動作（内部又は外部）の
６個の即値命令（RIM） (D) フルバイトALU動作（内部又は外部）の７
個のレジスタ対レジスタ命令（RR） (E) １個のレジスタ・ロード即値命令（LRI） (F) 即値及び間接の２個の実行命令（EXI、
EXID） (G) 即値、間接、リンクの３個のレジスタ依存ブ
ランチ命令（BOR、BORI、BORL） 〓 １個のマスク設定命令（STM） 〓 １個のリンク１，２、又はスタツク・レジス
タからの復元命令（RAR） (J) １個のマシシン・レベル設定命令 上記の各命令を低コスト読取専用記憶機構へ記
憶させた場合、500ナノ秒内の早いサイクルで命
令を実行できることが実証される。 各命令は１サイクルを要するのみであり、内部
乃至外部インターフエイスの広範囲の使用又は間
接アドレシングによつて、多くの命令があつても
全体的効率及びスループツトが改善される。 マイクロ制御装置の応答性は、完全優先順位エ
ンコーダ及びトラツプ・サイクル・ハードウエア
を含むトラツプ・システムと、８つのトラツプの
任意のもの又は全てを選択的に能動化又は無能化
するマスク・レジスタとによつて与えられる。こ
れによつて、マイクロ制御装置は外部のトラツプ
信号へ１マシン・サイクル内で応答することがで
きる。トラツプ割込みレベルは、異つたレジスタ
を選択するのに時間損失を生じることなく（即
ち、アドレスのページングなしに）、大きなレジ
スタ群を特定の機能及びインターフエイスへゆだ
ねる能力をマイクロコードへ与える。トラツプ・
レベルは制御装置が動作する８つのレベルに対応
する。 256バイトより成る大型ローカル記憶機構は、
各マシン・レベルのために十分な内部レジスタと
なるばかりでなく、一時的データ・バツフアとな
る。更に、各レベルのために８個のレジスタを含
むプログラム・スタツク領域が設けられている。
状況兼マスク・レジスタのために２個のレジスタ
があり、ネスト・リンク機能のためのプツシユポ
ツプ・スタツク用に４個のレジスタがあり、トラ
ツプが取られる時のROSアドレスを記憶するた
め２個のレジスタがある。制御装置の命令セツト
及び直接アドレシング方式の重要な機能は、全て
のレジスタ、プログラム・スタツク、データ・バ
ツフア領域を全ての外部Ｉ／Ｏインターフエイス
に対して即時に利用可能とすることである。 これは、制御装置が任意のマシン・レベルで動
作している間、それが依然として全ての外部Ｉ／
Ｏインターフエイスへ直接にアドレシングできる
ことを意味する。マイクロコードをして任意の時
間に任意のマシン・レベルへ強制せしめる１個の
命令が設けられている。 全ての外部インターフエイスとマイクロ制御装
置との間のＩ／Ｏリンクは、入力及び出力ポート
によつて与えられる。入力ポートはフアネルの如
き複数の入力ユニツトを含み、そこでは制御ユニ
ツト及び駆動装置からの出力信号が制御装置へ伝
えられる。出力ポートは、入力信号を制御ユニツ
ト及び駆動装置へ与えるため、制御装置のための
複数の出力ユニツトを含む。これらポートのユニ
ツトは、１個又はそれ以上の命令によつてアドレ
ス可能である。直接にアドレスできるユニツトの
数が最大にするために、入力ユニツト及び出力ユ
ニツトは同一アドレスを与えられ、そのアドレス
は２つの異つたユニツトのために利用される。マ
イクロ制御装置は、そこへの全ての入力がマシ
ン・サイクルの入力位相中にゲート・インされ、
全ての外部レジスタがマシン・サイクルの出力位
相中にロードされるという事実によつて、それら
ユニツトを識別する。 入力ポート構成の他の重要な特徴は、入力もし
くはゲート（フアネル）が、他の構成で使用され
る通常の双方向性Ｉ／Ｏレジスタよりも少数のハ
ードウエアでよいことであり、従つて入力ポート
は安価になる。 外部アドレスの構造は、０から15までの16個の
異つた外部アドレスを与える。これは全部で32×
８（256）本より成る独特のインターフエイス線の
ために16入力ユニツト及び16出力ユニツト・レジ
スタを可能とする。 同期能力はマイクロ制御装置の全体的効率及び
データ・スループツトを高める大きな要素であ
る。マイクロ制御装置は多様な速度で機能するよ
う設計されるので、マシン・サイクルはフアイ
ル・データ・バイト速度と同期することができ
る。これはデータ間の全てのデスキユー
（deskew）を除去し、従つて通常のデータ及び制
御信号をデスキユーする場合に失われる時間を最
小にすることができる。通常、異つた装置間で生
じる広範囲の公差を許容するために、機能及びタ
イミングについて「充填」を行う必要はない。 本発明の詳細な開示 第１図に示されるように、マイクロ制御装置１
０は制御ユニツト１１とデイスク駆動装置１３の
ストリング１２との間で生じる情報転送を制御す
るように機能する。制御ユニツト１１は制御
（CTL）インターフエイス１６を介して制御装置
へ接続されている。ストリング１２は、フアイル
制御（FCI）インターフエイス１７を介して制御
装置１０へ接続されている。 第１Ａ図に示される如く、CTLインターフエ
イス１６は記憶制御ユニツト１１を１個又はそれ
以上の制御装置へ接続するために使用される１組
の線である。記憶制御ユニツト１１から制御装置
の入力ポートへ導かれる信号線は次のものを含
む。 CTLバス・アウト CTLバス・アウトは１バイトのデータ及びパ
リテイのために９本の線を含む。バス・アウト
は、タグ・ゲートが存在する時に指令情報とタグ
修飾ビツトを転送し、同期アウト信号が存在する
時にデイスク駆動装置へ記録されるべき情報を転
送する。 CTLタグ・バス CTLタグ・バスは５ビツトのデータ及び１パ
リテイ・ビツトの制御情報のために６本の線より
構成される。 CTLタグ・ゲート CTLタグ・ゲートはCTLバス・アウト及び
CTLタグ・バスをゲートするために使用される
１本の線である。 CTL選択保持 CTL選択保持は、駆動装置が選択される時に
アクチブにされかつ維持される１本の線である。
それは、駆動装置上で最後の動作が実行された後
に、終了信号が駆動装置から受取られてそれが認
識されるまで、アクチブのままである。 同期アウト 同期アウトはデータ転送動作の間にデータを有
効化しかつそれをバス・アウトへゲートする１本
の線である。 終了応答 終了応答は、制御装置から通常終了信号又はチ
エツク終了信号を受取つたことを制御装置へ認識
させるため、制御ユニツトにより使用される１本
の線である。 制御装置の出力ポートから記憶制御ユニツト１
１へ導かれる信号線は次の通りである。 CTLバス・イン CTLバス・インは１バイトのデータ及びパリ
テイのために９本の線から構成される。CTLバ
ス・インは、読出し動作の間に同期イン信号をゲ
ート用に使用してデイスクから記憶制御ユニツト
１１へデータを転送する。更にCTLバス・イン
は、通常終了、チエツク終了、又はタグ有効の各
線がアクチブである時、情報を記憶制御ユニツト
１１へ転送するために使用される。 同期イン 同期インは、データが制御ユニツト１１へ転送
されている間、CTLバス・インを有効化しかつ
ゲートするために使用される１本の線である。同
期インは制御ユニツトから１バイトのデータを要
求するために使用される。 選択アクチブ 選択アクチブは、選択シーケンスが成功した後
にアクチブとなり、選択保持がアクチブである
間、正しい選択を指示するためにアクチブにされ
る１本の線である。 タグ有効 タグ有効は、タグ解読値が制御装置によつて受
取られたことを示すために、制御ユニツトからの
タグ・ゲートに応答して上昇する１本の線であ
る。 通常終了 通常終了は、動作の通常の終了地点へ達したこ
とを制御ユニツト１１へ示すために使用される１
本の線である。 チエツク終了 チエツク終了は、異常な終了条件が存在するこ
とを示すために使用される１本の線である。 警報線 警報線は３本の線より成り、２本が選択され１
本が選択されない。警報選択１は、選択された制
御装置又は駆動装置にエラー条件があることを示
すために使用される。警報選択２は、ビジー条件
を示すために使用される。警報非選択１は、ポー
リング・シーケンスが制御ユニツトによつて必要
とされていることを制御ユニツトへ教えるために
使用される。 第１Ｂ図に示されるFCIインターフエイス１７
は、５本の制御バス及び４本の雑多な制御及びデ
ータ線より成る。FCIインターフエイス１７は８
個までの駆動装置のために使用できる。駆動装置
との間の全てのインターフエイス線は多重化さ
れ、従つて制御装置によつて発生された全ての信
号は、全ての駆動装置によつて受取られる。同様
に、異つた駆動装置から導かれた同様の信号は、
共通線を介して制御装置へ転送するためにOR結
合される。インターフエイス上の全てのゲート信
号は、マイクロ制御装置の制御の下にある。駆動
装置からの基準パルス及び読出し書込みデータ
は、平衡した双方向性読出し書込みデータ・ケー
ブル上を搬送される。 FCIインターフエイスは次のようなバス及び線
より成る。 選択バス 選択バスは、異つた駆動装置を選択するために
使用される８本の線と、所与の駆動装置を手動作
で選択するため操作員によつて使用される２本の
独特の線より成る。所与の時点では、これら線の
１本のみがアクチブである。選択バスは出力ポー
トのユニツトへ接続される。 装置タグ・バス 装置タグ・バスは５本の信号線及び１本のパリ
テイ線より成る。５本の線上にあるデータは、装
置バス・アウト上のデータに従つて、所与のレジ
スタの感知及びセツト、探索動作の開始、所与の
トリガのセツト等の如く、選択された駆動装置中
で特定の機能を実行するために使用される。装置
タグ・バスは出力ポートのユニツトへ接続され
る。 装置バス・アウト 装置バス・アウトは１バイトのデータ及び１つ
のパリテイのために９本の線より成る。１バイト
の解釈は、前述した装置タグ・バスによつて制御
される。装置バス・アウトは出力ポートのユニツ
トへ接続される。 注意／選択応答バス このバスは駆動装置から制御装置入力ポートへ
の注意又は選択情報を搬送する９本の線より成
る。注意情報は駆動装置アドレスに従つて与えら
れる。選択情報は選択された駆動装置のアドレス
を含む。 装置バス・イン 装置バス・インは、選択された駆動装置から制
御装置入力ポートのユニツトへ感知又は状況情報
を搬送する８本のデータ線及び１本のパリテイ線
より成る。 タグ・ゲート これは、装置タグ・バス及び装置バス・アウト
の双方をゲートするため、制御装置出力ポートか
ら駆動装置へ導かれる１本の線である。 選択保持 選択保持は、制御装置出力ポートから駆動装置
へ導かれる１本の線である。その機能は、選択動
作が１度設定された後に、それを維持することで
ある。 タグ有効 タグ有効は、タグ・ゲート信号が受取られ、装
置タグ・バス及び装置バス・アウトのパリテイが
正しいことを示すために、駆動装置から制御装置
入力ポートへ導かれる１本の線である。 第１図に示されるマイクロ制御装置の全体的機
能は、基本的にはCPUチヤネルから与えられた
一連のチヤネル指令ワード（CCW）に応答して
制御ユニツトによつて発生された指令群を順次に
実行することによりフアイルとの間のデータ転送
を制御し、かつ上記指令群を駆動装置のための一
連の副指令へ変換することである。更に制御装置
の機能は、駆動装置から状況又は制御データを受
取り、必要な場合に、このようなデータを制御ユ
ニツトへ与えられるべき適当なデータへ変換する
ことである。 駆動装置と制御装置更には制御ユニツトとの間
の読出し書込みチヤネルは、１秒間に約1.85メガ
バイトの速度でデータを転送する能力を有する。
従つて、マイクロ制御装置は高速であつて柔軟性
に富み、制御ユニツトからの副指令及び駆動装置
からの状況情報に十分に応答可能であり、それに
よつて1.85メガバイトのデータ転送速度によつて
得られる全体としての潜在的システム・パフオー
マンスを妨げないようにしなければならない。直
列読出し書込みチヤネルを制御するシステムは、
関連出願中に説明されている。 第２Ａ図及び第２Ｂ図は制御装置の全体的デー
タ・フローを示す。トラツプ・システムの詳細は
第２Ｃ図に示されている。 第２Ａ図及び第２Ｂ図に示されるマイクロ制御
装置は第３図に示されるような相互に関連する３
個の主たるサブシステムを含む。記憶ユニツトに
記憶された命令は、制御ユニツト１１とデイスク
駆動装置のストリング１２との間で生じるデータ
転送をダイナミツクに制御するために読出されか
つ実行される。 マイクロ制御装置の設計思想は、先ず第３図を
参照して説明される。第３図は主たるサブシステ
ムＢ，Ｃ，Ｄ及び記憶装置Ａを示している。 装置Ａの機能は、個別的にアドレス可能な記憶
位置にマイクロ命令を記憶することである。３種
の命令が装置Ａに記憶される。即ち、無条件プラ
ンチ形の命令、条件付ブランチ形の命令、非ブラ
ンチ形の命令である。各種の命令には、複数個の
異なつた命令が含まれる。装置Ａは読取専用記憶
機構として示されているが、当技術分野で知られ
た他の種の装置を使用してもよい。 第１のサブシステムＢは命令実行サブシステム
と呼ばれ、第２のサブシステムＣは順次命令フエ
ツチ・サブシステムと呼ばれる。第３図に示され
る如く、サブシステムＣは記憶装置Ａをアドレス
するための装置AR及び複数の順次アドレス発生
器NAG1〜NAGnを含む。サブシステムＢ及びＣ
は、命令レジスタ・デコーダIRD及び制御手段
CMを含む第３のサブシステムＤによつて制御さ
れる。サブシステムＤは制御サブシステムと呼ば
れ、前のマシン・サイクルの間にサブシステムＣ
によつて記憶装置Ａから命令レジスタ・デコーダ
IRDへ転送された現在の命令に応答して、サブシ
ステムＢ及びＣの動作及び相互作用を制御する適
当な信号を発生し、よつてサブシステムＢ及びＣ
に対して現在の命令を実行させかつ現在のマシ
ン・サイクルの間に記憶装置Ａから次の命令をフ
エツチさせる。制御サブシステムＤはトラツプ・
システムを含むが、これについては後に詳細に説
明する。 ここで第２Ａ図、第２Ｂ図、第３図を参照して
制御装置の各種の構成要素を説明する。 入力ポート８ 入力ポート８は複数個の入力フアネル又はバ
ス・マルチプレクサを含み、１個又はそれ以上の
フアネル又は制御ユニツトから、ALU７０の１
つの入力へ接続されたマイクロ・データ・バス１
５へ（第２Ａ図）、データを選択的に転送するよ
うに機能する。第２Ｅ図はバス１５へ接続された
入力フアネル及びゲーテツド駆動器を示す。 入力ポートを詳細に示す第２Ｅ図を参照する
と、フアネルは基本的には複数個の入力ORゲー
ト２００より成る。これらゲートの各々はマルチ
プレツクスされるバスの各線に対応している。第
２Ｅ図に示される如く、８個の入力ORゲート２
００はDCIバス・アウト線０〜７をバス１５の対
応する線へ接続するために使用される。これら線
の各々は各ORゲート２００に関連付けられてい
る。DCIバス・アウトの各線は２入力ANDゲー
ト２０１を介してORゲート２００へ接続されて
いる。他の入力は「選択０」とレーベルを付され
た１本のアドレス線である。第２インターフエイ
ス・バスの線０′〜７′を各々のORゲート２００
へ接続するために、第２群の同様なANDゲート
２０１′が使用される。これらANDゲートへの第
２入力は、「選択１」のレーベルを付された異つ
たアドレス線である。図示されないが、入力ポー
ト８は８個のANDゲートより成る16のANDゲー
ト群を有し、各ANDゲート群は外部アドレス・
デコーダ２６（第２Ｂ図）によつて個別的に選択
可能である。８個のORゲート２００の出力は、
８個の同様なゲートされる（ゲーテツド）駆動器
２０３によつてバス１５へ転送される。各ゲーテ
ツド駆動器２０３はANDゲート２０４、２進段
２０５、ANDゲート２０６、増幅器２０７、バ
ス１５からの全てのロードを絶縁するためのダイ
オード２０８を含む。増幅器２０７及びダイオー
ド２０８の機能は、当技術分野で周知の如く、１
個のトランジスタ増幅器回路へ結合することがで
きる。ANDゲート２０４及び２０６への第２入
力は、制御サブシステムＤから与えられる外部フ
アネル・ゲート信号である。このような入力ポー
トは、８×16＝128本のバス・アウト入力線を処
理することができ、制御サブシステムＤによつて
選択された時点で、入力線の８本より成るアドレ
スされた群のデータを、選択的にバス１５へ転送
することができる。第２Ａ図に示される如く、ゲ
ーテツド駆動器１１０は、出力ポート９と同じく
バス１５へ接続され、バス１５は双方向性デー
タ・バスとなつている。従つて、ゲーテツド駆動
器１１０と入力ポート駆動器２０３は、マシン・
サイクルの同一期間中決して同時にオンになるこ
とはない。 出力ポート９ 第２Ａ図の出力ポート９は詳細には示されない
が、16個のレジスタを含み、各レジスタは８個の
段より成る。各レジスタの出力は外部インターフ
エイスへ接続することができる。外部インターフ
エイスは入力フアネルの１個を含んでいてよい。
各レジスタ入力には、各レジスタ段のための３個
の入力ANDゲートがある。各ANDゲートの第１
の入力はバス１５の対応する線へ接続され、各
ANDゲートの第２入力は選択又はアドレス線で
あり、各ANDゲートの第３入力は制御サブシス
テムＤから来る外部レジスタ・ロード信号であ
る。レジスタ及びフアネルは異つた時間に動作さ
れるから、１本の選択線はフアネルとレジスタの
対をアドレスする。 後述する如く、制御サブシステムＤは１マシ
ン・サイクル中に外部アドレスを変更することが
できる。 ROS５２ 第２Ｂ図に示される如く、ROS５２は、第３
図の記憶装置Ａに対応し、個々にアドレス可能な
16384個の記憶装置を含み、各記憶位置は16個の
データ・ビツト及び２個のパリテイ・ビツトを含
む。各記憶位置は、後に詳説する30種の16ビツ
ト・マイクロ命令の１個を記憶する。ROSユニ
ツトの出力は、16本の線より成る命令レジスタ・
バス５８へ印加される。このバスの線３〜７及び
１１〜１５は外部アドレス・デコーダ２６へ接続
され、線０〜１５は命令レジスタ・デコーダ
（IRD）５３へ印加される。 ROSの記憶位置は、第３図のサブシステムＣ
のアドレシング手段ARからROSへ与えられる14
ビツト・アドレスによつて選択される。 アドレス・レジスタ５０ 第２Ｂ図に示されるように、サブシステムＣの
アドレシング手段ARは、低アドレス・レジスタ
（ARL）５０Ａ及び高アドレス・レジスタ
（ARH）の２個のユニツトを含む命令アドレス・
レジスタ５０である。低アドレス・レジスタ５０
Ａは８段レジスタであり、14ビツト・アドレスの
８個の低順位ビツト６〜13をROS５２へ与える。
高アドレス・レジスタ５０Ｂは６段レジスタであ
り、14ビツト・アドレスの６個の高順位ビツト０
〜５をROS５２へ与える。 ARL５０Ａへの入力はフアネル５５の出力か
ら与えられ、ARH５０Ｂへの入力はフアネル５
４の出力から与えられる。 フアネル５５ フアネル５５は４個の個別的なAND／OR論理
ユニツト５５Ａ〜５５Ｄを含む。ユニツト５５Ａ
は、ALUアウト・バス７３へ接続される８段ユ
ニツトであり、第３図のサブシステムＢによつて
発生された部分アドレスをサブシステムＣへ転送
するように機能する。ユニツト５５ＢはRAM３
８から直接に１バイトのデータを受取る８段ユニ
ツトであり、サブシステムＣの順次アドレス発生
器NAG１〜ｎの１部分である。ユニツト５５Ｃ
は優先順位エンコーダからビツトを受取る３段ユ
ニツトであり、トラツプNAGユニツトに、関連
付けられている。ユニツト５５Ｄは、NAG１の
１部分である低プログラム・カウンタ５１Ａから
８ビツト・バイトを受取る８段ユニツトである。 ユニツト５５Ａ〜５５Ｄの出力は、ARL５０
Ａの適当な入力へ接続される。 フアネル５４ フアネル５４は３個のAND／OR論理ユニツト
５４Ａ〜５４Ｃを含む。ユニツト５４ＡはRAM
３８から直接に６個のビツト２〜７を受取る６個
の段を含み、ユニツト５５Ｂと共にNAGの１部
を形成する。ユニツト５４Ｂは５段ユニツトであ
り、その入力は第３図の制御手段CMへ接続され
て、命令レジスタ・デコーダ５３（第２Ｂ図）か
らビツト３〜７を受取る。ユニツト５４Ｃは６段
ユニツトであり、その入力は、第３図のサブシス
テムＣのNAG２の１部分である高プログラム・
カウンタ５１Ｂの出力へ接続される。 プログラム・カウンタ５１ プログラム・カウンタ（PC）５１は、低プロ
グラム・カウンタ（PCL）５１Ａと、高プログ
ラム・カウンタ（PCH）５１Ｂとを含む。プロ
グラム・カウンタ５１は14段のセツト可能なカウ
ンタを含み、その機能はアドレス・レジスタ５０
へ転送されるべき順次のアドレスを発生すること
である。PCL５１Ａは８個の段を含み、その入
力はARL５０Ａの出力へ接続され、従つてPCL
５１Ａは、時間Ｔ６で第３図の制御サブシステム
Ｄによつて信号を受けた時に、ARL５０Ａによ
つて更新することができる。PCL５１Ａは時間
Ｔ２でカウンタを１単位増進させる増進入力線を
有する。PCH５１Ｂは６段より成り、各段の入
力は高アドレス・レジスタ５０Ｂの出力へ接続さ
れ、従つてPCH５１Ｂは時間Ｔ６で更新するこ
とができる。プログラム・カウンタ５１の出力
は、前述した如くフアネル５４及び５５を介して
命令アドレス・レジスタ５０へ接続され、フアネ
ル５６（Ａ及びＢ）及びゲーテツド駆動器１１２
を介してALUアウト・バス７３へ接続される。 フアネル５６Ａ フアネル５６Ａは、PCL５１ＡをALUアウ
ト・バス７３へ接続する８個のAND／OR論理ユ
ニツトを含む。 フアネル５６Ｂ フアネル５６Ｂは、PCH５１ＢをALUアウ
ト・バスの線２〜７へ接続する６個のAND／OR
論理ユニツトを含む。 ゲーテツド駆動器１１２ ゲーテツド駆動器１１２は、現在実行されてい
る命令のアドレスをサブシステムＢへ転送するた
めに、ALUアウト・バス７３を駆動する。第２
Ａ図のフアネル７７へ接続されたALUアウト・
バス７３は、駆動器１１２がゲートされた時にア
クチブとなる。これはリンク形命令が実行されて
いる時のマシン・サイクルの出力位相で起る。フ
アネル５６及びゲーテツド駆動器１１２は第３図
のサブシステムＢの１部である。 命令レジスタ・デコーダ５３ 命令レジスタ・デコーダ５３は、ROS５２か
らの命令を受取る16ビツト・レジスタと、動作、
ALU動作、所与のビツト線等の解読信号又はア
ドレス信号の如き制御信号を与える解読回路とを
含む。それは第３図の制御サブシステムＤの１部
である。 RAM３８ ランダム・アクセス・メモリ（RAM）３８は
256個の個別的にアドレス可能な記憶位置を有し、
各記憶位置は１つの８ビツト・バイトを記憶す
る。RAM３８は、後に詳細に説明する適当なア
ドレシング回路と、８ビツトより成るデータ・バ
イトをアドレスされた位置へ記憶させ又はアドレ
スされた位置から読出させる適当な読出し書込み
制御回路とを有する。入力データは、ALUアウ
ト・バス７３へ接続されるRAM入力データ・バ
ス６２を介して、RAM３８へ与えられる。
RAM３８からの出力データは、いくつかのフア
ネルへ導かれるRAM出力データ・バス６３上に
現われる。 RAM記憶位置のアドレスは８ビツトであり、
フアネル６４及び６５の出力から与えられる。フ
アネル６４は４個のRAMアドレス低順位ビツト
４〜７（RAL）を与え、フアネル６５は４個の
RAMアドレス高順位ビツト０〜３（RAH）を与
える。フアネル６４は５個のAND／OR論理ユニ
ツト６４Ａ〜６４Ｅより成り、フアネル６５は４
個のAND／OR論理ユニツト６５Ａ〜６５Ｄより
成る。論理ユニツト６５Ｂ，６５Ｃ，６４Ａ，６
４Ｂ，６４Ｃは制御サブシステムＤへ接続され、
図示されるように、IRD５３からの信号を選択的
に与えられる。 フアネル６４ 論理ユニツト６４Ａは命令レジスタ（IR）バ
ス５８の線１２〜１５、及びRAMアドレス線４
〜７へ接続される。論理ユニツト６４ＢはIRバ
ス５８の線４〜７へ接続される。論理ユニツト６
４ＣはIRバスの線９，１３〜１５をRAMアドレ
ス線４〜７へ接続する。論理ユニツト６４Ｄは補
助（AUX）レジスタ６６の線４〜７へ接続され
る。論理ユニツト６４ＥはRALスタツク・カウ
ンタ８９Ｂの線０〜２をRALの線５〜７へ接続
し、RAMアドレス線４は論理ユニツト６４Ｅを
介して常に１へ強制される。 フアネル６５ フアネル６５はRAMアドレスの高順位部分の
ためのものである。フアネル６５Ａは、レベル・
レジスタ８７の線１〜３をRAMアドレス線１〜
３へ接続する。RAMアドレス線０は、特定の命
令の実行中を除いてゼロ値へ維持される。論理ユ
ニツト６５ＢはIRバス線１０〜１２の信号を
RAMアドレス線１〜３へ与え、かつRAMアド
レス線０を１へ強制する。論理ユニツト６５Ｃは
IRバス線１１〜１３の信号をRAMアドレス線１
〜３へ与え、またRAMアドレス線０を１へ強制
する。 論理ユニツト６５Ｄは補助（AUX）レジスタ
６６の出力線０〜３をRAMアドレス線０〜３へ
接続する。 RAM３８にある256個の個別的にアドレス可
能な記憶位置は、３個の論理的部分Ａ，Ｂ，Ｃへ
分割される。データ・バツフア３８Ａは、64バイ
ト又は64個の汎用レジスタより成る。プログラ
ム・スタツク３８Ｂは、64バイト又は64個のレジ
スタより成る。この64個のレジスタは、各レベル
へ８個のレジスタを割当てられた８つのレベルへ
論理的に群別される。各レベルの８個のレジスタ
は次のような特定の機能を割当てられる。 レジスタ０ PCHトラツプ １ PCLトラツプ ２ PCHリンク１ ３ PCLリンク１ ４ PCHリンク２ ５ PCLリンク２ ６ 状況レジスタ ７ マスク・レジスタ これらレジスタの概略的な機能は、それぞれの
名称によつて示され、或る種の命令が実行されて
いる時に、プログラム・カウンタ、マスク・レジ
スタ、状況レジスタの如き他のレジスタの値を一
時的に記憶するために使用される。 RAM３８の部分３８Ｃは、128個のアドレス
可能記憶位置より成る。部分３８Ｃの記憶位置
は、マシン動作の８つのレベルに対応するレベル
０〜７へ分割される。従つて、８つのレベルの
各々は、16個の８ビツト・レジスタより成る。所
与のレベルにある16個のレジスタは汎用レジスタ
であり、それらは前の表に示した命令によつて直
接にアドレス可能である。RAMアドレシングに
関連した上記ユニツトの全ては第３図のサブシス
テムＢの１部分である。 RAMの読出し書込み バス６２からRAM３８へデータを記憶し（書
込み）、RAM３８からデータを取出す（読出し）
ことは、3/4クロツク及び各種の命令と関連して
説明する。 ALU７０ ALU７０は通常のものであり、従つてブロツ
ク形式で示される。ALU７０は２つの８ビツト
入力を有する。即ち、それらはＡ入力７４及びＢ
入力７５であり、その各々は８本の線より成る。
ALU７０の出力８０は、８本の出力線によつて
ALUレジスタ７１の入力へ接続される。桁上げ
アウト線８１はALU７０から与えられる。 ALU７０は次の論理動作を実行することがで
きる。即ち、AND、OR、XOR、ADDプラス桁
上げ、比較、桁上げなしのADD、移動
（MOVE）である。実行されるべき特定の動作は
ALU制御バス８０Ｃによつて制御され、バス８
０Ｃは第３図の制御サブシステムＤから信号を与
えられる。 ALUレジスタ７１ ALUレジスタ７１は８段レジスタであり、そ
の入力はALU出力８０へ接続され、その出力は
フアネル７２へ接続される。ALUレジスタ７１
は、サブシステムＤへ接続された入力ロード線を
設けられる。 フアネル７２ フアネル７２は２個のAND／OR論理ユニツト
７２Ａ及び７２Ｂを含む。ALUレジスタ７１の
出力は、フアネル（論理ユニツト）７２Ａ及びゲ
ーテツド駆動器１１１を介してALUアウト・バ
ス７３へ接続される。前述した如く、フアネル７
２Ｂはゲーテツド駆動器１１１を介してRAM３
８の出力データ・バス６３をALUアウト・バス
７３へ接続する。ALUレジスタ７１の内容はフ
アネル７２Ａ、ゲーテツド駆動器１１１、フアネ
ル５５Ａを介してサブシステムＣのアドレシング
手段ARへ転送されることができる。 フアネル７７ フアネル７７は３個のAND／OR論理ユニツト
７７Ａ，７７Ｂ，７７Ｃを含む。ユニツト７７Ａ
はALUアウト・バス７３をALUA入力７４へ接
続し、ユニツト７７Ｂはデータ入力バス１５を
ALUA入力７４へ接続し、ユニツト７７Ｃは
RAM出力データ・バス６３をALUA入力７４へ
接続する。 フアネル７８ フアネル７８は２個のAND／OR論理ユニツト
７８Ａ，７８Ｂを含む。ユニツト７８ＡはRAM
出力データ・バス６３をALUB入力７５へ接続
し、ユニツト７８Ｂはフアネル７９の出力を
ALUB入力７５へ接続する。 フアネル７９ フアネル７９は７個のAND／OR論理ユニツト
７９Ａ，７９Ｂ，……，７９Ｇを含む。ユニツト
７９Ａは補助レジスタ６６の８ビツト出力を
ALUBバス８２へ接続する。ユニツト７９Ｂは、
トラツプ・システムのマスク・レジスタ（MR）
の８ビツト出力をALUBバス８２へ接続する。
ユニツト７９Ｃはトラツプ・システムの優先順位
エンコーダ（PE）の３本出力をALUBバス８２
の線０〜２へ接続し、ユニツト７９Ｄ〜７９Ｇは
命令レジスタ（IR）デコーダ５２からの選択さ
れた線をALUBバス８２の選択された線へ接続
する。 フアネル（論理ユニツト）７９ＤはIRバス８
８の線３〜６をALUBバス８２の線４〜７へ接
続する。ALUBバス８２の線０〜３へ接続され
るフアネル７９Ｄへの他の４つの入力は、共通線
から与えられる。この共通線は、ALUによつて
実行されている特定の論理機能に従つて、オール
０又はオール１の入力を与える。この信号は
ALU動作定数と呼ばれ、第２Ａ図ではXXXXに
よつて示される。フアネル７９Ｄはハーフバイト
のALU動作で使用される。ALU動作に従つて、
ALU動作定数が選択され、ALUのＢ入力へ与え
られた残りのハーフバイトは、不変のままで出力
に現われる。 フアネル７９ＥはIRバス５８の線３〜６を
ALUBバス８２の線０〜３へ接続する。フアネ
ル７９ＥへのXXXXによつて表わされる他の４
つの入力は、ALUBバス８２の線４〜７へ与え
られるALU動作定数である。そのパターンは、
ALU中でビツト０〜３について実行される論理
動作の間にＡ入力のビツト４〜７を変更しないよ
う第３図の制御サブシステムＤによつて選択され
る。フアネル７９Ｄ及び７９Ｅに対して適当なオ
ール１又はオール０のパターンを与えるため、簡
単なラツチ（図示されず）が使用されてよい。 フアネル７９ＦはIRバス５８の線５〜７を
ALUBバス８２の線５〜７へ接続する。 フアネル７９ＧはIRバス５８の線８〜１５を
ALUBバス８２の線０〜７へ接続する。 状況レジスタ１００ 第２Ｂ図の状況レジスタ１００は４段レジスタ
であり、その各段は異つた条件の状況へ関連付け
られている。各段は次のように割当てられる。 段０ CC1 条件コード１ １ CC2 条件コード２ ２ CC3 条件コード３ ３ スタツク・ポインタ 状況レジスタ１００への入力は２個のAND／
OR論理ユニツト１０６Ａ及び１０６Ｂを含むフ
アネル１０６から来る。フアネル（論理ユニツ
ト）１０６Ａは４段ユニツトであり、その１本の
線はスタツク・ボインタ論理ユニツト１０１の出
力へ接続され、その３本の線は条件デコーダ１０
２へ接続される。フアネル（論理ユニツト）１０
６Ｂは４段ユニツトであり、その入力はALUア
ウト・バス７３の線０〜２及び７へ接続される。 状況レジスタ１００の出力は、ゲーテツド駆動
器１１４を介してALUアウト・バス７３へ接続
され、かつ条件テスト論理ユニツト１０３へ接続
される。 条件デコーダ１０２ 条件デコーダ（論理ユニツト）１０２は、
ALUアウト・バス７３へ接続された入力を有す
る。更に、ALU７０からの桁上げ信号はデコー
ダ１０２へ与えられる。デコーダ１０２は３つの
異つた出力信号を線０〜２へ与えるように機能す
る。 線０ ALUアウト・バス＝オール０ 線１ ALUアウト・バス≠オール０ 線２ 桁上げ信号 最初の２つの信号は、ALUアウト・バス７３
の８ビツトの全てをサンプリングした結果であ
る。最後の信号は、ALU７０のALU桁上げ線８
１から条件デコーダ１０２へ与えられる。 条件テスト論理ユニツト１０３ 条件テスト論理ユニツト１０３はその入力を状
況レジスタ１００及びBOB論理ユニツト１０４
から受取る。論理ユニツト１０３の出力は、条件
付ブランチ命令のために正しいアドレスを選択す
るのに使用される。 BOBユニツト１０４ ブランチ・オン・ビツト（BOB）論理ユニツ
ト１０４（第２Ａ図）は、２個のAND／OR論理
ユニツト１０５Ａ及び１０５Ｂを含むフアネル１
０５から信号を与えられる。フアネル（論理ユニ
ツト）１０５Ａへの入力はデータ入力バス１５か
ら導かれ、フアネル（論理ユニツト）１０５Ｂへ
の入力はRAM出力データ・バス６３から導かれ
る。BOB論理ユニツト１０４は、BRANCH
ON BIT命令が実行されている時、バス１５又
はバス６３上のデータをサンプルする。 レベル・レジスタ８７ レベル・レジスタ８７は３段レジスタである。
その出力は、RAMアドレスの高順位部分を与え
るために、フアネル６５Ａへ接続される。レベ
ル・レジスタ８７は、トラツプ・システムの優先
順位エンコーダ（PE）からセツトされ、又は
SML命令の実行中に命令レジスタ・デコーダ５
３（第２Ｂ図）からセツトされる。 トラツプ・システム７１ 制御システムの最後の部分は、第２Ｃ図に示さ
れるトラツプ・システムである。トラツプ・シス
テムの機能は、命令の正常な処理を中断し、デー
タが転送されている装置又はマイクロ制御装置で
或る事象が発生したことに応答して、制御装置を
新しい所定のシーケンスへ導くことである。 これらの事象はそれぞれ優先順位を割当てられ
ており、同様の優先順位を有する事象は、トラツ
プ要求信号を発生するようにOR結合される。第
２Ｃ図に示されるように、トラツプ・システムは
８レベルまでの優先順位を受入れるように構成さ
れている。 トラツプ・システムは、命令サイクルの終りに
マイクロ制御装置を中断する。もし現在動作して
いるマシンのレベルよりも高い優先順位のトラツ
プ要求信号が与えられると、トラツプ・システム
はトラツプ・サイクルで或る種の機能を実行する
ようサブシステムＢ及びＣを起動する。トラツ
プ・サイクルは通常のマシン・サイクルと同じ長
さである。最初の機能は次の命令のアドレスを発
生することであり、それによつて次の命令は
ROS５２からIRD５３へ読出され、次のマシ
ン・サイクルで処理されることができる。 第２の機能は、割込み点へ戻ることが必要な場
合に、この割込み点におけるマイクロ制御装置の
条件を限定する或るレジスタの内容をRAMへ転
送することである。上記の「戻り」は、サブルー
チンの開始点へ戻つた後に、この割込み点までの
全ての命令を再度実行するのではなく、この「戻
り」をプログラム化することによつて達成するこ
とができる。従つてマイクロプログラムは、トラ
ツプ要求信号によつてアドレスされるROSの記
憶位置に、どのような命令（又は一連の命令群）
が置かれているかに、従つてトラツプ要求を完全
な割込みへ変換する選択を与えられる。本発明の
実施例において、８つの異つた優先順位のため
ROSアドレスが割当てられており、従つて次の
レベルへ走る前に４個の命令より成る一連の命令
を順次に実行することが可能である。これによつ
て、制御システムは２つのモードで動作すること
ができる。第１のモードは迅速なトラツプ形命令
を実行する命令のみをこれらアドレスに置くこと
であり、第２のモードは、トラツプが割込みへ変
換されようとしている場合に、監査証跡を設定す
る一連の命令をアドレスに置くことである。所望
ならば、マイクロプログラマは各レベルで第１モ
ードに続いて直ちに第２モードを使用してもよ
い。 トラツプ・サイクルにおけるトラツプ・システ
ムの最後の機能は、サブシステムＢのレベル・レ
ジスタを、承諾されたトラツプ要求の優先順位で
更新することである。トラツプ・システムは、他
のトラツプ要求信号に対して承諾を与える前に再
調整されねばならない。 第２Ｃ図を参照すると、トラツプ・システムは
マスク・レジスタ８８、トラツプ・レジスタ８
５、トラツプ論理ユニツト９２、トラツプ・サイ
クル制御ユニツト９０、優先順位エンコーダ８６
を含む。 マスク・レジスタ８８ マスク・レジスタ８８は８段ユニツトであり、
その入力はサブシステムＢのALUアウト・バス
７３へ接続され、その出力はトラツプ論理ユニツ
ト９２へ接続される。更にマスク・レジスタ８８
は信号ロード入力（図示せず）を有し、ALUア
ウト・バス７３の内容をレジスタへ転送するため
に、マスク・レジスタ・ロード（LMR）信号が
その入力へ印加される。 トラツプ論理ユニツト９２ トラツプ論理ユニツト９２は、所定の事象が生
じたことを表わすトラツプ要求信号０〜７及びマ
スク・レジスタ出力を受取る１群の論理回路を含
む。論理ユニツト９２は、マスク・レジスタ中の
対応するビツトと一致する全てのアクチブなトラ
ツプ要求信号のために、トラツプ・レジスタ８５
へ入力を与える。 優位順位エンコーダ８６ 優位順位エンコーダ８６は、マスク・レジスタ
８８によつて許された全てのトラツプ要求信号か
ら最も高い優先順位のトラツプ要求信号を選択
し、その信号を３ビツト２進パターンへ変換して
出力する。この出力は前述した如くハードウエ
ア・サイクルの終りにレベル・レジスタ８７（第
２Ａ図）の入力へ与えられ、かつトラツプ・サイ
クルの始めにフアネル７９Ｃを介してROSアド
レシング装置へ与えられる。 トラツプ・サイクル制御ユニツト９０ トラツプ・システムの最後の部分はトラツプ・
サイクル制御ユニツトであるトラツプ・サイクル
制御ユニツトは、トラツプ・サイクルを開始する
ために、制御信号の時系列をサブシステムＢ，
Ｃ，Ｄの各部分へ与える。 これまで、第２Ａ図、第２Ｂ図、第２Ｃ図に示
される制御装置の各種の機能ユニツト間に可能な
多様なデータ・フロー通路を概略的に理解させる
ため、機能ユニツトとこれら機能ユニツトの相互
接続とについて説明した。説明を簡略にするため
に、各種の制御線及びタイミング信号は第２図に
示されていない。これらは制御サブシステムＤに
関連して説明する。 次の表は、全ての内部フアネルについてゲー
ト信号を発生する論理回路を示す図面をリストし
たものである。論理回路は制御サブシステムＤの
１部である。
【表】
【表】
これから制御サブシステムＤの信号について詳
細に説明することにする。 第５Ａ図乃至第５Ｃ図に示されるように、マイ
クロ制御装置の基本的マシン・サイクルは、８つ
の時間間隔T0〜T7を含む。全てのタイミング又
は制御信号は、これら時間間隔の１つ又はそれ以
上を基準とする。図面中の信号は、理想化された
波形で書かれている。実際には、各信号は有限の
上昇時間及び降下時間を有するが、これは図示さ
れていない。各時間間隔Ｔは60ナノ秒であり、１
マシン・サイクルは480ナノ秒であると仮定する。
信号Ｔ０〜Ｔ７は第２Ａ図に示される可変周波数
発振器クロツク１３０によつて駆動される８段ビ
ツト・リングから発生される。クロツク１３０は
外部装置へ関連付けられているか又は適当な源に
よつて同期化される。 更に、RAMを制御するため、第２Ａ図の3/4
クロツク１３１が使用される。3/4クロツクは45
ナノ秒パルス又は90ナノ秒の時間間隔を有する
が、その機能については後に詳述する。3/4クロ
ツク信号は第５図に示される。 位相１、２、３タイミング信号 第５図に示される位相１、２、３タイミング信
号の各々は、３位相ラツチの１個によつて発生さ
れる。これらのラツチは第２Ａ図の位相ラツチ８
９Ａのリング中に配列されている。これらラツチ
の各々は、3/4クロツク信号及びＴ０〜Ｔ７信号
から展開された適当なセツト及びリセツト・パル
スを与えられる。 位相１タイミング信号はＴ７の開始と共に始ま
り、位相２の始めに終る。位相２タイミング信号
は、3/4クロツク信号が正になる時にＴ２で始ま
り、位相５の始めに終る。位相３タイミング信号
は、3/4クロツクがＴ５で正になる時に始まり、
位相１の始め即ちＴ７の開始と共に終る。 RAMタイミング RAM３８のための制御信号は3/4クロツク、
RAM読出し／書込み信号及びアドレス信号であ
る。RAM記憶機構はデータの源又は宛先である
から、読出し／書込み信号はその使用法を決定す
る制御信号であり、制御サブシステムＤによつて
与えられる。RAM３８は、マシン・レベル・セ
ツト命令及びトラツプ動作の１部分を除いて、現
在実行されている命令の如何によらずT0でアド
レスされる。従つて、読出しサイクルにおける出
力データは、RAM出力データ・バス６３上に現
われ、フアネル１０５Ｂ，７７Ｃ，７８Ａ，７２
Ｂへの入力ではT0の始めからT5の終りに現われ
る。書込みサイクルにおいては、T5からT7の終
りに入力データ・バス６２に現われるデータが、
メモリへ入れられる。マシン・レベル・セツト命
令及びトラツプ動作のための読出し／書込み制御
タイミングは異つており、後にSML命令の動作
を説明する時に説明することにする。 ポート制御信号 入力又は出力ポートのための第１制御信号は、
外部（ボート）アドレス・デコーダ２６によつて
発生されるアドレス信号である。アドレス信号０
〜１５は、データの源又は宛先として外部フアネ
ル及びレジスタ対を含む命令のために、ビツト３
〜６又は11〜14を解読して16本の線の１本を付勢
することによつて発生される。入力又は出力ポー
ト選択信号と呼ばれる第２の制御信号は、適当な
命令のビツト７又はビツト15に応答して、アドレ
スされたフアネル又はアドレスされたレジスタを
選択するのに使用される。 フアネルへ印加される第３の制御信号は外部フ
アネル・ゲート信号であるが、この信号はフアネ
ルの入力にあるデータを正しい時間にマイクロ・
データ入力バス１５に置く。この外部フアネル・
ゲート信号は第５Ａ図に示され、T0の始めから
T1の終りまでアクチブである。 出力ポート外部レジスタへ印加される第３制御
信号として、マイクロ・データ・バス１５の内容
を正しい時間に選択されたレジスタへ置くタイミ
ング信号（外部レジスタ・ゲート信号）がある。
第５Ａ図に示される如く、この外部レジスタ・ゲ
ート信号はT4の間にアクチブである。 制御サブシステムＤは、第２Ａ図及び第２Ｂ図
に示される全ての内部フアネルのためにゲート制
御信号を発生する論理回路を含む。今からこのゲ
ート信号について、第６Ａ図〜第６HH図を参照
しつつ説明する。これらのゲート制御信号は第５
図に示されていないが、後に命令の各々を説明す
る場合に言及される。 フアネル５４Ａ フアネル５４ＡはRAM出力データ・バス６３
をARH５０Ｂへ接続する。第６Ａ図に示される
ように、フアネル54Aゲート信号は、ノツト・ト
ラツプ信号、RAR又はSML命令が実行されてい
ることを示す信号、及びT0〜T1時間であること
を示す信号をAND結合することによつて発生さ
れる。 フアネル５４Ｂ フアネル５４Ｂは、IRバス５８のビツト３〜
７をARH５０Ｂへ接続する。フアネル54Bゲー
ト信号は、第６Ｂ図に示されるように、ノツト・
トラツプ信号とEXI、EID、BOR、BORI、
BAL、BORL、BR命令の１つが実行されている
ことを示す信号とをAND結合することによつて
発生される。ARH５０Ｂの段０は変更されない。 フアネル５４Ｃ フアネル５４Ｃは高プログラム・カウンタ５１
Ｂの出力をARH５０Ｂへ接続する。第６Ｃ図に
示されるように、フアネル54Cゲート信号は、ノ
ツト・トラツプ信号とEXI、EXID、BOR、
BORI、BAL、BORL命令の１つが実行されてい
ることを示す信号と、ブランチ・オン・コンデイ
シヨン又はブランチ・オン・ビツトが正であるこ
とを示す信号とをAND結合することによつて発
生される。 フアネル５５Ａ フアネル５５ＡはALUアウト・バス７３を
ARL５０Ａへ接続する。第６Ｄ図に示されるよ
うに、フアネル55Aゲート信号はノツト・トラツ
プ信号とEXID、EXI、BOR、BORI、BR、
BAL、BORL命令をデコードし、BOB＝イエス
又はBOC＝イエスの条件によつて発生される。 フアネル５５Ｂ フアネル５５ＢはRAM出力データ・バス６３
をARL５０Ａへ接続する。第６Ｅ図に示される
ように、フアネル55Bゲート信号は、ノツト・ト
ラツプ信号とSIL又はRAR命令が実行されてい
ることを示す信号とをAND結合することによつ
て発生される。 フアネル５５Ｃ フアネル５５Ｃは優先順位エンコーダの出力を
ARL５０Ａへ接続する。フアネル55Cゲート信号
は、第６Ｆ図に示されるように、トラツプ要求ラ
ツチによつて発生されたトラツプ要求信号であ
る。 フアネル５５Ｄ フアネル５５Ｄは低プログラム・カウンタ５１
Ａの出力をARL５０Ａへ接続する。フアネル
55Dゲート信号は、第６Ｇ図に示されるように、
ノツト・トラツプ信号、反転されたフアネル55A
ゲート信号、反転されたフアネル55Bゲート信号
をAND結合することによつて発生される。 フアネル５６Ａ フアネル５６Ａは低プログラム・カウンタ５１
ＡをALUアウト・バス７３へ接続する。第６Ｈ
図に示されるように、フアネル56Aゲート信号
は、フアネル56Bゲート信号を反転することによ
つて発生される。 フアネル５６Ｂ フアネル５６Ｂは高プログラム・カウンタ５１
ＢをALUアウト・バス７３へ接続する。第６Ｈ
図に示されるように、フアネル56Bゲート信号
は、T7時間（T2時間及び3/4クロツク）にセツ
トされ、Ｔ１又はＴ４又はBOB命令解読値によ
つてリセツトされる56Bラツチの出力から発生さ
れる。 フアネル６４Ａ IRバス５８の線１２〜１５をRAMアドレス線
４〜７へ接続するフアネル６４Ａは、２つのゲー
ト信号（フアネル64A1及びフアネル64A2）によ
つて制御される。第６Ｉ図に示されるように、フ
アネル64A1ゲート信号は低ゲート信号又はその
信号の組合せによつて発生される。ノツトRAM
への補助ゲート、ノツトSML、ノツト・トラツ
プ・アドレス・カウンタ・ゲート、ノツトFIM
又はSIM又はLRI、ノツト高ゲート、ノツト禁止
IR１３〜１５。 フアネル64A2ゲート信号は、第６Ｊ図に示さ
れるように、次の信号をAND結合することによ
つて発生される。IR１３〜１５ゲート、ノツト
FIM及びノツトSIM、低ゲート。 第６Ｉ図に示されるように、低ゲート信号は２
つの別個の信号群をOR結合することによつて発
生される。第１の信号群はＲ−Ｒ形命令、ノツト
IR３，IR１１であつて、これらはAND結合され
る。第２の信号群はＲ−Ｒ形命令、位相１タイミ
ング信号、IR４，５，６，７＝正信号、ノツト
IR３〜IR１１である。低ゲート信号は他のフア
ネルを制御するためにも使用される。 フアネル６４Ｂ IRバス５８の線４〜７をRAMアドレス線４〜
７へ接続するフアネル６４Ｂは、フアネル64Bゲ
ート信号によつて制御される。第６Ｋ図に示され
る如く、この信号はOR回路への４種の信号の１
つによつて発生される。それらの信号はFIM及
び位相２タイミング信号、SIM及びノツト位相２
タイミング信号、後述する高ゲート信号、IRI命
令解読値である。 フアネル６４Ｃ IRバスの線９，１３〜１５をRAMアドレスの
線４〜７へ接続するフアネル６４Ｃは、２つのゲ
ート信号（フアネル64C1、及びフアネル64C2）
によつて制御される。第６Ｌ図に示されるよう
に、フアネル64C1ゲート信号は、FIMデコード
及び位相１タイミング信号、又はSlM及び位相２
タイミング信号によつて発生される。第６Ｍ図に
示されるように、フアネル64C2ゲート信号は、
AND結合される３群の信号によつて発生される。 フアネル６４Ｄ 補助レジスタ出力線４〜７をRAMアドレス線
４〜７へ接続するフアネル６４Ｄは、フアネル
64Dゲート信号によつて制御される。第６Ｎ図に
示されるように、フアネル64Dゲート信号は、
FIDとAND結合された位相１タイミング信号、
又はSIDとAND結合された位相２タイミング信
号によつて発生される。 フアネル６４Ｅ RALスタツク・カウンタ線５〜７をRAMアド
レス線４〜７へ接続するフアネル６４Ｅは、フア
ネル64Eゲート信号によつて制御される。第６０
図に示されるように、この信号はRAR、又は位
相２タイミング信号及びノツト・トラツプ信号と
AND結合されたBORL、又は位相２タイミング
信号及びノツト・トラツプ信号とAND結合され
たBAL、又はノツト位相３タイミング信号と
AND結合されたSML、又は正のトラツプ信号に
よつて発生される。RAMアドレス線の線４はフ
アネル64Eゲート信号によつて常に１へ強制され
る。 フアネル６５Ａ レベル・レジスタ８７をRAHへ接続するフア
ネル６５Ａは、フアネル65Aゲート信号によつて
制御される。第６Ｐ図に示されるように、この信
号はノツトRAMへの補助ゲート、ノツトRAM
へのFIMゲート、ノツトRAMへのSIMゲート、
ノツトRAMへのSMLゲートをAND結合するこ
とによつて発生される。 フアネル６５Ｂ IRバス線１０，１１，１２をRAHへ接続する
フアネル６５Ｂは、フアネル65Bゲート信号によ
つて制御される。第６Ｑ図に示される如く、この
信号はRAMへのFIMゲート又はRAMへのSIM
ゲート信号によつて発生される。 フアネル６５Ｃ IRバス線１１，１２，１３をRAHへ接続する
フアネル６５Ｃはフアネル65Cゲート信号によつ
て制御される。第６Ｒ図に示される如く、この信
号はSML解読値とノツト位相３タイミング信号
とをAND結合することによつて発生される。 フアネル６５Ｄ 補助レジスタ・ビツト０〜３をRAHへ接続す
るフアネル６５Ｄは、フアネル65Dゲート信号に
よつて制御される。このゲート信号は第６Ｓ図に
示される。 第６Ｑ図に示されるようなRAMへのFIMゲー
ト信号又はRAMへのSIMゲート信号は、位相１
タイミング信号及びFIM、又は位相２タイミン
グ信号及びSIM解読値をAND結合することによ
つて発生される。RAMへのSILゲート信号は、
SIN解読値及びノツト位相３タイミング信号によ
つて発生される。 フアネル７２Ａ フアネル７２ＡはALUレジスタ７１の出力を
ALUアウト・バス７３へ接続する。第６Ｔ図に
示されるように、フアネル72Aゲート信号はフア
ネル72Bゲート信号を反転することによつて発生
される。 フアネル７２Ｂ フアネル７２ＢはRAM出力データ・バス６３
をALUアウト・バス７３へ接続する。第６Ｔ図
に示されるように、フアネル72Bゲート信号は
OR結合される３つの信号の１つによつて発生さ
れる。これらの信号はT7タイミング・パルス、
RAR命令が実行されていることを示す信号、
SML命令が実行されていることを示す信号であ
る。 フアネル７７Ａ フアネル７７ＡはALUアウト・バス７３を
ALUA入力７４へ接続する。第６Ｕ図に示され
るように、フアネル77Aゲート信号は命令セツト
の表に示されるBOB命令コード0010から展開さ
れる。動作コード0010を示す命令レジスタ・デコ
ーダ５３からの線はフアネル７７Ａへ接続され
る。この線は、BOB命令が実行されている時に
T0〜T6時間の間アクチブである。 フアネル７７Ｂ フアネル７７Ｂはマイクロ・データ・バス１５
をALUA入力７４へ接続する。第６Ｖ図に示さ
れる如く、フアネル77Bゲート信号は、外部フア
ネル・ゲート信号及びノツトBOB信号から発生
される。 フアネル７７Ｃ フアネル７７ＣはRAM出力データ・バス６３
をALUA入力バスへ接続する。第６Ｗ図に示さ
れる如く、フアネル77Cゲート信号は、次の命令
の各動作コードに対応するIRデコーダ５３の出
力をOR結合することによつて発生される。
BOB、BR、BOC、LRI、BAL。更に−トラツ
プ・レジスタ、外部フアネル・ゲート信号がOR
結合される。ORゲートへの最後の入力は、T5タ
イミング・パルスとSID又はFID命令解読値とを
AND結合したものである。ORゲートの出力は反
転されて、フアネル77Cゲート信号として使用さ
れる。 フアネル７８Ａ フアネル７８ＡはRAM出力データ・バス６３
をALUB入力７５へ接続する。フアネル78Aゲー
ト信号は、第６Ｘ図に示されるように、任意のレ
ジスタ対レジスタ命令（動作コードが100であつ
て、移動ビツト８〜９が11に等しいものを除く。）
によつて発生される。Ｒ−Ｒ形命令から導かれた
信号はノツト・トラツプ信号と結合することが必
要である。第４図を参照すれば分るように、
ANDR、ORR、XORR、ACR、CR命令のいず
れかが実行されていれば、トラツプ信号が係属中
でない限り、フアネル78Aゲート信号が発生され
る。 フアネル７８Ｂ フアネル７８Ｂはフアネル７９の出力を
ALUB入力７５へ接続する。従つて、フアネル
78Bゲート信号は、第６Ｚ図に示されるように、
フアネル78Aゲート信号を反転することによつて
発生される。 フアネル７９Ａ 補助レジスタ６６をALUBバスへ接続するフ
アネル７９Ａは、フアネル79Aゲート信号によつ
て制御される。第６AA図に示されるように、こ
の信号はノツト・トラツプ信号と次の命令の解読
値とをAND結合することによつて発生される。
FID、SID、RR、BORI、EXID。 フアネル７９Ｂ マスク・レジスタ（MR）の出力をALUBバス
へ接続するフアネル７９Ｂは、フアネル79Bゲー
ト信号によつて制御される。第６BB図に示され
るように、この信号はトラツプ信号と位相１タイ
ミング信号とをAND結合することによつて発生
される。 フアネル７９Ｃ ８つのトラツプ・レベルの１つを限定する優先
順位エンコーダ（PE）８６の３本の線をALUB
バス８２の線へ接続するフアネル７９Ｃは、フア
ネル79Cゲート信号によつて制御される。第６
CC図に示されるように、この信号はトラツプ信
号と位相２タイミング信号とをAND結合するこ
とによつて発生される。 フアネル７９Ｄ フアネル７９ＤはIR３〜６をALUBバス８２
へ接続する。第６DD図に示される如く、フアネ
ル79Dゲート信号は、ノツト・トラツプ信号と、
命令のビツト７が０に等しいRIM解読値とを
AND結合することによつて発生される。 フアネル７９Ｅ フアネル79Eゲート信号はフアネル79Dゲート
信号を反転したものである。フアネル７９Ｅは
IRバスの線３〜６をALUBバス８２へ接続する。 フアネル７９Ｆ フアネル７９Ｆは、IRバスの線５〜７を
ALUBバス８２の線５〜７へ接続し、フアネル
79Fゲート信号によつて制御される。第６EE図
に示される如く、この信号はノツト・トラツプ信
号とBOB解読値とをAND結合することによつて
発生される。 フアネル７９Ｇ IRバスの線８〜１５をALUBバス８２の線０
〜７へ接続するフアネル７９Ｇは、フアネル79G
ゲート信号によつて制御される。第６FF図に示
されるように、この信号はノツト・トラツプ信号
と次の命令の解読値とをAND結合することによ
つて発生される。BOC、LRI、BR、BAL。 フアネル１０５Ａ フアネル１０５Ａはマイクロ・データ・バス１
５をBOB論理ユニツト１０４へ接続する。第６
GG図に示されるように、フアネル105Aゲート信
号はIRビツト11から発生される。 フアネル１０５Ｂ フアネル１０５ＢはRAM出力データ・バス６
３をBOB論理ユニツト１０４へ接続する。第６
GG図に示される如く、フアネル105Bゲート信号
は、フアネル105Aゲート信号を反転することに
よつて発生される。 フアネル１０６Ａ フアネル１０６Ａは、スタツク・ポインタ論理
ユニツト１０１からの１本の線と条件デコーダ１
０２からの３本の線とを、状況レジスタ１００へ
接続する。第６HH図に示される如く、フアネル
106Aゲート信号はSML命令から解読される。 フアネル１０６Ｂ ALUアウト・バスの線０〜２及び７を状況レ
ジスタ１００へ接続するフアネル１０６Ｂは、フ
アネル106Bゲート信号によつて制御される。こ
のゲート信号は、第６HH図に示される如くフア
ネル106Aゲート信号を反転したものである。 ゲーテツド駆動器の制御信号を発生する論理回
路は、制御システムの１部である。第７Ａ図は
ALUアウト・バス７３及びマイクロ・データ・
バス１５に対する各種のゲーテツド駆動器の接続
関係を示し、第７Ｂ図乃至第７Ｅ図はゲーテツド
駆動器の制御信号を発生する論理回路を示す。 ゲーテツド駆動器１１０ 第７Ｂ図に示されるように、ALUレジスタ７
１をバス１５へ接続するゲーテツド駆動器１１０
のための制御信号はラツチ１１０Ａによつて発生
される。ラツチ１１０Ａは、Ｔ０の始めにセツト
され、Ｔ２の始めにリセツトされる。 ゲーテツド駆動器１１１ 第７Ｃ図に示されるように、ALUレジスタ７
１の出力をALUアウト・バス７３へ接続するゲ
ーテツド駆動器１１１のための制御信号は、ラツ
チ１１１Ａによつて発生される。ラツチ１１１Ａ
は、T4タイミング信号及びトラツプ信号、又は
T0タイミング信号及びノツト・トラツプ信号及
びノツトBOB命令解読信号、又はT2及びノツ
ト・リンク信号及びノツト・トラツプ信号によつ
てセツトされる。ラツチ１１１ＡはT7及びノツ
ト3/4クロツク、又はT2及びリング信号によつて
リセツトされる。 ゲーテツド駆動器１１２ 第７Ｄ図に示されるように、プログラム・カウ
ンタ５１をALUアウト・バス７３へ接続するゲ
ーテツド駆動器１１２のための制御信号は、ラツ
チ１１２Ａによつて発生される。ラツチ１１２Ａ
はT7タイミング・パルス及びトラツプ信号及び
ノツト3/4クロツク信号、又はT2タイミング・パ
ルス及びリンク命令解読値及び3/4クロツク信号、
又はT0タイミング・パルス及びBOB解読値によ
つてセツトされる。ラツチ１１２Ａは、T2タイ
ミング信号及びノツト・リンク命令解読値及び3/
４クロツク、又はT5タイミング・パルス及び3/4
クロツク信号によつてリセツトされる。 ゲーテツド駆動器１１４ 第７Ｅ図に示される如く、状況レジスタ１００
の出力をALUアウト・バス７３へ接続するゲー
テツド駆動器１１４は、ラツチ１１４Ａによつて
制御される。このラツチは3/4クロツク及びT2パ
ルス及びトラツプ信号によつてセツトされ、T4
パルスによつてリセツトされる。 第５Ａ図及び第５Ｂ図はこれら駆動器のタイミ
ングを示す。 各種のレジスタ・ロード信号を発生する論理回
路は、制御サブシステムＤの１部である。 レジスタへの信号入力は、特定のロード信号に
よつてレジスタへゲートされる。レジスタは、ロ
ード信号の後縁によつてセツトされる極性保持ラ
ツチを使用する。 第８Ａ図乃至第８Ｋ図はレジスタ・ロード信号
を発生する論理回路を示す。第５Ｂ図及び第５Ｃ
図はこれら信号のタイミングを示す。 LIRD LIRD信号は命令レジスタ（IR）デコーダ５３
へ与えられ、時間T7でアクチブである。LIRD信
号は、ビツト・リング・カウンタからのT7信号
と適当な制御信号とをAND結合することによつ
て発生され、T7時間にIRバス５８の内容をIRデ
コーダ５３へゲートするように機能する。その論
理回路は図示されない。 LARL 低アドレス・レジスタ・ロード（LARL）信号
は、フアネル５５からARL５０Ａへのロードを
制御する。第８Ａ図に示されるようなLARL信号
は、T2タイミング信号及びノツト・リンク命令
解読値、又はT1タイミング信号及びリンク解読
信号によつて発生される。従つて、LARLは、第
５Ｂ図に示されるように、T1又はT2でのみアク
チブである。 LARH 高アドレス・レジスタ・ロード（LARH）信
号は、フアネル５４からARH５０Ｂへのロード
を制御する。第８Ｂ図に示されるようなLARH
信号は、２つの信号群のいずれかによつて発生さ
れる。第１の信号群はT2タイミング・パルス及
びノツトRAR及びノツトSML命令からの解読値
及びノツト・トラツプである。第２の信号群は
T1タイミング信号及び3/4クロツク信号、及び
RAR又はSML解読信号である。 LPC プログラム・カウンタ・ロード（LPC）信号
はアドレス・レジスタ５０の内容をプログラム・
カウンタ５１へロードする。第８Ｃ図に示される
ようなLPC信号はT6タイミング信号及びノツト
EXI及びノツトEID解読信号から発生される。 LALUR ALUレジスタ・ロード（LALUR）信号は、
ALU７０の出力をALUレジスタ７１へロードす
る。第８Ｄ図に示されるようなLALUR信号は
T1タイミング信号、又はT5タイミング信号及び
SID命令解読信号、又はFID命令解読信号によつ
て発生される。 LSR 状況レジスタ・ロード（LSR）信号はALUア
ウト・バス７３の線０〜２及び７から来るフアネ
ル１０６Ｂの出力を状況レジスタの４つの段へロ
ードする。第８Ｅ図に示されるようなLSR信号
はT4タイミング信号及び3/4クロツク信号及びノ
ツト・トラツプ信号及びSML解読信号によつて
発生される。フアネル１０６Ｂの４つの出力は
LSRによつて状況レジスタへ並列にロードされ
るが、フアネル１０６Ａの４つの出力は、各自の
ロード信号を与えられる。 LCC1 状況レジスタ１００の段０はLCC1（条件コー
ド１ロード）信号によつて条件コード1CC1
（ALUアウト・バス＝オール・ゼロ）を表わす条
件デコーダ１０２からの線０の値をロードされ
る。 第８Ｆ図に示されるようなLCC1信号は、T2タ
イミング・パルス及びノツト・トラツプ及び次の
命令の解読によつて発生される。SIM、FIM、
BOB、SID、FID、RR、RI。 LCC2 状況レジスタ１００の段１は、条件コード２を
表わす条件デコーダ１０２からの線１の値が正で
ある時に、条件コード２ロード（LCC2）信号に
よつてセツトされる。第８Ｇ図に示されるような
LCC2信号は、T2タイミング信号及び次の命令の
解読信号によつて発生される。XORI、XORR、
CIM、CR。段１はCC2のテスト（命令のビツト
６がオンであるかどうか）を指定するBOC解読
信号によつてのみリセツトされる。 LCC3 状況レジスタ１００の段２は、（条件コード３
ロード）LCC3信号によつてフアネル１０６Ａか
らロードされる。段２は、ALU７０からの桁上
げ信号を表わす。第８Ｈ図に示されるような
LCC3信号は、T2タイミング信号及びAIC、
AIM、ACR、AR命令の解読又はT5パルス及び
FID又はSID命令の解読によつて発生される。 TSP 状況レジスタ１００の段４は、フアネル１０６
Ａから段４への正信号入力に応答するトリガとし
て機能する。第８Ｉ図に示されるトグル・スタツ
ク・ポインタ（TSP）信号は、T5タイミング信
号及びBAL又はBORL解読信号、又はRAR命令
のビツト14及び15がアクチブである時のRAR解
読及びT5によつて発生される。 LMR マスク・レジスタ・ロード（LMR）信号は
ALUアウト・バス７３の内容をマスク・レジス
タ８８（第２Ｃ図）へロードする。第８Ｊ図に示
されるようなLMR信号は、T4タイミング信号と
STM解読信号、又はT5タイミング信号とSML
信号をAND結合することによつて発生される。 LAUR 補助レジスタ・ロード（LAUR）信号は、
ALUアウト・バス７３の内容を補助レジスタ６
６（第２Ａ図）へロードする。第８Ｋ図に示され
るようなLAUR信号は、T6タイミング・パルス
及びFID又はSID解読信号、T7タイミング・パル
ス及び3/4クロツク及びSIL解読信号、又はT4タ
イミング・パルス及びRAMアドレス＝０及び
RAM書込み信号及びノツトFID又はSID信号に
よつて発生される。 LLR レベル・レジスタ・ロード（LLR）信号は、
T6タイミング信号及びSML解読信号によつて発
生され、IR１１〜１３をレベル・レジスタへロ
ードする。 命令セツト 今からINSTRUCTION SETの表に示された
30個の命令の機能について説明する。 １つの命令の実行中いくつかの異つた機能が起
つてよい。これら機能は異つた命令の場合にもほ
ぼ共通しており、従つてこれらの機能については
この時点で詳細に説明し、個々の命令を説明する
場合には単に一般的に言及することとする。 或る種の命令の実行中、現在の命令サイクルの
T7時間にROS５２の出力を命令レジスタ・デコ
ーダ５３へロードすることができるように高アド
レス・デコーダARH及び低アドレス・レジスタ
ARLをセツト・アツプして次の命令をフエツチ
することが必要である。ARH及びARLは、T2
時間にフアネル５４Ｃ及び５５Ｄを介してPCH
５１Ｂ及びPCL５１Ａを転送されることにより
次の命令のためにセツト・アツプされる。PCL
５１ＡはT2の始めに１だけ増進される。T6時間
に、プログラム・カウンタ５１はARH５０Ｂ及
びARL５０Ａによつて更新され、従つて次の命
令が必要であれば、次の命令サイクルのT2時間
に、ARH５０Ｂ及びARL５０ＡはPCH５１Ｂ及
びPCL５１Ａの内容へ１を加えた値によつて更
新されることができる。 EXECUTE IMMEDIATE（EXI）及び
EXECUTE INDIRECT（EID）の如き或る種の
命令では、T6におけるプログラム・カウンタの
更新は禁止される。何故ならば、プログラム・カ
ウンタはEXI又はEIDが実行された後に実行され
るべき次の命令のアドレスを有するからである。 或る種の命令は外部フアネル又は外部レジスタ
をアドレスしなければならない。この動作はその
種の命令について共通であり前に詳細に説明し
た。従つて、そのような命令を説明するに当つて
は、概略的な動作の説明に止める。 或る種の命令は、レジスタからデータを読出し
又はレジスタへデータを書込むために、フアネル
６４及び６５を介してRAM３８の内部レジスタ
をアドレスしなければならない。読出し及び書込
み動作については、RAM３８の全体的動作を説
明した時に詳細に説明した。 例えばリンクの如く２つ以上の命令に共通の動
作は、１つの命令についてだけ詳細に説明し、他
の命令では概略的な説明に止める。 １ BRANCH（BR） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜15 ブランチ・アドレス Ｂ 機能の説明 この命令は、制御記憶装置の8k個のワー
ド内でブランチを可能にする。ブランチ・ア
ドレスはBR命令のビツト３〜15によつて表
わされる。ARH５０Ｂの段０に置かれた高
順位ビツトは変更されない。従つて、ブラン
チはBRANCH命令が記憶されているROSの
同一8k部分に限定される。 IRデコーダ５３からの線３〜７はフアネ
ル５４Ｂへ直接に接続される。フアネル５４
ＢはARH５０Ｂに対する６ビツトの中の５
ビツトをARH５０Ｂの段１〜５へ与える。
アドレスの低順位部分は、IRデコーダ５３
からフアネル７９Ｇ及び７８Ｂ、ALU７０、
ALUレジスタ７１、フアネル７２Ａ、ゲー
テツド駆動器１１１、ALUアウト・バス７
３、フアネル５５Ａを介してARL５０Ａへ
与えられる。 Ｃ 制御信号及びタイミング
細に説明することにする。 第５Ａ図乃至第５Ｃ図に示されるように、マイ
クロ制御装置の基本的マシン・サイクルは、８つ
の時間間隔T0〜T7を含む。全てのタイミング又
は制御信号は、これら時間間隔の１つ又はそれ以
上を基準とする。図面中の信号は、理想化された
波形で書かれている。実際には、各信号は有限の
上昇時間及び降下時間を有するが、これは図示さ
れていない。各時間間隔Ｔは60ナノ秒であり、１
マシン・サイクルは480ナノ秒であると仮定する。
信号Ｔ０〜Ｔ７は第２Ａ図に示される可変周波数
発振器クロツク１３０によつて駆動される８段ビ
ツト・リングから発生される。クロツク１３０は
外部装置へ関連付けられているか又は適当な源に
よつて同期化される。 更に、RAMを制御するため、第２Ａ図の3/4
クロツク１３１が使用される。3/4クロツクは45
ナノ秒パルス又は90ナノ秒の時間間隔を有する
が、その機能については後に詳述する。3/4クロ
ツク信号は第５図に示される。 位相１、２、３タイミング信号 第５図に示される位相１、２、３タイミング信
号の各々は、３位相ラツチの１個によつて発生さ
れる。これらのラツチは第２Ａ図の位相ラツチ８
９Ａのリング中に配列されている。これらラツチ
の各々は、3/4クロツク信号及びＴ０〜Ｔ７信号
から展開された適当なセツト及びリセツト・パル
スを与えられる。 位相１タイミング信号はＴ７の開始と共に始ま
り、位相２の始めに終る。位相２タイミング信号
は、3/4クロツク信号が正になる時にＴ２で始ま
り、位相５の始めに終る。位相３タイミング信号
は、3/4クロツクがＴ５で正になる時に始まり、
位相１の始め即ちＴ７の開始と共に終る。 RAMタイミング RAM３８のための制御信号は3/4クロツク、
RAM読出し／書込み信号及びアドレス信号であ
る。RAM記憶機構はデータの源又は宛先である
から、読出し／書込み信号はその使用法を決定す
る制御信号であり、制御サブシステムＤによつて
与えられる。RAM３８は、マシン・レベル・セ
ツト命令及びトラツプ動作の１部分を除いて、現
在実行されている命令の如何によらずT0でアド
レスされる。従つて、読出しサイクルにおける出
力データは、RAM出力データ・バス６３上に現
われ、フアネル１０５Ｂ，７７Ｃ，７８Ａ，７２
Ｂへの入力ではT0の始めからT5の終りに現われ
る。書込みサイクルにおいては、T5からT7の終
りに入力データ・バス６２に現われるデータが、
メモリへ入れられる。マシン・レベル・セツト命
令及びトラツプ動作のための読出し／書込み制御
タイミングは異つており、後にSML命令の動作
を説明する時に説明することにする。 ポート制御信号 入力又は出力ポートのための第１制御信号は、
外部（ボート）アドレス・デコーダ２６によつて
発生されるアドレス信号である。アドレス信号０
〜１５は、データの源又は宛先として外部フアネ
ル及びレジスタ対を含む命令のために、ビツト３
〜６又は11〜14を解読して16本の線の１本を付勢
することによつて発生される。入力又は出力ポー
ト選択信号と呼ばれる第２の制御信号は、適当な
命令のビツト７又はビツト15に応答して、アドレ
スされたフアネル又はアドレスされたレジスタを
選択するのに使用される。 フアネルへ印加される第３の制御信号は外部フ
アネル・ゲート信号であるが、この信号はフアネ
ルの入力にあるデータを正しい時間にマイクロ・
データ入力バス１５に置く。この外部フアネル・
ゲート信号は第５Ａ図に示され、T0の始めから
T1の終りまでアクチブである。 出力ポート外部レジスタへ印加される第３制御
信号として、マイクロ・データ・バス１５の内容
を正しい時間に選択されたレジスタへ置くタイミ
ング信号（外部レジスタ・ゲート信号）がある。
第５Ａ図に示される如く、この外部レジスタ・ゲ
ート信号はT4の間にアクチブである。 制御サブシステムＤは、第２Ａ図及び第２Ｂ図
に示される全ての内部フアネルのためにゲート制
御信号を発生する論理回路を含む。今からこのゲ
ート信号について、第６Ａ図〜第６HH図を参照
しつつ説明する。これらのゲート制御信号は第５
図に示されていないが、後に命令の各々を説明す
る場合に言及される。 フアネル５４Ａ フアネル５４ＡはRAM出力データ・バス６３
をARH５０Ｂへ接続する。第６Ａ図に示される
ように、フアネル54Aゲート信号は、ノツト・ト
ラツプ信号、RAR又はSML命令が実行されてい
ることを示す信号、及びT0〜T1時間であること
を示す信号をAND結合することによつて発生さ
れる。 フアネル５４Ｂ フアネル５４Ｂは、IRバス５８のビツト３〜
７をARH５０Ｂへ接続する。フアネル54Bゲー
ト信号は、第６Ｂ図に示されるように、ノツト・
トラツプ信号とEXI、EID、BOR、BORI、
BAL、BORL、BR命令の１つが実行されている
ことを示す信号とをAND結合することによつて
発生される。ARH５０Ｂの段０は変更されない。 フアネル５４Ｃ フアネル５４Ｃは高プログラム・カウンタ５１
Ｂの出力をARH５０Ｂへ接続する。第６Ｃ図に
示されるように、フアネル54Cゲート信号は、ノ
ツト・トラツプ信号とEXI、EXID、BOR、
BORI、BAL、BORL命令の１つが実行されてい
ることを示す信号と、ブランチ・オン・コンデイ
シヨン又はブランチ・オン・ビツトが正であるこ
とを示す信号とをAND結合することによつて発
生される。 フアネル５５Ａ フアネル５５ＡはALUアウト・バス７３を
ARL５０Ａへ接続する。第６Ｄ図に示されるよ
うに、フアネル55Aゲート信号はノツト・トラツ
プ信号とEXID、EXI、BOR、BORI、BR、
BAL、BORL命令をデコードし、BOB＝イエス
又はBOC＝イエスの条件によつて発生される。 フアネル５５Ｂ フアネル５５ＢはRAM出力データ・バス６３
をARL５０Ａへ接続する。第６Ｅ図に示される
ように、フアネル55Bゲート信号は、ノツト・ト
ラツプ信号とSIL又はRAR命令が実行されてい
ることを示す信号とをAND結合することによつ
て発生される。 フアネル５５Ｃ フアネル５５Ｃは優先順位エンコーダの出力を
ARL５０Ａへ接続する。フアネル55Cゲート信号
は、第６Ｆ図に示されるように、トラツプ要求ラ
ツチによつて発生されたトラツプ要求信号であ
る。 フアネル５５Ｄ フアネル５５Ｄは低プログラム・カウンタ５１
Ａの出力をARL５０Ａへ接続する。フアネル
55Dゲート信号は、第６Ｇ図に示されるように、
ノツト・トラツプ信号、反転されたフアネル55A
ゲート信号、反転されたフアネル55Bゲート信号
をAND結合することによつて発生される。 フアネル５６Ａ フアネル５６Ａは低プログラム・カウンタ５１
ＡをALUアウト・バス７３へ接続する。第６Ｈ
図に示されるように、フアネル56Aゲート信号
は、フアネル56Bゲート信号を反転することによ
つて発生される。 フアネル５６Ｂ フアネル５６Ｂは高プログラム・カウンタ５１
ＢをALUアウト・バス７３へ接続する。第６Ｈ
図に示されるように、フアネル56Bゲート信号
は、T7時間（T2時間及び3/4クロツク）にセツ
トされ、Ｔ１又はＴ４又はBOB命令解読値によ
つてリセツトされる56Bラツチの出力から発生さ
れる。 フアネル６４Ａ IRバス５８の線１２〜１５をRAMアドレス線
４〜７へ接続するフアネル６４Ａは、２つのゲー
ト信号（フアネル64A1及びフアネル64A2）によ
つて制御される。第６Ｉ図に示されるように、フ
アネル64A1ゲート信号は低ゲート信号又はその
信号の組合せによつて発生される。ノツトRAM
への補助ゲート、ノツトSML、ノツト・トラツ
プ・アドレス・カウンタ・ゲート、ノツトFIM
又はSIM又はLRI、ノツト高ゲート、ノツト禁止
IR１３〜１５。 フアネル64A2ゲート信号は、第６Ｊ図に示さ
れるように、次の信号をAND結合することによ
つて発生される。IR１３〜１５ゲート、ノツト
FIM及びノツトSIM、低ゲート。 第６Ｉ図に示されるように、低ゲート信号は２
つの別個の信号群をOR結合することによつて発
生される。第１の信号群はＲ−Ｒ形命令、ノツト
IR３，IR１１であつて、これらはAND結合され
る。第２の信号群はＲ−Ｒ形命令、位相１タイミ
ング信号、IR４，５，６，７＝正信号、ノツト
IR３〜IR１１である。低ゲート信号は他のフア
ネルを制御するためにも使用される。 フアネル６４Ｂ IRバス５８の線４〜７をRAMアドレス線４〜
７へ接続するフアネル６４Ｂは、フアネル64Bゲ
ート信号によつて制御される。第６Ｋ図に示され
る如く、この信号はOR回路への４種の信号の１
つによつて発生される。それらの信号はFIM及
び位相２タイミング信号、SIM及びノツト位相２
タイミング信号、後述する高ゲート信号、IRI命
令解読値である。 フアネル６４Ｃ IRバスの線９，１３〜１５をRAMアドレスの
線４〜７へ接続するフアネル６４Ｃは、２つのゲ
ート信号（フアネル64C1、及びフアネル64C2）
によつて制御される。第６Ｌ図に示されるよう
に、フアネル64C1ゲート信号は、FIMデコード
及び位相１タイミング信号、又はSlM及び位相２
タイミング信号によつて発生される。第６Ｍ図に
示されるように、フアネル64C2ゲート信号は、
AND結合される３群の信号によつて発生される。 フアネル６４Ｄ 補助レジスタ出力線４〜７をRAMアドレス線
４〜７へ接続するフアネル６４Ｄは、フアネル
64Dゲート信号によつて制御される。第６Ｎ図に
示されるように、フアネル64Dゲート信号は、
FIDとAND結合された位相１タイミング信号、
又はSIDとAND結合された位相２タイミング信
号によつて発生される。 フアネル６４Ｅ RALスタツク・カウンタ線５〜７をRAMアド
レス線４〜７へ接続するフアネル６４Ｅは、フア
ネル64Eゲート信号によつて制御される。第６０
図に示されるように、この信号はRAR、又は位
相２タイミング信号及びノツト・トラツプ信号と
AND結合されたBORL、又は位相２タイミング
信号及びノツト・トラツプ信号とAND結合され
たBAL、又はノツト位相３タイミング信号と
AND結合されたSML、又は正のトラツプ信号に
よつて発生される。RAMアドレス線の線４はフ
アネル64Eゲート信号によつて常に１へ強制され
る。 フアネル６５Ａ レベル・レジスタ８７をRAHへ接続するフア
ネル６５Ａは、フアネル65Aゲート信号によつて
制御される。第６Ｐ図に示されるように、この信
号はノツトRAMへの補助ゲート、ノツトRAM
へのFIMゲート、ノツトRAMへのSIMゲート、
ノツトRAMへのSMLゲートをAND結合するこ
とによつて発生される。 フアネル６５Ｂ IRバス線１０，１１，１２をRAHへ接続する
フアネル６５Ｂは、フアネル65Bゲート信号によ
つて制御される。第６Ｑ図に示される如く、この
信号はRAMへのFIMゲート又はRAMへのSIM
ゲート信号によつて発生される。 フアネル６５Ｃ IRバス線１１，１２，１３をRAHへ接続する
フアネル６５Ｃはフアネル65Cゲート信号によつ
て制御される。第６Ｒ図に示される如く、この信
号はSML解読値とノツト位相３タイミング信号
とをAND結合することによつて発生される。 フアネル６５Ｄ 補助レジスタ・ビツト０〜３をRAHへ接続す
るフアネル６５Ｄは、フアネル65Dゲート信号に
よつて制御される。このゲート信号は第６Ｓ図に
示される。 第６Ｑ図に示されるようなRAMへのFIMゲー
ト信号又はRAMへのSIMゲート信号は、位相１
タイミング信号及びFIM、又は位相２タイミン
グ信号及びSIM解読値をAND結合することによ
つて発生される。RAMへのSILゲート信号は、
SIN解読値及びノツト位相３タイミング信号によ
つて発生される。 フアネル７２Ａ フアネル７２ＡはALUレジスタ７１の出力を
ALUアウト・バス７３へ接続する。第６Ｔ図に
示されるように、フアネル72Aゲート信号はフア
ネル72Bゲート信号を反転することによつて発生
される。 フアネル７２Ｂ フアネル７２ＢはRAM出力データ・バス６３
をALUアウト・バス７３へ接続する。第６Ｔ図
に示されるように、フアネル72Bゲート信号は
OR結合される３つの信号の１つによつて発生さ
れる。これらの信号はT7タイミング・パルス、
RAR命令が実行されていることを示す信号、
SML命令が実行されていることを示す信号であ
る。 フアネル７７Ａ フアネル７７ＡはALUアウト・バス７３を
ALUA入力７４へ接続する。第６Ｕ図に示され
るように、フアネル77Aゲート信号は命令セツト
の表に示されるBOB命令コード0010から展開さ
れる。動作コード0010を示す命令レジスタ・デコ
ーダ５３からの線はフアネル７７Ａへ接続され
る。この線は、BOB命令が実行されている時に
T0〜T6時間の間アクチブである。 フアネル７７Ｂ フアネル７７Ｂはマイクロ・データ・バス１５
をALUA入力７４へ接続する。第６Ｖ図に示さ
れる如く、フアネル77Bゲート信号は、外部フア
ネル・ゲート信号及びノツトBOB信号から発生
される。 フアネル７７Ｃ フアネル７７ＣはRAM出力データ・バス６３
をALUA入力バスへ接続する。第６Ｗ図に示さ
れる如く、フアネル77Cゲート信号は、次の命令
の各動作コードに対応するIRデコーダ５３の出
力をOR結合することによつて発生される。
BOB、BR、BOC、LRI、BAL。更に−トラツ
プ・レジスタ、外部フアネル・ゲート信号がOR
結合される。ORゲートへの最後の入力は、T5タ
イミング・パルスとSID又はFID命令解読値とを
AND結合したものである。ORゲートの出力は反
転されて、フアネル77Cゲート信号として使用さ
れる。 フアネル７８Ａ フアネル７８ＡはRAM出力データ・バス６３
をALUB入力７５へ接続する。フアネル78Aゲー
ト信号は、第６Ｘ図に示されるように、任意のレ
ジスタ対レジスタ命令（動作コードが100であつ
て、移動ビツト８〜９が11に等しいものを除く。）
によつて発生される。Ｒ−Ｒ形命令から導かれた
信号はノツト・トラツプ信号と結合することが必
要である。第４図を参照すれば分るように、
ANDR、ORR、XORR、ACR、CR命令のいず
れかが実行されていれば、トラツプ信号が係属中
でない限り、フアネル78Aゲート信号が発生され
る。 フアネル７８Ｂ フアネル７８Ｂはフアネル７９の出力を
ALUB入力７５へ接続する。従つて、フアネル
78Bゲート信号は、第６Ｚ図に示されるように、
フアネル78Aゲート信号を反転することによつて
発生される。 フアネル７９Ａ 補助レジスタ６６をALUBバスへ接続するフ
アネル７９Ａは、フアネル79Aゲート信号によつ
て制御される。第６AA図に示されるように、こ
の信号はノツト・トラツプ信号と次の命令の解読
値とをAND結合することによつて発生される。
FID、SID、RR、BORI、EXID。 フアネル７９Ｂ マスク・レジスタ（MR）の出力をALUBバス
へ接続するフアネル７９Ｂは、フアネル79Bゲー
ト信号によつて制御される。第６BB図に示され
るように、この信号はトラツプ信号と位相１タイ
ミング信号とをAND結合することによつて発生
される。 フアネル７９Ｃ ８つのトラツプ・レベルの１つを限定する優先
順位エンコーダ（PE）８６の３本の線をALUB
バス８２の線へ接続するフアネル７９Ｃは、フア
ネル79Cゲート信号によつて制御される。第６
CC図に示されるように、この信号はトラツプ信
号と位相２タイミング信号とをAND結合するこ
とによつて発生される。 フアネル７９Ｄ フアネル７９ＤはIR３〜６をALUBバス８２
へ接続する。第６DD図に示される如く、フアネ
ル79Dゲート信号は、ノツト・トラツプ信号と、
命令のビツト７が０に等しいRIM解読値とを
AND結合することによつて発生される。 フアネル７９Ｅ フアネル79Eゲート信号はフアネル79Dゲート
信号を反転したものである。フアネル７９Ｅは
IRバスの線３〜６をALUBバス８２へ接続する。 フアネル７９Ｆ フアネル７９Ｆは、IRバスの線５〜７を
ALUBバス８２の線５〜７へ接続し、フアネル
79Fゲート信号によつて制御される。第６EE図
に示される如く、この信号はノツト・トラツプ信
号とBOB解読値とをAND結合することによつて
発生される。 フアネル７９Ｇ IRバスの線８〜１５をALUBバス８２の線０
〜７へ接続するフアネル７９Ｇは、フアネル79G
ゲート信号によつて制御される。第６FF図に示
されるように、この信号はノツト・トラツプ信号
と次の命令の解読値とをAND結合することによ
つて発生される。BOC、LRI、BR、BAL。 フアネル１０５Ａ フアネル１０５Ａはマイクロ・データ・バス１
５をBOB論理ユニツト１０４へ接続する。第６
GG図に示されるように、フアネル105Aゲート信
号はIRビツト11から発生される。 フアネル１０５Ｂ フアネル１０５ＢはRAM出力データ・バス６
３をBOB論理ユニツト１０４へ接続する。第６
GG図に示される如く、フアネル105Bゲート信号
は、フアネル105Aゲート信号を反転することに
よつて発生される。 フアネル１０６Ａ フアネル１０６Ａは、スタツク・ポインタ論理
ユニツト１０１からの１本の線と条件デコーダ１
０２からの３本の線とを、状況レジスタ１００へ
接続する。第６HH図に示される如く、フアネル
106Aゲート信号はSML命令から解読される。 フアネル１０６Ｂ ALUアウト・バスの線０〜２及び７を状況レ
ジスタ１００へ接続するフアネル１０６Ｂは、フ
アネル106Bゲート信号によつて制御される。こ
のゲート信号は、第６HH図に示される如くフア
ネル106Aゲート信号を反転したものである。 ゲーテツド駆動器の制御信号を発生する論理回
路は、制御システムの１部である。第７Ａ図は
ALUアウト・バス７３及びマイクロ・データ・
バス１５に対する各種のゲーテツド駆動器の接続
関係を示し、第７Ｂ図乃至第７Ｅ図はゲーテツド
駆動器の制御信号を発生する論理回路を示す。 ゲーテツド駆動器１１０ 第７Ｂ図に示されるように、ALUレジスタ７
１をバス１５へ接続するゲーテツド駆動器１１０
のための制御信号はラツチ１１０Ａによつて発生
される。ラツチ１１０Ａは、Ｔ０の始めにセツト
され、Ｔ２の始めにリセツトされる。 ゲーテツド駆動器１１１ 第７Ｃ図に示されるように、ALUレジスタ７
１の出力をALUアウト・バス７３へ接続するゲ
ーテツド駆動器１１１のための制御信号は、ラツ
チ１１１Ａによつて発生される。ラツチ１１１Ａ
は、T4タイミング信号及びトラツプ信号、又は
T0タイミング信号及びノツト・トラツプ信号及
びノツトBOB命令解読信号、又はT2及びノツ
ト・リンク信号及びノツト・トラツプ信号によつ
てセツトされる。ラツチ１１１ＡはT7及びノツ
ト3/4クロツク、又はT2及びリング信号によつて
リセツトされる。 ゲーテツド駆動器１１２ 第７Ｄ図に示されるように、プログラム・カウ
ンタ５１をALUアウト・バス７３へ接続するゲ
ーテツド駆動器１１２のための制御信号は、ラツ
チ１１２Ａによつて発生される。ラツチ１１２Ａ
はT7タイミング・パルス及びトラツプ信号及び
ノツト3/4クロツク信号、又はT2タイミング・パ
ルス及びリンク命令解読値及び3/4クロツク信号、
又はT0タイミング・パルス及びBOB解読値によ
つてセツトされる。ラツチ１１２Ａは、T2タイ
ミング信号及びノツト・リンク命令解読値及び3/
４クロツク、又はT5タイミング・パルス及び3/4
クロツク信号によつてリセツトされる。 ゲーテツド駆動器１１４ 第７Ｅ図に示される如く、状況レジスタ１００
の出力をALUアウト・バス７３へ接続するゲー
テツド駆動器１１４は、ラツチ１１４Ａによつて
制御される。このラツチは3/4クロツク及びT2パ
ルス及びトラツプ信号によつてセツトされ、T4
パルスによつてリセツトされる。 第５Ａ図及び第５Ｂ図はこれら駆動器のタイミ
ングを示す。 各種のレジスタ・ロード信号を発生する論理回
路は、制御サブシステムＤの１部である。 レジスタへの信号入力は、特定のロード信号に
よつてレジスタへゲートされる。レジスタは、ロ
ード信号の後縁によつてセツトされる極性保持ラ
ツチを使用する。 第８Ａ図乃至第８Ｋ図はレジスタ・ロード信号
を発生する論理回路を示す。第５Ｂ図及び第５Ｃ
図はこれら信号のタイミングを示す。 LIRD LIRD信号は命令レジスタ（IR）デコーダ５３
へ与えられ、時間T7でアクチブである。LIRD信
号は、ビツト・リング・カウンタからのT7信号
と適当な制御信号とをAND結合することによつ
て発生され、T7時間にIRバス５８の内容をIRデ
コーダ５３へゲートするように機能する。その論
理回路は図示されない。 LARL 低アドレス・レジスタ・ロード（LARL）信号
は、フアネル５５からARL５０Ａへのロードを
制御する。第８Ａ図に示されるようなLARL信号
は、T2タイミング信号及びノツト・リンク命令
解読値、又はT1タイミング信号及びリンク解読
信号によつて発生される。従つて、LARLは、第
５Ｂ図に示されるように、T1又はT2でのみアク
チブである。 LARH 高アドレス・レジスタ・ロード（LARH）信
号は、フアネル５４からARH５０Ｂへのロード
を制御する。第８Ｂ図に示されるようなLARH
信号は、２つの信号群のいずれかによつて発生さ
れる。第１の信号群はT2タイミング・パルス及
びノツトRAR及びノツトSML命令からの解読値
及びノツト・トラツプである。第２の信号群は
T1タイミング信号及び3/4クロツク信号、及び
RAR又はSML解読信号である。 LPC プログラム・カウンタ・ロード（LPC）信号
はアドレス・レジスタ５０の内容をプログラム・
カウンタ５１へロードする。第８Ｃ図に示される
ようなLPC信号はT6タイミング信号及びノツト
EXI及びノツトEID解読信号から発生される。 LALUR ALUレジスタ・ロード（LALUR）信号は、
ALU７０の出力をALUレジスタ７１へロードす
る。第８Ｄ図に示されるようなLALUR信号は
T1タイミング信号、又はT5タイミング信号及び
SID命令解読信号、又はFID命令解読信号によつ
て発生される。 LSR 状況レジスタ・ロード（LSR）信号はALUア
ウト・バス７３の線０〜２及び７から来るフアネ
ル１０６Ｂの出力を状況レジスタの４つの段へロ
ードする。第８Ｅ図に示されるようなLSR信号
はT4タイミング信号及び3/4クロツク信号及びノ
ツト・トラツプ信号及びSML解読信号によつて
発生される。フアネル１０６Ｂの４つの出力は
LSRによつて状況レジスタへ並列にロードされ
るが、フアネル１０６Ａの４つの出力は、各自の
ロード信号を与えられる。 LCC1 状況レジスタ１００の段０はLCC1（条件コー
ド１ロード）信号によつて条件コード1CC1
（ALUアウト・バス＝オール・ゼロ）を表わす条
件デコーダ１０２からの線０の値をロードされ
る。 第８Ｆ図に示されるようなLCC1信号は、T2タ
イミング・パルス及びノツト・トラツプ及び次の
命令の解読によつて発生される。SIM、FIM、
BOB、SID、FID、RR、RI。 LCC2 状況レジスタ１００の段１は、条件コード２を
表わす条件デコーダ１０２からの線１の値が正で
ある時に、条件コード２ロード（LCC2）信号に
よつてセツトされる。第８Ｇ図に示されるような
LCC2信号は、T2タイミング信号及び次の命令の
解読信号によつて発生される。XORI、XORR、
CIM、CR。段１はCC2のテスト（命令のビツト
６がオンであるかどうか）を指定するBOC解読
信号によつてのみリセツトされる。 LCC3 状況レジスタ１００の段２は、（条件コード３
ロード）LCC3信号によつてフアネル１０６Ａか
らロードされる。段２は、ALU７０からの桁上
げ信号を表わす。第８Ｈ図に示されるような
LCC3信号は、T2タイミング信号及びAIC、
AIM、ACR、AR命令の解読又はT5パルス及び
FID又はSID命令の解読によつて発生される。 TSP 状況レジスタ１００の段４は、フアネル１０６
Ａから段４への正信号入力に応答するトリガとし
て機能する。第８Ｉ図に示されるトグル・スタツ
ク・ポインタ（TSP）信号は、T5タイミング信
号及びBAL又はBORL解読信号、又はRAR命令
のビツト14及び15がアクチブである時のRAR解
読及びT5によつて発生される。 LMR マスク・レジスタ・ロード（LMR）信号は
ALUアウト・バス７３の内容をマスク・レジス
タ８８（第２Ｃ図）へロードする。第８Ｊ図に示
されるようなLMR信号は、T4タイミング信号と
STM解読信号、又はT5タイミング信号とSML
信号をAND結合することによつて発生される。 LAUR 補助レジスタ・ロード（LAUR）信号は、
ALUアウト・バス７３の内容を補助レジスタ６
６（第２Ａ図）へロードする。第８Ｋ図に示され
るようなLAUR信号は、T6タイミング・パルス
及びFID又はSID解読信号、T7タイミング・パル
ス及び3/4クロツク及びSIL解読信号、又はT4タ
イミング・パルス及びRAMアドレス＝０及び
RAM書込み信号及びノツトFID又はSID信号に
よつて発生される。 LLR レベル・レジスタ・ロード（LLR）信号は、
T6タイミング信号及びSML解読信号によつて発
生され、IR１１〜１３をレベル・レジスタへロ
ードする。 命令セツト 今からINSTRUCTION SETの表に示された
30個の命令の機能について説明する。 １つの命令の実行中いくつかの異つた機能が起
つてよい。これら機能は異つた命令の場合にもほ
ぼ共通しており、従つてこれらの機能については
この時点で詳細に説明し、個々の命令を説明する
場合には単に一般的に言及することとする。 或る種の命令の実行中、現在の命令サイクルの
T7時間にROS５２の出力を命令レジスタ・デコ
ーダ５３へロードすることができるように高アド
レス・デコーダARH及び低アドレス・レジスタ
ARLをセツト・アツプして次の命令をフエツチ
することが必要である。ARH及びARLは、T2
時間にフアネル５４Ｃ及び５５Ｄを介してPCH
５１Ｂ及びPCL５１Ａを転送されることにより
次の命令のためにセツト・アツプされる。PCL
５１ＡはT2の始めに１だけ増進される。T6時間
に、プログラム・カウンタ５１はARH５０Ｂ及
びARL５０Ａによつて更新され、従つて次の命
令が必要であれば、次の命令サイクルのT2時間
に、ARH５０Ｂ及びARL５０ＡはPCH５１Ｂ及
びPCL５１Ａの内容へ１を加えた値によつて更
新されることができる。 EXECUTE IMMEDIATE（EXI）及び
EXECUTE INDIRECT（EID）の如き或る種の
命令では、T6におけるプログラム・カウンタの
更新は禁止される。何故ならば、プログラム・カ
ウンタはEXI又はEIDが実行された後に実行され
るべき次の命令のアドレスを有するからである。 或る種の命令は外部フアネル又は外部レジスタ
をアドレスしなければならない。この動作はその
種の命令について共通であり前に詳細に説明し
た。従つて、そのような命令を説明するに当つて
は、概略的な動作の説明に止める。 或る種の命令は、レジスタからデータを読出し
又はレジスタへデータを書込むために、フアネル
６４及び６５を介してRAM３８の内部レジスタ
をアドレスしなければならない。読出し及び書込
み動作については、RAM３８の全体的動作を説
明した時に詳細に説明した。 例えばリンクの如く２つ以上の命令に共通の動
作は、１つの命令についてだけ詳細に説明し、他
の命令では概略的な説明に止める。 １ BRANCH（BR） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜15 ブランチ・アドレス Ｂ 機能の説明 この命令は、制御記憶装置の8k個のワー
ド内でブランチを可能にする。ブランチ・ア
ドレスはBR命令のビツト３〜15によつて表
わされる。ARH５０Ｂの段０に置かれた高
順位ビツトは変更されない。従つて、ブラン
チはBRANCH命令が記憶されているROSの
同一8k部分に限定される。 IRデコーダ５３からの線３〜７はフアネ
ル５４Ｂへ直接に接続される。フアネル５４
ＢはARH５０Ｂに対する６ビツトの中の５
ビツトをARH５０Ｂの段１〜５へ与える。
アドレスの低順位部分は、IRデコーダ５３
からフアネル７９Ｇ及び７８Ｂ、ALU７０、
ALUレジスタ７１、フアネル７２Ａ、ゲー
テツド駆動器１１１、ALUアウト・バス７
３、フアネル５５Ａを介してARL５０Ａへ
与えられる。 Ｃ 制御信号及びタイミング
【表】
Ｄ 次のアドレス
無条件形式の命令である。次のアドレスは
命令を実行することによつて発生される。 Ｅ 状況レジスタの変更 変更なし ２ BRANCH ON BIT（BOB） Ａ 命令フオーマツト ビツト０〜２
動作コード ビツト３ 作コード修飾ビツト ビツト４ ０＝オフ（虚）、１＝オン（真） ビツト５〜７
増分値 ビツト８〜10
検査されるべきビツト位置 ビツト11〜15
検査されるべきレジスタ Ｂ 機能の説明 BRANCH OH BIT命令は条件付ブラン
チ命令である。任意の内部又は外部レジスタ
の任意のビツトが、オン(1)又はオフ（０）条
件をテストされる。テスト結果が真であれ
ば、ブランチが取られる。真でなければ、プ
ログラム・カウンタが１だけ増加され、次の
命令が取られる。ブランチ・アドレスは、現
在のプログラム・カウンタへその命令のビツ
ト５〜７によつて指定された値０〜７を加え
たものである。 高プログラム・カウンタ５１Ｂの内容は、
T2時間にフアネル５４Ｃを介して高アドレ
ス・レジスタ５０Ｂへゲートされかつロード
される。 ビツト11〜15によつて指定されたレジスタ
の内容は、検査されるべきビツト位置を指定
するビツト８〜10と共にBOB論理ユニツト
１０４へ与えられる。もしビツト11が０であ
れば、外部フアネルが指定される。このフア
ネルはマイクロ・データ・バス１５及びフア
ネル１０５Ａを介してBOB論理ユニツト１
０４へゲートされる。もしビツト11が１であ
れば、内部レジスタがアドレスされ、それは
フアネル１０５Ｂを介してゲートされる。も
しビツト８〜10によつて限定されるビツト位
置の値がその命令のビツト４の値と一致すれ
ば、BOB論理ユニツトはBOB＝YES信号を
表示する。もしBOB論理が真であれば、低
アドレス・レジスタがALUレジスタ７１か
らロードされる。もしBOB論理が虚であれ
ば、低アドレス・レジスタはフアネル５５Ｄ
を介して低プログラム・カウンタからロード
される。 ALUレジスタ７１から来るARLのための
ブランチ・アドレスは、低プログラム・カウ
ンタをフアネル５６Ａ及び駆動器１１２を介
してALUアウト・バス７３へゲートし、次
いでフアネル７７Ａを介してALUの入力へ
ゲートすることによつて発生される。IRレ
ジスタのビツト５〜７は、フアネル７９Ｆを
介してALUBバス８２へゲートされ、次い
でフアネル７８Ｂを介してALU７０のＢ入
力へゲートされる。ALUはＡ及びＢ入力を
加算するためにセツトされ、その結果はT1
時間にALUレジスタ７１に記憶される。ゼ
ロの増分値は、１つの命令の待機ループとし
て使用されることができる。 Ｃ 制御信号及びタイミング
命令を実行することによつて発生される。 Ｅ 状況レジスタの変更 変更なし ２ BRANCH ON BIT（BOB） Ａ 命令フオーマツト ビツト０〜２
動作コード ビツト３ 作コード修飾ビツト ビツト４ ０＝オフ（虚）、１＝オン（真） ビツト５〜７
増分値 ビツト８〜10
検査されるべきビツト位置 ビツト11〜15
検査されるべきレジスタ Ｂ 機能の説明 BRANCH OH BIT命令は条件付ブラン
チ命令である。任意の内部又は外部レジスタ
の任意のビツトが、オン(1)又はオフ（０）条
件をテストされる。テスト結果が真であれ
ば、ブランチが取られる。真でなければ、プ
ログラム・カウンタが１だけ増加され、次の
命令が取られる。ブランチ・アドレスは、現
在のプログラム・カウンタへその命令のビツ
ト５〜７によつて指定された値０〜７を加え
たものである。 高プログラム・カウンタ５１Ｂの内容は、
T2時間にフアネル５４Ｃを介して高アドレ
ス・レジスタ５０Ｂへゲートされかつロード
される。 ビツト11〜15によつて指定されたレジスタ
の内容は、検査されるべきビツト位置を指定
するビツト８〜10と共にBOB論理ユニツト
１０４へ与えられる。もしビツト11が０であ
れば、外部フアネルが指定される。このフア
ネルはマイクロ・データ・バス１５及びフア
ネル１０５Ａを介してBOB論理ユニツト１
０４へゲートされる。もしビツト11が１であ
れば、内部レジスタがアドレスされ、それは
フアネル１０５Ｂを介してゲートされる。も
しビツト８〜10によつて限定されるビツト位
置の値がその命令のビツト４の値と一致すれ
ば、BOB論理ユニツトはBOB＝YES信号を
表示する。もしBOB論理が真であれば、低
アドレス・レジスタがALUレジスタ７１か
らロードされる。もしBOB論理が虚であれ
ば、低アドレス・レジスタはフアネル５５Ｄ
を介して低プログラム・カウンタからロード
される。 ALUレジスタ７１から来るARLのための
ブランチ・アドレスは、低プログラム・カウ
ンタをフアネル５６Ａ及び駆動器１１２を介
してALUアウト・バス７３へゲートし、次
いでフアネル７７Ａを介してALUの入力へ
ゲートすることによつて発生される。IRレ
ジスタのビツト５〜７は、フアネル７９Ｆを
介してALUBバス８２へゲートされ、次い
でフアネル７８Ｂを介してALU７０のＢ入
力へゲートされる。ALUはＡ及びＢ入力を
加算するためにセツトされ、その結果はT1
時間にALUレジスタ７１に記憶される。ゼ
ロの増分値は、１つの命令の待機ループとし
て使用されることができる。 Ｃ 制御信号及びタイミング
【表】
Ｄ 次のアドレス
条件付ブランチ形の命令である。従つて、
次のアドレスは命令を実行するか又はプログ
ラム・カウンタをアドレス・レジスタへ転送
することによつて発生される。 Ｅ 状況レジスタの変更 変更なし ３ BRANCH ON CONDITION（BOC） Ａ 命令フオーマツト ビツト０〜２
動作コード ビツト３ 動作コード修飾ビツト ビツト４ ０＝オフ、虚；１＝オン、真 ビツト５〜７
指定された条件 ビツト８〜15
ブランチ・アドレス Ｂ 機能の説明 BRANCH ON CONDITION命令は条件
付ブランチ命令である。命令のビツト５〜７
はCC1、CC2、CC3を参照する。条件コード
は状況レジスタ１００の条件コードと比較さ
れる。もしビツト４が１であれば、選択され
た条件コードは１かどうかをテストされる。
もしいずれかの条件コードがオンであれば、
BRANCH ON CONDITION命令はYES条
件を満足させ真の値へセツトされる。もしビ
ツト４が０であれば、条件コードが０である
かどうかをテストされる。いずれかの条件コ
ードが０であれば、BRANCH ON
CONDITIONは真へセツトされる。もし
BRANCH ON CONDITIONが真であれ
ば、ブランチ・アドレスが発生され、次の命
令のために使用される。もし虚であれば、プ
ログラム・カウンタが次のアドレスのために
使用される。 高プログラム・カウンタ５１Ｂは、フアネ
ル５４Ｃを介してゲートされ、T2時間に
ARH５０Ｂへロードされる。ビツト８〜15
によつて限定されたブランチ・アドレスは、
フアネル７９Ｇ、ALUBバス８２、フアネ
ル７８Ｂ及びALU７０を介してALUレジス
タ７１へ転送される。もしBRANCH ON
CONDITIONが真であれば、ALUレジスタ
の出力はゲート７２Ａ駆動器１１１、ALU
アウト・バス７３、フアネル５５Ａを介して
ARLへ転送される。もしBRANCH ON
CONDITIONが虚であれば、低プログラ
ム・カウンタがフアネル５５Ｄを介して
ARLへ転送される。もし命令のビツト６が
オンであれば、条件コード２は命令の終りに
リセツトされる。 Ｃ 制御信号及びタイミング
次のアドレスは命令を実行するか又はプログ
ラム・カウンタをアドレス・レジスタへ転送
することによつて発生される。 Ｅ 状況レジスタの変更 変更なし ３ BRANCH ON CONDITION（BOC） Ａ 命令フオーマツト ビツト０〜２
動作コード ビツト３ 動作コード修飾ビツト ビツト４ ０＝オフ、虚；１＝オン、真 ビツト５〜７
指定された条件 ビツト８〜15
ブランチ・アドレス Ｂ 機能の説明 BRANCH ON CONDITION命令は条件
付ブランチ命令である。命令のビツト５〜７
はCC1、CC2、CC3を参照する。条件コード
は状況レジスタ１００の条件コードと比較さ
れる。もしビツト４が１であれば、選択され
た条件コードは１かどうかをテストされる。
もしいずれかの条件コードがオンであれば、
BRANCH ON CONDITION命令はYES条
件を満足させ真の値へセツトされる。もしビ
ツト４が０であれば、条件コードが０である
かどうかをテストされる。いずれかの条件コ
ードが０であれば、BRANCH ON
CONDITIONは真へセツトされる。もし
BRANCH ON CONDITIONが真であれ
ば、ブランチ・アドレスが発生され、次の命
令のために使用される。もし虚であれば、プ
ログラム・カウンタが次のアドレスのために
使用される。 高プログラム・カウンタ５１Ｂは、フアネ
ル５４Ｃを介してゲートされ、T2時間に
ARH５０Ｂへロードされる。ビツト８〜15
によつて限定されたブランチ・アドレスは、
フアネル７９Ｇ、ALUBバス８２、フアネ
ル７８Ｂ及びALU７０を介してALUレジス
タ７１へ転送される。もしBRANCH ON
CONDITIONが真であれば、ALUレジスタ
の出力はゲート７２Ａ駆動器１１１、ALU
アウト・バス７３、フアネル５５Ａを介して
ARLへ転送される。もしBRANCH ON
CONDITIONが虚であれば、低プログラ
ム・カウンタがフアネル５５Ｄを介して
ARLへ転送される。もし命令のビツト６が
オンであれば、条件コード２は命令の終りに
リセツトされる。 Ｃ 制御信号及びタイミング
【表】
Ｄ 次のアドレス
条件付きブランチ形の命令である。従つて
次のアドレスは命令を実行するか又はプログ
ラム・カウンタをアドレス・レジスタへ転送
することによつて発生される。 Ｅ 状況レジスタの変更 CC2はT5でリセツトされる。 ４ FETCH IMMEDIATE（FIM） Ａ 命令フオーマツト ビツト０〜２
動作コード ビツト３〜７
宛先レジスタ ビツト８
動作コード修飾ビツト(0=フエツチ) ビツト９
バツフア又はスタツク(0=バツフア) ビツト10〜15
源のレジスタのアドレス Ｂ 機能の説明 この命令の機能は、１バイトのデータをロ
ーカル貯蔵装置又はプログラム・スタツクの
任意の位置から任意の内部又は外部レジスタ
へ転送することである。 データ通路は、RAM３８からバス６３、
フアネル７７Ｃを介してALUレジスタ７１
へ導かれる。もし宛先が内部レジスタであれ
ば、通路はALUレジスタ７１からフアネル
７２Ａ、駆動器１１１、ALU出力バス７３
を介してRAM３８の入力へ導かれる。もし
宛先が外部レジスタであれば、通路はALU
レジスタ７１から駆動器１１０、バス１５を
介して選択された外部レジスタへ導かれる。 RAM３８における源レジスタは、フアネ
ル６４Ｃ及び６５Ｂを介してアドレスされ
る。フアネル６４ＣはIRビツト９、13、14、
15をRALへ与え、フアネル６５ＢはIRビツ
ト10、11、12をRAHへ与える。もしIR３〜
７によつて限定された宛先レジスタが外部レ
ジスタであれば（即ち、ビツト３＝０）、そ
の外部レジスタは前述したようにしてデコー
ダ２６によつてアドレスされる。 もし宛先レジスタが内部レジスタであれば
（即ち、ビツト３＝１）、フアネル６４Ｂはビ
ツト４〜７をRALへ与え、フアネル６５Ａ
はレベル・レジスタの出力をRAHへ与える。 Ｃ 制御信号及びタイミング
次のアドレスは命令を実行するか又はプログ
ラム・カウンタをアドレス・レジスタへ転送
することによつて発生される。 Ｅ 状況レジスタの変更 CC2はT5でリセツトされる。 ４ FETCH IMMEDIATE（FIM） Ａ 命令フオーマツト ビツト０〜２
動作コード ビツト３〜７
宛先レジスタ ビツト８
動作コード修飾ビツト(0=フエツチ) ビツト９
バツフア又はスタツク(0=バツフア) ビツト10〜15
源のレジスタのアドレス Ｂ 機能の説明 この命令の機能は、１バイトのデータをロ
ーカル貯蔵装置又はプログラム・スタツクの
任意の位置から任意の内部又は外部レジスタ
へ転送することである。 データ通路は、RAM３８からバス６３、
フアネル７７Ｃを介してALUレジスタ７１
へ導かれる。もし宛先が内部レジスタであれ
ば、通路はALUレジスタ７１からフアネル
７２Ａ、駆動器１１１、ALU出力バス７３
を介してRAM３８の入力へ導かれる。もし
宛先が外部レジスタであれば、通路はALU
レジスタ７１から駆動器１１０、バス１５を
介して選択された外部レジスタへ導かれる。 RAM３８における源レジスタは、フアネ
ル６４Ｃ及び６５Ｂを介してアドレスされ
る。フアネル６４ＣはIRビツト９、13、14、
15をRALへ与え、フアネル６５ＢはIRビツ
ト10、11、12をRAHへ与える。もしIR３〜
７によつて限定された宛先レジスタが外部レ
ジスタであれば（即ち、ビツト３＝０）、そ
の外部レジスタは前述したようにしてデコー
ダ２６によつてアドレスされる。 もし宛先レジスタが内部レジスタであれば
（即ち、ビツト３＝１）、フアネル６４Ｂはビ
ツト４〜７をRALへ与え、フアネル６５Ａ
はレベル・レジスタの出力をRAHへ与える。 Ｃ 制御信号及びタイミング
【表】
し
【表】
ド
Ｄ 次のアドレス 非ブランチ形の命令である。従つて、次順
位のアドレスはプログラム・カウンタから発
生されアドレス・レジスタへ転送される。 Ｅ 状況レジスタの変更 CC1はT2で変更される。 ５ STORE IMMEDIATE（SIM） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３ 内部又は外部 ビツト４〜８ 源レジスタ ビツト９ バツフア又はスタツク ビツト10〜15 宛先レジスタ Ｂ 機能の説明 この命令の機能は、指定された源レジスタ
（内部又は外部）の内容を、ビツト９〜15で
限定されたアドレスを有する内部バツフア又
はスタツク・レジスタへ転送することであ
る。ビツト３は源レジスタが内部であるか外
部であるかを決定する。外部レジスタから
RAMへのデータ通路はバス１５、フアネル
７７Ｂ、ALUレジスタ７１、フアネル７２
Ａ、駆動器１１１、バス７３へ導かれる。内
部レジスタからRAMへのデータ通路はバス
６３、フアネル７７Ｃ、ALUレジスタ７１、
フアネル７２Ａ、駆動器１１１、バス７３へ
導かれる。外部レジスタは通常の方法でアド
レスされる。内部レジスタはフアネル６４Ｂ
及び６５Ａを介してアドレスされる。フアネ
ル６４ＢはIRビツト４〜７をRALへ与え、
フアネル６５Ａはレベル・レジスタの出力を
RAHへ与える。RAM３８の宛先レジスタ
は、フアネル６４Ｃ及び６５Ｂを介してアド
レスされる。フアネル６４ＣはIRビツト９、
13、14、15をRALへ与え、フアネル６５Ｂ
はIRビツト10、11、12をRAHへ与える。 Ｃ 制御信号及びタイミング
Ｄ 次のアドレス 非ブランチ形の命令である。従つて、次順
位のアドレスはプログラム・カウンタから発
生されアドレス・レジスタへ転送される。 Ｅ 状況レジスタの変更 CC1はT2で変更される。 ５ STORE IMMEDIATE（SIM） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３ 内部又は外部 ビツト４〜８ 源レジスタ ビツト９ バツフア又はスタツク ビツト10〜15 宛先レジスタ Ｂ 機能の説明 この命令の機能は、指定された源レジスタ
（内部又は外部）の内容を、ビツト９〜15で
限定されたアドレスを有する内部バツフア又
はスタツク・レジスタへ転送することであ
る。ビツト３は源レジスタが内部であるか外
部であるかを決定する。外部レジスタから
RAMへのデータ通路はバス１５、フアネル
７７Ｂ、ALUレジスタ７１、フアネル７２
Ａ、駆動器１１１、バス７３へ導かれる。内
部レジスタからRAMへのデータ通路はバス
６３、フアネル７７Ｃ、ALUレジスタ７１、
フアネル７２Ａ、駆動器１１１、バス７３へ
導かれる。外部レジスタは通常の方法でアド
レスされる。内部レジスタはフアネル６４Ｂ
及び６５Ａを介してアドレスされる。フアネ
ル６４ＢはIRビツト４〜７をRALへ与え、
フアネル６５Ａはレベル・レジスタの出力を
RAHへ与える。RAM３８の宛先レジスタ
は、フアネル６４Ｃ及び６５Ｂを介してアド
レスされる。フアネル６４ＣはIRビツト９、
13、14、15をRALへ与え、フアネル６５Ｂ
はIRビツト10、11、12をRAHへ与える。 Ｃ 制御信号及びタイミング
【表】
込み
Ｄ 次のアドレス 非ブランチ形の命令である。次のアドレス
はプログラム・カウンタによつて発生され、
アドレス・レジスタへ転送される。 Ｅ 状況レジスタの変更 CC1はT2で変更される。 ６ REGISTER IMMEDIATE（RIM） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜６ 定数 ビツト７ Ｈ／Ｌハーフバイト ビツト８〜10 ALU動作コード ビツト11 外部又は内部レジスタ ビツト12〜15 レジスタ・アドレス Ｂ 機能の説明 この命令の機能は、ビツト３〜６によつて
限定された４ビツト定数と、ビツト11〜15に
よつて限定されたアドレスを有するレジスタ
に貯蔵された８ビツト・バイトのビツト７に
よつて決定される、高又は低のハーフバイト
とに関して、ビツト８〜10によつて限定され
た６つの異つた論理動作の１つを実行するこ
とである。もしビツト11が０であれば、デー
タ通路は外部レジスタからバス１５及びフア
ネル７７Ｂを介してALUへ形成される。も
しビツト11が１であれば、データ通路は
RAMからバス６３及びフアネル７７Ｃを介
してALUへ形成される。ALUへの他の入力
は、ビツト７が１であればフアネル７９Ｅか
ら取られ、ビツト７が０であればフアネル７
９Ｄから取られる。これらフアネルは、IR
３〜６によつて限定されたデータのハーフバ
イトを与えられる。フアネル７９Ｄは低位の
ハーフバイドを与えられ、フアネル７９Ｅは
高位のハーフバイトを与えられる。フアネル
７９Ｅからのデータは、ALUBバス８２、
フアネル７８Ｂ、ALUB入力へ与えられる。 ALUは限定された論理機能を実行し、そ
の結果はALUレジスタ７１へロードされる。
ALUレジスタの内容は７２Ａ及び駆動器１
１１を介して源レジスタへ転送されるか、又
は駆動器１１０、バス１５を介して外部レジ
スタへ転送される。外部レジスタは通常の方
法でアドレスされる。内部レジスタはフアネ
ル６４Ａ及び６５Ａを介してアドレスされ
る。フアネル６４ＡはIR１２〜１５をRAL
へ与え、フアネル６５Ａはレベル・レジスタ
の出力をRAHへ与える。２つの外部レジス
タは、もし１つが源であり、他の１つが宛先
であれば同一アドレスを有しなければならな
い。 Ｃ 制御信号及びタイミング
Ｄ 次のアドレス 非ブランチ形の命令である。次のアドレス
はプログラム・カウンタによつて発生され、
アドレス・レジスタへ転送される。 Ｅ 状況レジスタの変更 CC1はT2で変更される。 ６ REGISTER IMMEDIATE（RIM） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜６ 定数 ビツト７ Ｈ／Ｌハーフバイト ビツト８〜10 ALU動作コード ビツト11 外部又は内部レジスタ ビツト12〜15 レジスタ・アドレス Ｂ 機能の説明 この命令の機能は、ビツト３〜６によつて
限定された４ビツト定数と、ビツト11〜15に
よつて限定されたアドレスを有するレジスタ
に貯蔵された８ビツト・バイトのビツト７に
よつて決定される、高又は低のハーフバイト
とに関して、ビツト８〜10によつて限定され
た６つの異つた論理動作の１つを実行するこ
とである。もしビツト11が０であれば、デー
タ通路は外部レジスタからバス１５及びフア
ネル７７Ｂを介してALUへ形成される。も
しビツト11が１であれば、データ通路は
RAMからバス６３及びフアネル７７Ｃを介
してALUへ形成される。ALUへの他の入力
は、ビツト７が１であればフアネル７９Ｅか
ら取られ、ビツト７が０であればフアネル７
９Ｄから取られる。これらフアネルは、IR
３〜６によつて限定されたデータのハーフバ
イトを与えられる。フアネル７９Ｄは低位の
ハーフバイドを与えられ、フアネル７９Ｅは
高位のハーフバイトを与えられる。フアネル
７９Ｅからのデータは、ALUBバス８２、
フアネル７８Ｂ、ALUB入力へ与えられる。 ALUは限定された論理機能を実行し、そ
の結果はALUレジスタ７１へロードされる。
ALUレジスタの内容は７２Ａ及び駆動器１
１１を介して源レジスタへ転送されるか、又
は駆動器１１０、バス１５を介して外部レジ
スタへ転送される。外部レジスタは通常の方
法でアドレスされる。内部レジスタはフアネ
ル６４Ａ及び６５Ａを介してアドレスされ
る。フアネル６４ＡはIR１２〜１５をRAL
へ与え、フアネル６５Ａはレベル・レジスタ
の出力をRAHへ与える。２つの外部レジス
タは、もし１つが源であり、他の１つが宛先
であれば同一アドレスを有しなければならな
い。 Ｃ 制御信号及びタイミング
【表】
続
【表】
み
Ｄ 次のアドレス 非ブランチ形の命令である。次のアドレス
はプログラム・カウンタによつて発生されア
ドレス・レジスタへ転送される。 Ｅ 状況レジスタの変更 条件コード１〜３は次の表に従つてセツト
される。
Ｄ 次のアドレス 非ブランチ形の命令である。次のアドレス
はプログラム・カウンタによつて発生されア
ドレス・レジスタへ転送される。 Ｅ 状況レジスタの変更 条件コード１〜３は次の表に従つてセツト
される。
【表】
７ REGISTER TO REGISTER（RR−MR）
Ａ 命令フオーマツト
ビツト０〜２ 動作コード
ビツト３ 内部又は外部
ビツト４〜７ 宛先レジスタ（オペランドＡ）
ビツト８〜10 動作コード修飾ビツト
ビツト11 内部又は外部
ビツト12〜15 源レジスタ（オペランドＢ）
Ｂ 機能の説明
REGISTER TO FEEGISER MOVE命
令の機能は、単に１つのレジスタの内容を他
のレジスタへ移動することである。
REGISTER TO REGISTER MOVE動作
において、源レジスタは内部又は外部であつ
てよく、宛先レジスタも内部又は外部であつ
てよいから、４種の異つたデータ通路が可能
である。 もしビツト11〜15によつて限定された源レ
ジスタが内部レジスタであれば、データはバ
ス６３上に置かれ、次いでフアネル７７Ｃへ
与えられ、T1時間にALUレジスタ７１へロ
ードされる。もし源レジスタが外部レジスタ
であれば、選択されたフアネルからのデータ
はバス１５上に置かれ、フアネル７７Ｂを介
してゲートされ、T1時間にALUレジスタへ
ロードされる。もし宛先レジスタが内部レジ
スタであれば、データはALUレジスタ７１
からフアネル７２Ａ、駆動器１１１、バス７
３を介してRAM３８の入力へ転送される。
もし宛先レジスタが外部レジスタであれば、
データはALUレジスタ７１から駆動器１１
０を介してバス１５及び選択されたレジスタ
へ転送される。 外部フアネルもしくは外部レジスタのアド
レシングは、デコーダ２６を介して通常の方
法で行われる。 源である内部レジスタのアドレシングは、
フアネル６５Ａ及びフアネル６４Ａを介して
行われる。フアネル６５Ａはレベル・レジス
タをRAHへ与え、フアネル６４ＡはIR１２
〜１５をRALへ与える。宛先である内部レ
ジスタのアドレシングはフアネル６４Ｂを介
して行われる。フアネル６６４ＢはIR４〜
７を与えられ、RALをセツトする。レベ
ル・レジスタ８７の内容はRAHをセツトす
るためフアネル６５Ａへ与えられる。 Ｃ 制御信号及びタイミング
令の機能は、単に１つのレジスタの内容を他
のレジスタへ移動することである。
REGISTER TO REGISTER MOVE動作
において、源レジスタは内部又は外部であつ
てよく、宛先レジスタも内部又は外部であつ
てよいから、４種の異つたデータ通路が可能
である。 もしビツト11〜15によつて限定された源レ
ジスタが内部レジスタであれば、データはバ
ス６３上に置かれ、次いでフアネル７７Ｃへ
与えられ、T1時間にALUレジスタ７１へロ
ードされる。もし源レジスタが外部レジスタ
であれば、選択されたフアネルからのデータ
はバス１５上に置かれ、フアネル７７Ｂを介
してゲートされ、T1時間にALUレジスタへ
ロードされる。もし宛先レジスタが内部レジ
スタであれば、データはALUレジスタ７１
からフアネル７２Ａ、駆動器１１１、バス７
３を介してRAM３８の入力へ転送される。
もし宛先レジスタが外部レジスタであれば、
データはALUレジスタ７１から駆動器１１
０を介してバス１５及び選択されたレジスタ
へ転送される。 外部フアネルもしくは外部レジスタのアド
レシングは、デコーダ２６を介して通常の方
法で行われる。 源である内部レジスタのアドレシングは、
フアネル６５Ａ及びフアネル６４Ａを介して
行われる。フアネル６５Ａはレベル・レジス
タをRAHへ与え、フアネル６４ＡはIR１２
〜１５をRALへ与える。宛先である内部レ
ジスタのアドレシングはフアネル６４Ｂを介
して行われる。フアネル６６４ＢはIR４〜
７を与えられ、RALをセツトする。レベ
ル・レジスタ８７の内容はRAHをセツトす
るためフアネル６５Ａへ与えられる。 Ｃ 制御信号及びタイミング
【表】
ド スタへロード
MOVE以外のREGISTER TO REGISTER命
令（RR） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３ 内部又は外部 ビツト４〜７ 宛先レジスタ ビツト８〜10 動作コード修飾ビツト ビツト11 内部又は外部 ビツト12〜15 源レジスタ Ｂ 機能の説明 MOVE以外のREGISTER TO REGISTER
命令の機能は、命令のビツト３〜７及び10〜15
によつて限定されたアドレスを有する２個のレ
ジスタのデータ上で、その特定のALU動作を
実行することである。COMPAREを除くALU
動作の結果は、ビツト３〜７によつて限定され
たレジスタに記憶される。このレジスタは宛先
レジスタとして限定される。ビツト10〜15は源
レジスタRSを限定する。１つのレジスタは内
部レジスタであり、他のレジスタは外部レジス
タであるか、双方のレジスタは同一である。補
助レジスタは内部レジスタであるか外部レジス
タであつてよく、その動作において、外部レジ
スタ及び補助レジスタが関連し、又は内部レジ
スタ及び補助レジスタが関連する。次の表は、
６つの可能な宛先レジスタ及び源レジスタの組
合せである。宛先レジスタ 源レジスタ 外部 内部 内部 外部 外部 補助 補助 外部 内部 補助 補助 内部 内部 内部（同一アドレ
ス） ２つのレジスタの内容はALUへ与えられ、
処理され、ALUレジスタ７１へ記憶される。
次いでALUレジスタの内容は宛先レジスタへ
転送される。外部レジスタからALUへのデー
タ通路は、そのレジスタが源であろうと宛先で
あろうと同一である。この通路は、アドレスに
よつて指定された外部フアネルからバス１５へ
延長され、フアネル７７Ｂを介してALU７０
のＡ入力へ延長される。 内部レジスタからALUへのデータ通路は、
そのレジスタが源であろうと宛先であろうと同
じである。この通路は、バス６３からフアネル
７８Ａを介してALU７０のＢ入力へ延長され
る。この通路は、他のレジスタが外部レジスタ
である時に使用される。他のレジスタが補助レ
ジスタである時、データ通路はバス６３からフ
アネル７７Ｃを介してALUA入力へ導かれる。
補助レジスタからALUへのデータ通路は、フ
アネル７９Ａ、バス８２、フアネル７８Ｂを介
してALUB入力へ至る。ALUレジスタから宛
先レジスタへのデータ通路は次の通りである。
即ち、もし宛先レジスタが外部レジスタであれ
ば、通路は駆動器１１０、バス１５を経て選択
された外部レジスタへ至る。もし宛先レジスタ
が内部レジスタであれば、通路はフアネル７２
Ａ、駆動器１１１、バス７３を経てRAM３８
の書込み入力へ至る。もし宛先レジスタが補助
レジスタであれば、補助レジスタ６６及び
RAM３８の記憶位置00はバス７３から与えら
れる。 外部レジスタ及びフアネルのアドレシング
は、デコーダ２６を介して行われる。RAMの
アドレシングは、補助レジスタが源である場
合、フアネル６５Ａ及び６４Ａを介して行わ
れ、内部レジスタが宛先である場合、フアネル
６５Ａ及び６４Ｂを介して行われる。ALUレ
ジスタ７１は、T1時間にALU動作の結果をロ
ードされる。外部レジスタはT4時間にロード
される。 Ｄ 次のアドレス 非ブランチ形の命令である。次のアドレスは
プログラム・カウンタによつて発生されアドレ
ス・レジスタへ転送される。 Ｅ 状況レジスタの変更 次の表は、MOVE以外のREGISTER TO
REGISTER命令のALU動作について生じる事
象を示す。
MOVE以外のREGISTER TO REGISTER命
令（RR） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３ 内部又は外部 ビツト４〜７ 宛先レジスタ ビツト８〜10 動作コード修飾ビツト ビツト11 内部又は外部 ビツト12〜15 源レジスタ Ｂ 機能の説明 MOVE以外のREGISTER TO REGISTER
命令の機能は、命令のビツト３〜７及び10〜15
によつて限定されたアドレスを有する２個のレ
ジスタのデータ上で、その特定のALU動作を
実行することである。COMPAREを除くALU
動作の結果は、ビツト３〜７によつて限定され
たレジスタに記憶される。このレジスタは宛先
レジスタとして限定される。ビツト10〜15は源
レジスタRSを限定する。１つのレジスタは内
部レジスタであり、他のレジスタは外部レジス
タであるか、双方のレジスタは同一である。補
助レジスタは内部レジスタであるか外部レジス
タであつてよく、その動作において、外部レジ
スタ及び補助レジスタが関連し、又は内部レジ
スタ及び補助レジスタが関連する。次の表は、
６つの可能な宛先レジスタ及び源レジスタの組
合せである。宛先レジスタ 源レジスタ 外部 内部 内部 外部 外部 補助 補助 外部 内部 補助 補助 内部 内部 内部（同一アドレ
ス） ２つのレジスタの内容はALUへ与えられ、
処理され、ALUレジスタ７１へ記憶される。
次いでALUレジスタの内容は宛先レジスタへ
転送される。外部レジスタからALUへのデー
タ通路は、そのレジスタが源であろうと宛先で
あろうと同一である。この通路は、アドレスに
よつて指定された外部フアネルからバス１５へ
延長され、フアネル７７Ｂを介してALU７０
のＡ入力へ延長される。 内部レジスタからALUへのデータ通路は、
そのレジスタが源であろうと宛先であろうと同
じである。この通路は、バス６３からフアネル
７８Ａを介してALU７０のＢ入力へ延長され
る。この通路は、他のレジスタが外部レジスタ
である時に使用される。他のレジスタが補助レ
ジスタである時、データ通路はバス６３からフ
アネル７７Ｃを介してALUA入力へ導かれる。
補助レジスタからALUへのデータ通路は、フ
アネル７９Ａ、バス８２、フアネル７８Ｂを介
してALUB入力へ至る。ALUレジスタから宛
先レジスタへのデータ通路は次の通りである。
即ち、もし宛先レジスタが外部レジスタであれ
ば、通路は駆動器１１０、バス１５を経て選択
された外部レジスタへ至る。もし宛先レジスタ
が内部レジスタであれば、通路はフアネル７２
Ａ、駆動器１１１、バス７３を経てRAM３８
の書込み入力へ至る。もし宛先レジスタが補助
レジスタであれば、補助レジスタ６６及び
RAM３８の記憶位置00はバス７３から与えら
れる。 外部レジスタ及びフアネルのアドレシング
は、デコーダ２６を介して行われる。RAMの
アドレシングは、補助レジスタが源である場
合、フアネル６５Ａ及び６４Ａを介して行わ
れ、内部レジスタが宛先である場合、フアネル
６５Ａ及び６４Ｂを介して行われる。ALUレ
ジスタ７１は、T1時間にALU動作の結果をロ
ードされる。外部レジスタはT4時間にロード
される。 Ｄ 次のアドレス 非ブランチ形の命令である。次のアドレスは
プログラム・カウンタによつて発生されアドレ
ス・レジスタへ転送される。 Ｅ 状況レジスタの変更 次の表は、MOVE以外のREGISTER TO
REGISTER命令のALU動作について生じる事
象を示す。
【表】
【表】
８ LOAD REGISTER IMMEDIATE（LRI）
Ａ 命令フオーマツト
ビツト０〜２ 動作コード
ビツト３ 内部又は外部レジスタ
ビツト４〜７ レジスタ・アドレス
ビツト８〜15 データ定数
Ｂ 機能の説明
この命令の機能は、ビツト８〜15によつて
指定された８ビツト定数を、ビツト３〜７に
よつて指定されたアドレスを有する内部レジ
スタ又は外部レジスタへロードすることであ
る。 １つのデータ源及び２つの可能な宛先が存
在するから、２つの可能なデータ通路及び２
つの可能なアドレスが関連する。命令のビツ
ト３は、どのデータ通路が選択され、どのア
ドレスが関連するかを決定する。もしビツト
３が０であつて外部レジスタであることを示
すならば、データ通路はIRデコーダ５３か
ら線８〜１５、フアネル７９Ｇ、バス８２、
フアネル７８Ｂを経てALUレジスタ７１へ
至る。ALUレジスタはT1時間にロードされ
る。この通路はALUレジスタ７１から駆動
器１１０を介してバス１５及び選択された外
部レジスタへ延長される。外部レジスタは
T4時間にロードされる。 外部レジスタのアドレスは、IRデコーダ
５３からアドレス・デコーダ２６へ与えられ
る。デコーダ２６は適当なレジスタを選択す
る。 Ｃ 制御信号及びタイミング
指定された８ビツト定数を、ビツト３〜７に
よつて指定されたアドレスを有する内部レジ
スタ又は外部レジスタへロードすることであ
る。 １つのデータ源及び２つの可能な宛先が存
在するから、２つの可能なデータ通路及び２
つの可能なアドレスが関連する。命令のビツ
ト３は、どのデータ通路が選択され、どのア
ドレスが関連するかを決定する。もしビツト
３が０であつて外部レジスタであることを示
すならば、データ通路はIRデコーダ５３か
ら線８〜１５、フアネル７９Ｇ、バス８２、
フアネル７８Ｂを経てALUレジスタ７１へ
至る。ALUレジスタはT1時間にロードされ
る。この通路はALUレジスタ７１から駆動
器１１０を介してバス１５及び選択された外
部レジスタへ延長される。外部レジスタは
T4時間にロードされる。 外部レジスタのアドレスは、IRデコーダ
５３からアドレス・デコーダ２６へ与えられ
る。デコーダ２６は適当なレジスタを選択す
る。 Ｃ 制御信号及びタイミング
【表】
力へ接続
【表】
スタへロード
もしビツト３が１に等しければ、データ通
路はALUレジスタへ至るまで同一である。
しかし、ALUレジスタ７１から内部レジス
タへのデータ通路はフアネル７２Ａ、駆動器
１１１、バス７３を介してRAM３８の入力
へ至る。ビツト４〜７によつて指定された
RAMアドレスは、低アドレスについてIRデ
コーダ５３から線４〜７を介してフアネル６
４Ｂへ与えられる。RAHのための４個の高
順位アドレス・ビツトは、フアネル６５Ａを
介してレベル・レジスタ８７から与えられ
る。 以下に掲げる制御信号は、適当な動作を惹
起するため指示された時点で生じる。シーケ
ンスは、ALUレジスタ７１がロードされる
ところまで同じである。その後は、シーケン
スは次のように異つている。
もしビツト３が１に等しければ、データ通
路はALUレジスタへ至るまで同一である。
しかし、ALUレジスタ７１から内部レジス
タへのデータ通路はフアネル７２Ａ、駆動器
１１１、バス７３を介してRAM３８の入力
へ至る。ビツト４〜７によつて指定された
RAMアドレスは、低アドレスについてIRデ
コーダ５３から線４〜７を介してフアネル６
４Ｂへ与えられる。RAHのための４個の高
順位アドレス・ビツトは、フアネル６５Ａを
介してレベル・レジスタ８７から与えられ
る。 以下に掲げる制御信号は、適当な動作を惹
起するため指示された時点で生じる。シーケ
ンスは、ALUレジスタ７１がロードされる
ところまで同じである。その後は、シーケン
スは次のように異つている。
【表】
み
Ｄ 次のアドレス 非ブランチ形の命令である。次のアドレス
はプログラム・カウンタから発生され、アド
レス・レジスタへ転送される。 Ｅ 状況レジスタの変更 変更なし。 ９ EXECUTE IMMEDIATE（EXI） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜７ ページ・アドレス ビツト８〜10 動作コード修飾ビツト ビツト11〜15 レジスタ・アドレス Ｂ 機能の説明 この命令の機能は、ページ・アドレス・ビ
ツト３〜７と、ビツト11〜15によつて指定さ
れたアドレスを有するレジスタの内容とによ
つて決定されたアドレスに記憶された命令
へ、無条件にブランチし、その命令を実行
し、次の命令へ戻る。ビツト３〜７はアドレ
ス・レジスタの５個の高ビツトのうち４個を
決定する。アドレス・レジスタの８個の低ビ
ツトは、アドレスされたレジスタの内容によ
つて決定される。高アドレス・レジスタの高
順位ビツト０は変更されない。 第１のデータ通路はIRデコーダ５３のIR
３〜７から高アドレス・レジスタの線１〜５
へ至る。この通路はフアネル５４Ｂに関連し
ている。 ARL５０Ａに対して設定されている第２
の通路は外部フアネル又は内部レジスタから
始まる。もしビツト11が１であれば、源は内
部レジスタである。もしビツト11が０であれ
ば、源は外部フアネルである。外部フアネル
からARL５０Ａへの通路は、バス１５、フ
アネル７７Ｂ、ALUレジスタ７１、フアネ
ル７２Ａ、駆動器１１１、バス７３、フアネ
ル５５Ａを通る。内部レジスタからARL５
０Ａへの通路は、バス６３からフアネル７７
Ｃを介してALUレジスタ７１へ至る。ALU
レジスタ７１からARL５０Ａへの通路は、
外部レジスタの場合と同一である。もしビツ
ト11が０であれば、外部レジスタのアドレス
は、IRD５３へ接続されたアドレス・デコー
ダ２６から与えられる。IRD５３は正しい外
部レジスタを選択する。もしビツト11が１で
あれば、内部レジスタのアドレスはレベル・
レジスタ８７からフアネル６５Ａを介して
RAHへ発生される。 Ｃ 制御信号及びタイミング
Ｄ 次のアドレス 非ブランチ形の命令である。次のアドレス
はプログラム・カウンタから発生され、アド
レス・レジスタへ転送される。 Ｅ 状況レジスタの変更 変更なし。 ９ EXECUTE IMMEDIATE（EXI） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜７ ページ・アドレス ビツト８〜10 動作コード修飾ビツト ビツト11〜15 レジスタ・アドレス Ｂ 機能の説明 この命令の機能は、ページ・アドレス・ビ
ツト３〜７と、ビツト11〜15によつて指定さ
れたアドレスを有するレジスタの内容とによ
つて決定されたアドレスに記憶された命令
へ、無条件にブランチし、その命令を実行
し、次の命令へ戻る。ビツト３〜７はアドレ
ス・レジスタの５個の高ビツトのうち４個を
決定する。アドレス・レジスタの８個の低ビ
ツトは、アドレスされたレジスタの内容によ
つて決定される。高アドレス・レジスタの高
順位ビツト０は変更されない。 第１のデータ通路はIRデコーダ５３のIR
３〜７から高アドレス・レジスタの線１〜５
へ至る。この通路はフアネル５４Ｂに関連し
ている。 ARL５０Ａに対して設定されている第２
の通路は外部フアネル又は内部レジスタから
始まる。もしビツト11が１であれば、源は内
部レジスタである。もしビツト11が０であれ
ば、源は外部フアネルである。外部フアネル
からARL５０Ａへの通路は、バス１５、フ
アネル７７Ｂ、ALUレジスタ７１、フアネ
ル７２Ａ、駆動器１１１、バス７３、フアネ
ル５５Ａを通る。内部レジスタからARL５
０Ａへの通路は、バス６３からフアネル７７
Ｃを介してALUレジスタ７１へ至る。ALU
レジスタ７１からARL５０Ａへの通路は、
外部レジスタの場合と同一である。もしビツ
ト11が０であれば、外部レジスタのアドレス
は、IRD５３へ接続されたアドレス・デコー
ダ２６から与えられる。IRD５３は正しい外
部レジスタを選択する。もしビツト11が１で
あれば、内部レジスタのアドレスはレベル・
レジスタ８７からフアネル６５Ａを介して
RAHへ発生される。 Ｃ 制御信号及びタイミング
【表】
Ｄ 次のアドレス
アドレス・レジスタとプログラム・カウン
タの相互作用は、この命令中に禁止される。
従つてプログラム・カウンタは、実行サイク
ルが完了した後に、実行されるべき次の命令
のアドレスを保持することができる。これに
よつて、元のEXECUTE命令に続く命令へ
の自動的リンクの戻りが与えられる。連続的
なEXECUTE命令は合法的であり動作可能
である。しかし、成功裏に実行された条件付
ブランチ命令、又はブランチ命令は自動的リ
ンク動作を妨げるかも知れない。 Ｅ 状況レジスタの変更 変更なし。 10 EXECUTE INDIRECT（EID） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜７ ページ・アドレス ビツト８〜10 動作コード修飾ビツト ビツト11〜15 レジスタ・アドレス Ｂ 機能の説明 ELD命令の機能は、EXECUTE
IMMEDIATE命令と同様である。相異点と
しては、８ビツトの低順位アドレスがビツト
11〜15によつて指定されたレジスタの値を補
助レジスタの内容へ加えることによつて得ら
れることである。これによつて、多様な変位
値を発生することができる。 データ通路及びARHへロードするための
制御は、EXI命令に関連したものと同様であ
る。 データ通路及びARL入力を発生する制御
は、ALUレジスタ７１がロードされるとこ
ろまで異つている。それ以上は、EXI命令と
同様である。最初に命令はALUをADD機能
モードへセツトする。補助レジスタから
ALUB入力７５へ至るデータ通路は、フア
ネル７９Ａ及び７８Ｂを含む。ALUA入力
７４へのデータ通路は、ビツト11が１である
か０であるかに依存する。ビツト11が１であ
れば、データ源は内部レジスタであり、通路
はバス６３及びALUレジスタ７１へのフア
ネル７７Ｃを含む。ビツト11が０であれば、
データ源は外部レジスタであり、通路はバス
１５及びフアネル７７Ｂを含む。 Ｃ 制御信号及びタイミング
タの相互作用は、この命令中に禁止される。
従つてプログラム・カウンタは、実行サイク
ルが完了した後に、実行されるべき次の命令
のアドレスを保持することができる。これに
よつて、元のEXECUTE命令に続く命令へ
の自動的リンクの戻りが与えられる。連続的
なEXECUTE命令は合法的であり動作可能
である。しかし、成功裏に実行された条件付
ブランチ命令、又はブランチ命令は自動的リ
ンク動作を妨げるかも知れない。 Ｅ 状況レジスタの変更 変更なし。 10 EXECUTE INDIRECT（EID） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜７ ページ・アドレス ビツト８〜10 動作コード修飾ビツト ビツト11〜15 レジスタ・アドレス Ｂ 機能の説明 ELD命令の機能は、EXECUTE
IMMEDIATE命令と同様である。相異点と
しては、８ビツトの低順位アドレスがビツト
11〜15によつて指定されたレジスタの値を補
助レジスタの内容へ加えることによつて得ら
れることである。これによつて、多様な変位
値を発生することができる。 データ通路及びARHへロードするための
制御は、EXI命令に関連したものと同様であ
る。 データ通路及びARL入力を発生する制御
は、ALUレジスタ７１がロードされるとこ
ろまで異つている。それ以上は、EXI命令と
同様である。最初に命令はALUをADD機能
モードへセツトする。補助レジスタから
ALUB入力７５へ至るデータ通路は、フア
ネル７９Ａ及び７８Ｂを含む。ALUA入力
７４へのデータ通路は、ビツト11が１である
か０であるかに依存する。ビツト11が１であ
れば、データ源は内部レジスタであり、通路
はバス６３及びALUレジスタ７１へのフア
ネル７７Ｃを含む。ビツト11が０であれば、
データ源は外部レジスタであり、通路はバス
１５及びフアネル７７Ｂを含む。 Ｃ 制御信号及びタイミング
【表】
ジスタへロード
内部ページ・アドレス及び外部レジスタ・
アドレスは、EXI命令について説明したよう
にして発生される。 Ｄ 次のアドレス 非ブランチ形の命令である。次の順次アド
レスはプログラム・カウンタによつて発生さ
れアドレス・レジスタへ転送される。 Ｅ 状況レジスタの変更 変更なし。 11 FETCH INDIRECT AND INCREMENT
（FID） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３、５〜10 動作コード修飾ビツト ビツト４ 増分値制御 ビツト11〜15 レジスタ・アドレスの宛先 Ｂ 機能の説明 FETCH INDIRECT及びINCREMENT
命令の機能は、補助レジスタの内容によつて
限定されたRAM記憶位置から、IRビツト11
〜15によつて限定されたアドレスを有する内
部又は外部レジスタへ１バイトのデータを転
送し、次いで補助レジスタの値を選択的に１
だけ増加することである。増加動作はビツト
４を１にすることによつて禁止することがで
きる。 補助レジスタによつて限定された外部レジ
スタからのデータ通路は、バス６３、フアネ
ル７７Ｃを経てALUレジスタ７１へ至る。
もしビツト11が１であれば、宛先は内部レジ
スタであり、従つてデータ通路はALUレジ
スタ７１、フアネル７２Ａ、駆動器１１１、
バス７３を経てRAM３８の入力へ至る。も
し宛先が内部レジスタ０へ指定されたなら
ば、補助レジスタはALUレジスタ７１の内
容によつて更新されない。もしビツト11が０
であれば、宛先は外部レジスタであり、デー
タ通路はALUレジスタ７１から駆動器１１
０、バス１５を経て選択された外部レジスタ
へ至る。上記の動作はT4時間に完了する。
補助レジスタ６６の値はフアネル７９Ａ、バ
ス８２、フアネル７８Ｂを介してALU７０
へ与えられる。もしビツト４が０であれば、
ALUは１をこの値へ加え、その結果をT5時
間にALUレジスタ７１へ記憶する。次いで、
更新された値は正しいレベルでRAMのレジ
スタ00へ転送され、かつT6時間に補助レジ
スタ６６へ転送される。ALUレジスタ７１
からの通路はフアネル７２Ａ、駆動器１１
１、バス７３を介して転送される。 補助レジスタ６６の内容によつて限定され
た最初のRAMアドレスは、補助レジスタ６
６の出力へ接続されたフアネル６４Ｄ及び６
５Ｄを介して設定される。宛先である外部レ
ジスタのアドレスはデコーダ２６によつて設
定され、前述した如く通常の方法で設定され
る。宛先である内部レジスタのアドレスは、
フアネル６４Ａ及び６５Ａを介して発生され
る。フアネル６４ＡはIRビツト12〜15を与
えられ、フアネル６５Ａはレベル・レジスタ
８７から現在のレベルを与えられる。 補助レジスタのアドレス00は、フアネル６
４を選択しないことによつてRALのために
発生され、現在のレベルはフアネル６５Ａを
介してレベル・レジスタ８７からゲートされ
る。 Ｃ 制御信号及びタイミング
内部ページ・アドレス及び外部レジスタ・
アドレスは、EXI命令について説明したよう
にして発生される。 Ｄ 次のアドレス 非ブランチ形の命令である。次の順次アド
レスはプログラム・カウンタによつて発生さ
れアドレス・レジスタへ転送される。 Ｅ 状況レジスタの変更 変更なし。 11 FETCH INDIRECT AND INCREMENT
（FID） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３、５〜10 動作コード修飾ビツト ビツト４ 増分値制御 ビツト11〜15 レジスタ・アドレスの宛先 Ｂ 機能の説明 FETCH INDIRECT及びINCREMENT
命令の機能は、補助レジスタの内容によつて
限定されたRAM記憶位置から、IRビツト11
〜15によつて限定されたアドレスを有する内
部又は外部レジスタへ１バイトのデータを転
送し、次いで補助レジスタの値を選択的に１
だけ増加することである。増加動作はビツト
４を１にすることによつて禁止することがで
きる。 補助レジスタによつて限定された外部レジ
スタからのデータ通路は、バス６３、フアネ
ル７７Ｃを経てALUレジスタ７１へ至る。
もしビツト11が１であれば、宛先は内部レジ
スタであり、従つてデータ通路はALUレジ
スタ７１、フアネル７２Ａ、駆動器１１１、
バス７３を経てRAM３８の入力へ至る。も
し宛先が内部レジスタ０へ指定されたなら
ば、補助レジスタはALUレジスタ７１の内
容によつて更新されない。もしビツト11が０
であれば、宛先は外部レジスタであり、デー
タ通路はALUレジスタ７１から駆動器１１
０、バス１５を経て選択された外部レジスタ
へ至る。上記の動作はT4時間に完了する。
補助レジスタ６６の値はフアネル７９Ａ、バ
ス８２、フアネル７８Ｂを介してALU７０
へ与えられる。もしビツト４が０であれば、
ALUは１をこの値へ加え、その結果をT5時
間にALUレジスタ７１へ記憶する。次いで、
更新された値は正しいレベルでRAMのレジ
スタ00へ転送され、かつT6時間に補助レジ
スタ６６へ転送される。ALUレジスタ７１
からの通路はフアネル７２Ａ、駆動器１１
１、バス７３を介して転送される。 補助レジスタ６６の内容によつて限定され
た最初のRAMアドレスは、補助レジスタ６
６の出力へ接続されたフアネル６４Ｄ及び６
５Ｄを介して設定される。宛先である外部レ
ジスタのアドレスはデコーダ２６によつて設
定され、前述した如く通常の方法で設定され
る。宛先である内部レジスタのアドレスは、
フアネル６４Ａ及び６５Ａを介して発生され
る。フアネル６４ＡはIRビツト12〜15を与
えられ、フアネル６５Ａはレベル・レジスタ
８７から現在のレベルを与えられる。 補助レジスタのアドレス00は、フアネル６
４を選択しないことによつてRALのために
発生され、現在のレベルはフアネル６５Ａを
介してレベル・レジスタ８７からゲートされ
る。 Ｃ 制御信号及びタイミング
【表】
【表】
へロード
Ｄ 次のアドレス 非ブランチ形の命令である。次の順次アド
レスはプログラム・カウンタによつて発生さ
れ、アドレス・レジスタへ転送される。 Ｅ 状況レジスタの変更 変更なし。 12 STORE INDIRECT AND INCREMENT
（SID） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３ 記憶＝１ ビツト４ １＝増加 ビツト５〜10 動作コード ビツト11〜15 レジスタ・アドレス、源 Ｂ 機能の説明 STORE INDIRECT AND
INCREMENT命令の機能は、IRビツト11〜
15によつて限定されたアドレスを有する内部
又は外部レジスタから、補助レジスタ６６の
内容によつて限定されたアドレスを有する内
部レジスタへ、１バイトのデータを転送し、
次いで補助レジスタの内容を選択的に１だけ
増加させることである。この増加は、ビツト
４を１にすることによつて禁止することがで
きる。 外部フアネルからALUレジスタ７１への
データ通路は、バス１５及びフアネル７７Ｂ
を通る。この通路は、命令のビツト11が０で
ある場合に使用される。命令のビツト11が１
である場合、内部レジスタからの通路は、
RAM３８からフアネル７７Ｃを通る。ALU
レジスタ７１はT1時間にロードされる。内
部レジスタはフアネル６４Ａ及び６５Ａを介
してアドレスされる。 ALUレジスタ７１がロードされた後、
RAH及びRALアドレスはフアネル６５Ｄ及
び６４Ｄを介して補助レジスタの値をセツト
される。データはALUレジスタ７１からフ
アネル７２Ａ、駆動器１１１を介してRAM
入力ヘゲートされ、T4時間にRAMへ書込ま
れる。SID命令の間では、補助レジスタ６６
はT4時間に更新されない。それはRAMのア
ドレス源だからである。 補助レジスタの増加はFID命令について説
明したようにして達成される。 Ｃ 制御信号及びタイミング
Ｄ 次のアドレス 非ブランチ形の命令である。次の順次アド
レスはプログラム・カウンタによつて発生さ
れ、アドレス・レジスタへ転送される。 Ｅ 状況レジスタの変更 変更なし。 12 STORE INDIRECT AND INCREMENT
（SID） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３ 記憶＝１ ビツト４ １＝増加 ビツト５〜10 動作コード ビツト11〜15 レジスタ・アドレス、源 Ｂ 機能の説明 STORE INDIRECT AND
INCREMENT命令の機能は、IRビツト11〜
15によつて限定されたアドレスを有する内部
又は外部レジスタから、補助レジスタ６６の
内容によつて限定されたアドレスを有する内
部レジスタへ、１バイトのデータを転送し、
次いで補助レジスタの内容を選択的に１だけ
増加させることである。この増加は、ビツト
４を１にすることによつて禁止することがで
きる。 外部フアネルからALUレジスタ７１への
データ通路は、バス１５及びフアネル７７Ｂ
を通る。この通路は、命令のビツト11が０で
ある場合に使用される。命令のビツト11が１
である場合、内部レジスタからの通路は、
RAM３８からフアネル７７Ｃを通る。ALU
レジスタ７１はT1時間にロードされる。内
部レジスタはフアネル６４Ａ及び６５Ａを介
してアドレスされる。 ALUレジスタ７１がロードされた後、
RAH及びRALアドレスはフアネル６５Ｄ及
び６４Ｄを介して補助レジスタの値をセツト
される。データはALUレジスタ７１からフ
アネル７２Ａ、駆動器１１１を介してRAM
入力ヘゲートされ、T4時間にRAMへ書込ま
れる。SID命令の間では、補助レジスタ６６
はT4時間に更新されない。それはRAMのア
ドレス源だからである。 補助レジスタの増加はFID命令について説
明したようにして達成される。 Ｃ 制御信号及びタイミング
【表】
み
Ｄ 次のアドレス 非ブランチ形の命令である。次の順次アド
レスはプログラム・カウンタによつて発生さ
れ、アドレス・レジスタへ転送される。 Ｅ 状況レジスタの変更 CC1はT2でセツトされる。 13 SET MASK（STM） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜10 動作コード修飾ビツト ビツト11 内部又は外部 ビツト12〜15 源 Ｂ 機能の説明 STM命令の機能はマスク・レジスタへデ
ータの８ビツト・バイトを記憶することであ
る。命令のビツト11は、データが外部フアネ
ルから来るが内部レジスタから来るかを決定
する。 もしビツト11が１であれば内部レジスタが
関連しており、データ通路はRAM３８、バ
ス６３、フアネル７７Ｃ、ALU７０を経て
ALUレジスタ７１へ達する。その通路は
ALUレジスタ７１からフアネル７２Ａ、駆
動器１１１、バス７３を経てマスク・レジス
タへ達する。 もしビツト11が０であれば外部フアネルが
関連しており、データ通路は外部フアネルか
らバス１５、フアネル７７Ｂ、ALU７０を
経てALUレジスタ７１へ達する。ALUレジ
スタ７１からマスク・レジスタへの通路は、
前述したビツト11＝１の場合と同じである。 Ｃ 制御信号及びタイミング
Ｄ 次のアドレス 非ブランチ形の命令である。次の順次アド
レスはプログラム・カウンタによつて発生さ
れ、アドレス・レジスタへ転送される。 Ｅ 状況レジスタの変更 CC1はT2でセツトされる。 13 SET MASK（STM） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜10 動作コード修飾ビツト ビツト11 内部又は外部 ビツト12〜15 源 Ｂ 機能の説明 STM命令の機能はマスク・レジスタへデ
ータの８ビツト・バイトを記憶することであ
る。命令のビツト11は、データが外部フアネ
ルから来るが内部レジスタから来るかを決定
する。 もしビツト11が１であれば内部レジスタが
関連しており、データ通路はRAM３８、バ
ス６３、フアネル７７Ｃ、ALU７０を経て
ALUレジスタ７１へ達する。その通路は
ALUレジスタ７１からフアネル７２Ａ、駆
動器１１１、バス７３を経てマスク・レジス
タへ達する。 もしビツト11が０であれば外部フアネルが
関連しており、データ通路は外部フアネルか
らバス１５、フアネル７７Ｂ、ALU７０を
経てALUレジスタ７１へ達する。ALUレジ
スタ７１からマスク・レジスタへの通路は、
前述したビツト11＝１の場合と同じである。 Ｃ 制御信号及びタイミング
【表】
ード
もしデータ源が外部フアネルであれば、次
の制御信号が発生される。
もしデータ源が外部フアネルであれば、次
の制御信号が発生される。
【表】
スタへロード
これより先のデータ通路はデータ源が内部
レジスタである場合と同じである。 選択されたフアネルは外部レジスタ及びデ
コーダ２６からアドレスされる。内部レジス
タはRAHへ接続されたフアネル６５Ａ及び
レベル・レジスタを介してアドレスされる。
命令のビツト12〜15は、低アドレス・レジス
タのためにフアネル６４Ａを介してゲートさ
れる。SET MASK命令は、割込み論理を再
設定する。 Ｄ 次のアドレス 非ブランチ形の命令である。次の順次アド
レスはプログラム・カウンタによつて発生さ
れ、アドレス・レジスタへ転送される。 Ｅ 状況レジスタの変更 変更なし。 14 RESTORE ADDRESS REGISTER（RAR） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜10 動作コード修飾ビツト ビツト11〜13 不使用 ビツト14〜15 レジスタの対 Ｂ 機能の説明 この命令の機能はリンク動作に関連する命
令が生じた元のプログラム地点へ戻ることで
ある。この命令はPCH及びPCLを表わす２
バイトのデータをRAMから直接にARH及
びARLへ転送するように動作する。２バイ
トのデータはレベル・レジスタ８７によつて
限定された現在レベルでRAMのプログラ
ム・スタツク部分に記憶される。 データ通路はRAMからフアネル５４Ａを
通つてARHへ達し、フアネル５５Ｂを通つ
てARLへ達する。 プログラム・スタツクはレベル・レジスタ
８７からフアネル６５Ａを介しかつスタツ
ク・カウンタ８９Ｂからフアネル６４Ｅを介
してアドレスされる。 Ｃ 制御信号及びタイミング
これより先のデータ通路はデータ源が内部
レジスタである場合と同じである。 選択されたフアネルは外部レジスタ及びデ
コーダ２６からアドレスされる。内部レジス
タはRAHへ接続されたフアネル６５Ａ及び
レベル・レジスタを介してアドレスされる。
命令のビツト12〜15は、低アドレス・レジス
タのためにフアネル６４Ａを介してゲートさ
れる。SET MASK命令は、割込み論理を再
設定する。 Ｄ 次のアドレス 非ブランチ形の命令である。次の順次アド
レスはプログラム・カウンタによつて発生さ
れ、アドレス・レジスタへ転送される。 Ｅ 状況レジスタの変更 変更なし。 14 RESTORE ADDRESS REGISTER（RAR） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜10 動作コード修飾ビツト ビツト11〜13 不使用 ビツト14〜15 レジスタの対 Ｂ 機能の説明 この命令の機能はリンク動作に関連する命
令が生じた元のプログラム地点へ戻ることで
ある。この命令はPCH及びPCLを表わす２
バイトのデータをRAMから直接にARH及
びARLへ転送するように動作する。２バイ
トのデータはレベル・レジスタ８７によつて
限定された現在レベルでRAMのプログラ
ム・スタツク部分に記憶される。 データ通路はRAMからフアネル５４Ａを
通つてARHへ達し、フアネル５５Ｂを通つ
てARLへ達する。 プログラム・スタツクはレベル・レジスタ
８７からフアネル６５Ａを介しかつスタツ
ク・カウンタ８９Ｂからフアネル６４Ｅを介
してアドレスされる。 Ｃ 制御信号及びタイミング
【表】
Ｄ 次のアドレス
無条件ブランチ形の命令である。次のアド
レスは命令を実行することによつて発生され
る。 Ｅ 状況レジスタの変更 変更なし。 15 SET MACHINE LEVEL（SML） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜10 動作コード修飾ビツト ビツト11〜13 レベル ビツト14〜15 レジスタの対 Ｂ 機能の説明 SML機能の命令は、マイクロプロセツサ
の動作を現在レベルから他のレベルへ切換
え、かつマシン状況を復元することである。
任意のレベルにおけるマイクロプロセツサの
動作状況はプログラム・カウンタ、状況レジ
スタ、マスク・レジスタ、補助レジスタの内
容によつて限定されるので、SML命令は前
にプログラム・スタツクへ記憶されたこれら
のデータを適当なレジスタへ戻す。 高RAMアドレスはIRデコーダ線１１，１
２，１３からフアネル６５Ｃを介して得られ
る。高順位ビツトは１へ強制される。低
RAMアドレスネルはカウンタ８９Ｂからフ
アネル６４Ｅを介して得られる。RAM制御
は読出しのためにセツトされ、T0から始ま
る５つの連続的なメモリ・クロツク・サイク
ルが取られる。スタツク・カウンタは、各メ
モリ・サイクルの後に、転送されるべき次の
バイトをアドレスするため増加される。 ビツト11〜13によつて指定されたレベルに
対するプログラム・スタツクのレジスタ０は
高プログラム・カウンタの値を含み、この値
はフアネル５４Ａを介してARH５０Ｂへ直
接に転送される。レジスタ１は低プログラ
ム・カウンタの値を含み、この値はフアネル
５５Ｂを介してARL５０Ａへ転送される。
レジスタ６は状況レジスタの値を含む。この
値はバス６３からフアネル７２Ｂ、駆動器１
１１、バス７３、フアネル１０６Ｂを介して
状況レジスタ１００へ転送される。プログラ
ム・スタツクのレジスタ７は、マスク・レジ
スタの値を含む。マスク・レジスタへの通路
はフアネル１０６Ｂを除いて状況レジスタの
場合と同じである。RAM３８から読出され
たデータの５番目のバイト及び最終のバイト
は、同一レベルのデータ・バツフア位置00か
ら取られ、フアネル７２Ｂ、駆動器１１１、
バス７３を介して補助レジスタ６６へ転送さ
れる。５つの連続した転送タイミングが第５
Ｃ図のタイミング・チヤートに示される。 Ｃ 制御信号及びタイミング
レスは命令を実行することによつて発生され
る。 Ｅ 状況レジスタの変更 変更なし。 15 SET MACHINE LEVEL（SML） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜10 動作コード修飾ビツト ビツト11〜13 レベル ビツト14〜15 レジスタの対 Ｂ 機能の説明 SML機能の命令は、マイクロプロセツサ
の動作を現在レベルから他のレベルへ切換
え、かつマシン状況を復元することである。
任意のレベルにおけるマイクロプロセツサの
動作状況はプログラム・カウンタ、状況レジ
スタ、マスク・レジスタ、補助レジスタの内
容によつて限定されるので、SML命令は前
にプログラム・スタツクへ記憶されたこれら
のデータを適当なレジスタへ戻す。 高RAMアドレスはIRデコーダ線１１，１
２，１３からフアネル６５Ｃを介して得られ
る。高順位ビツトは１へ強制される。低
RAMアドレスネルはカウンタ８９Ｂからフ
アネル６４Ｅを介して得られる。RAM制御
は読出しのためにセツトされ、T0から始ま
る５つの連続的なメモリ・クロツク・サイク
ルが取られる。スタツク・カウンタは、各メ
モリ・サイクルの後に、転送されるべき次の
バイトをアドレスするため増加される。 ビツト11〜13によつて指定されたレベルに
対するプログラム・スタツクのレジスタ０は
高プログラム・カウンタの値を含み、この値
はフアネル５４Ａを介してARH５０Ｂへ直
接に転送される。レジスタ１は低プログラ
ム・カウンタの値を含み、この値はフアネル
５５Ｂを介してARL５０Ａへ転送される。
レジスタ６は状況レジスタの値を含む。この
値はバス６３からフアネル７２Ｂ、駆動器１
１１、バス７３、フアネル１０６Ｂを介して
状況レジスタ１００へ転送される。プログラ
ム・スタツクのレジスタ７は、マスク・レジ
スタの値を含む。マスク・レジスタへの通路
はフアネル１０６Ｂを除いて状況レジスタの
場合と同じである。RAM３８から読出され
たデータの５番目のバイト及び最終のバイト
は、同一レベルのデータ・バツフア位置00か
ら取られ、フアネル７２Ｂ、駆動器１１１、
バス７３を介して補助レジスタ６６へ転送さ
れる。５つの連続した転送タイミングが第５
Ｃ図のタイミング・チヤートに示される。 Ｃ 制御信号及びタイミング
【表】
へロード
【表】
ド
Ｄ 次のアドレス 無条件ブランチ形の命令。次のアドレスは
命令を実行することによつて発生される。 Ｅ 状況レジスタの変更 変更なし。 16 BRANCH ON REGISTER（BOR） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜７ ページ・アドレス ビツト８〜10 動作コード修飾ビツト ビツト11 内部又は外部アドレス ビツト12〜15 レジスタ・アドレス Ｂ 機能の説明 BOR命令の機能は命令のビツト３〜７に
よつて限定されたページ・アドレスを有しか
つ内部又は外部レジスタの内容によつて限定
された低順位アドレスを有する命令へ無条件
にブランチすることである。内部又は外部レ
ジスタのアドレスはビツト12〜15によつて指
定される。 IRデコーダ５３の線３〜７はフアネル５
４Ｂを介してARH５０Ｂへ接続される。
ARL５０Ａへの通路は、IR１１が０であれ
ば外部レジスタから導かれ、IR１１が１で
あれば内部レジスタから導かれる。外部レジ
スタからの通路はフアネル７７Ｂ、ALUレ
ジスタ７１、フアネル７２Ａ、駆動器１１
１、バス７３、フアネル５５Ａを通る。内部
レジスタからの通路はバス６３、フアネル７
７Ｃ、ALUレジスタ７１を通る。ALUレジ
スタ７１からの通路は、外部レジスタの場合
と同じである。 外部レジスタのアドレスは、前述した如く
ビツト12〜15をアドレス・デコーダ２６へ与
えることによつて得られる。内部レジスタの
アドレスは、前述した如く、フアネル６４Ａ
を介してビツト12〜15をRALへ与えること
によつて得られる。条件コードは変更されな
い。 Ｃ 制御信号及びタイミング BRANCH ON REGISTER命令の制御信
号及び各種動作は、EXECUTE
IMMEDIATE命令の場合と同じである。唯
一の相違点は、自動リンク機能が無いことで
ある。何故ならば、アドレス・レジスタの内
容がT6でプログラム・カウンタへ転送され
るために、BRANCH ON REGISTER命令
が置かれている元のプログラム地点へ戻るこ
とはできないからである。 Ｄ 次のアドレス 無条件ブランチ形の命令。次のアドレスは
命令を実行することによつて発生される。 Ｅ 状況レジスタの変更 変更なし。 17 BRANCH ON REGISTER INDIRECT
（BORI） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜７ ページ・アドレス ビツト８〜10 動作コード修飾ビツト ビツト11〜15 レジスタ・アドレス Ｂ 機能の説明 この命令の機能はEXECUTE
INDIRECT命令（EID）と同じである。
BORI命令は１つのアドレスへ無条件にブラ
ンチする命令である。このアドレスは、高ア
ドレス・レジスタを限定するビツト３〜７
と、ビツト11〜15によつて指定されたアドレ
スを有するレジスタの内容へ補助レジスタの
内容を加えることによつて形成された低順位
アドレスとより成つている。BORI命令は、
次の命令への自動リンクの戻りがない点で、
EID命令と異つている。 IRデコーダ５３からの線３〜７はフアネ
ル５４Ｂを介してARH５０Ｂへ接続される。
ARL５０ＡはALUレジスタ７１からフアネ
ル７２Ａ、駆動器１１１、バス７３、フアネ
ル５５Ａを介して８ビツト・バイトを与えら
れる。ALUレジスタ７１の８ビツト・バイ
トは、補助レジスタ６６の内容をフアネル７
９Ａ及び７８Ｂを介してALUB入力７５へ
転送することによつて得られる。ALUA入
力はビツト11の値に従つて外部フアネル又は
内部レジスタから与えられる。もしビツト11
が０であれば、外部フアネルがアドレスさ
れ、Ａ入力はバス１５及びフアネル７７Ｂを
介して与えられる。もしビツト11が１であれ
ば内部レジスタがアドレスされ、Ａ入力への
データはバス６３及びフアネル７７Ｃを介し
て与えられる。いずれの場合にもALUは加
算モードへセツトされ、その結果はALUレ
ジスタ７１に記憶され、次いで前述した如く
ARLへ転送される。 Ｃ 制御信号及びタイミング
Ｄ 次のアドレス 無条件ブランチ形の命令。次のアドレスは
命令を実行することによつて発生される。 Ｅ 状況レジスタの変更 変更なし。 16 BRANCH ON REGISTER（BOR） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜７ ページ・アドレス ビツト８〜10 動作コード修飾ビツト ビツト11 内部又は外部アドレス ビツト12〜15 レジスタ・アドレス Ｂ 機能の説明 BOR命令の機能は命令のビツト３〜７に
よつて限定されたページ・アドレスを有しか
つ内部又は外部レジスタの内容によつて限定
された低順位アドレスを有する命令へ無条件
にブランチすることである。内部又は外部レ
ジスタのアドレスはビツト12〜15によつて指
定される。 IRデコーダ５３の線３〜７はフアネル５
４Ｂを介してARH５０Ｂへ接続される。
ARL５０Ａへの通路は、IR１１が０であれ
ば外部レジスタから導かれ、IR１１が１で
あれば内部レジスタから導かれる。外部レジ
スタからの通路はフアネル７７Ｂ、ALUレ
ジスタ７１、フアネル７２Ａ、駆動器１１
１、バス７３、フアネル５５Ａを通る。内部
レジスタからの通路はバス６３、フアネル７
７Ｃ、ALUレジスタ７１を通る。ALUレジ
スタ７１からの通路は、外部レジスタの場合
と同じである。 外部レジスタのアドレスは、前述した如く
ビツト12〜15をアドレス・デコーダ２６へ与
えることによつて得られる。内部レジスタの
アドレスは、前述した如く、フアネル６４Ａ
を介してビツト12〜15をRALへ与えること
によつて得られる。条件コードは変更されな
い。 Ｃ 制御信号及びタイミング BRANCH ON REGISTER命令の制御信
号及び各種動作は、EXECUTE
IMMEDIATE命令の場合と同じである。唯
一の相違点は、自動リンク機能が無いことで
ある。何故ならば、アドレス・レジスタの内
容がT6でプログラム・カウンタへ転送され
るために、BRANCH ON REGISTER命令
が置かれている元のプログラム地点へ戻るこ
とはできないからである。 Ｄ 次のアドレス 無条件ブランチ形の命令。次のアドレスは
命令を実行することによつて発生される。 Ｅ 状況レジスタの変更 変更なし。 17 BRANCH ON REGISTER INDIRECT
（BORI） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜７ ページ・アドレス ビツト８〜10 動作コード修飾ビツト ビツト11〜15 レジスタ・アドレス Ｂ 機能の説明 この命令の機能はEXECUTE
INDIRECT命令（EID）と同じである。
BORI命令は１つのアドレスへ無条件にブラ
ンチする命令である。このアドレスは、高ア
ドレス・レジスタを限定するビツト３〜７
と、ビツト11〜15によつて指定されたアドレ
スを有するレジスタの内容へ補助レジスタの
内容を加えることによつて形成された低順位
アドレスとより成つている。BORI命令は、
次の命令への自動リンクの戻りがない点で、
EID命令と異つている。 IRデコーダ５３からの線３〜７はフアネ
ル５４Ｂを介してARH５０Ｂへ接続される。
ARL５０ＡはALUレジスタ７１からフアネ
ル７２Ａ、駆動器１１１、バス７３、フアネ
ル５５Ａを介して８ビツト・バイトを与えら
れる。ALUレジスタ７１の８ビツト・バイ
トは、補助レジスタ６６の内容をフアネル７
９Ａ及び７８Ｂを介してALUB入力７５へ
転送することによつて得られる。ALUA入
力はビツト11の値に従つて外部フアネル又は
内部レジスタから与えられる。もしビツト11
が０であれば、外部フアネルがアドレスさ
れ、Ａ入力はバス１５及びフアネル７７Ｂを
介して与えられる。もしビツト11が１であれ
ば内部レジスタがアドレスされ、Ａ入力への
データはバス６３及びフアネル７７Ｃを介し
て与えられる。いずれの場合にもALUは加
算モードへセツトされ、その結果はALUレ
ジスタ７１に記憶され、次いで前述した如く
ARLへ転送される。 Ｃ 制御信号及びタイミング
【表】
外部フアネル又はビツト11〜15によつて指
定された内部レジスタのアドレシングは、
EID命令の同様な機能に関して前に説明した
ところと同じである。 Ｄ 次のアドレス 無条件ブランチ形の命令。次のアドレスは
命令を実行することによつて発生される。 Ｅ 状況レジスタの変更 変更なし。 18 BRANCH ON REGISTER AND LINK
（BORL） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜７ ページ・アドレス ビツト８〜10 動作コード修飾ビツト ビツト11〜15 レジスタ・アドレス Ｂ 機能の説明 BORL命令はBRANCH ON REGISTER
（BOR）命令及びEXECUTE IMMEDIATE
命令に同じである。これらの命令はプログラ
ム・カウンタの処理において機能的に異つて
いる。例えば、EXECUTE IMMEDIATE
命令では自動リンクが可能であり、その場
合、プログラム・カウンタはプログラムの順
次アドレスを反映し、それは命令の実行中に
変更されない。BRANCH ON REGISTER
命令では、自動リンクは不可能であり、プロ
グラム・カウンタはブランチ・アドレスに続
く命令のアドレスを反映するため単に更新さ
れるだけである。BORL命令では、プログラ
ム・カウンタの内容は記憶される。 命令のリンク機能はプログラム・カウンタ
の内容をRAM３８のプログラム・スタツク
部分へ転送することを含む。PCHからRAM
３８への通路はフアネル５６Ｂ、駆動器１１
２、バス７３を経てRAMの入力へ達する。
PCLからRAM３８への通路はフアネル５６
Ａ、駆動器１１２、バス７３を通る。 RAMアドレスRAH及びRALはフアネル
６５Ａ及び６５Ｅを介して設定される。フア
ネル６５Ａはレベル・レジスタ８７からアド
レスを与えられ、フアネル６４Ｅはスタツ
ク・カウンタ８９Ｂからアドレスを与えられ
る。 もしスタツク・カウンタが０であれば、
PCHは位置２へ記憶され、PCLは位置３へ
記憶される。もしスタツク・カウンタが１で
あれば、PCH及びPCLは位置４及び５へ記
憶される。スタツク・カウンタは命令の終り
にトグルされる。命令のリンク部分は、
ARH及びARLが新しいアドレスをロードさ
れた後に、T2で開始される。 Ｃ 制御信号及びタイミング
定された内部レジスタのアドレシングは、
EID命令の同様な機能に関して前に説明した
ところと同じである。 Ｄ 次のアドレス 無条件ブランチ形の命令。次のアドレスは
命令を実行することによつて発生される。 Ｅ 状況レジスタの変更 変更なし。 18 BRANCH ON REGISTER AND LINK
（BORL） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜７ ページ・アドレス ビツト８〜10 動作コード修飾ビツト ビツト11〜15 レジスタ・アドレス Ｂ 機能の説明 BORL命令はBRANCH ON REGISTER
（BOR）命令及びEXECUTE IMMEDIATE
命令に同じである。これらの命令はプログラ
ム・カウンタの処理において機能的に異つて
いる。例えば、EXECUTE IMMEDIATE
命令では自動リンクが可能であり、その場
合、プログラム・カウンタはプログラムの順
次アドレスを反映し、それは命令の実行中に
変更されない。BRANCH ON REGISTER
命令では、自動リンクは不可能であり、プロ
グラム・カウンタはブランチ・アドレスに続
く命令のアドレスを反映するため単に更新さ
れるだけである。BORL命令では、プログラ
ム・カウンタの内容は記憶される。 命令のリンク機能はプログラム・カウンタ
の内容をRAM３８のプログラム・スタツク
部分へ転送することを含む。PCHからRAM
３８への通路はフアネル５６Ｂ、駆動器１１
２、バス７３を経てRAMの入力へ達する。
PCLからRAM３８への通路はフアネル５６
Ａ、駆動器１１２、バス７３を通る。 RAMアドレスRAH及びRALはフアネル
６５Ａ及び６５Ｅを介して設定される。フア
ネル６５Ａはレベル・レジスタ８７からアド
レスを与えられ、フアネル６４Ｅはスタツ
ク・カウンタ８９Ｂからアドレスを与えられ
る。 もしスタツク・カウンタが０であれば、
PCHは位置２へ記憶され、PCLは位置３へ
記憶される。もしスタツク・カウンタが１で
あれば、PCH及びPCLは位置４及び５へ記
憶される。スタツク・カウンタは命令の終り
にトグルされる。命令のリンク部分は、
ARH及びARLが新しいアドレスをロードさ
れた後に、T2で開始される。 Ｃ 制御信号及びタイミング
【表】
加 ンタのトグル
Ｄ 次のアドレス 無条件ブランチ形の命令。次のアドレスは
命令を実行することによつて発生される。 Ｅ 状況レジスタの変更 変更なし。 19 BRANCH AND LINK（BAL） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜15 ブランチ・アドレス Ｂ 機能の説明 BAL命令の機能はBRANCH命令（BR）
のそれと同様である。相違点としては、リン
ク機能によつてプログラム・カウンタの値が
RAM中に記憶され、従つてBAL命令に続く
元のプログラム地点への戻りが可能である。 プログラムのリンク部分はプログラム・カ
ウンタの内容をRAMプログラム・スタツク
領域へ転送する。プログラム・カウンタから
RAMへのデータ通路は、PCLについてはフ
アネル５６Ａ、駆動器１１２、バス７３を含
み、PCHについてはフアネル５６Ｂ、駆動
器１１２、バス７３を含む。RAMアドレス
RAL及びRAHは、前述した如くフアネル６
４Ｅ及び６５Ａを介して与えられる。 Ｃ 制御信号及びタイミング
Ｄ 次のアドレス 無条件ブランチ形の命令。次のアドレスは
命令を実行することによつて発生される。 Ｅ 状況レジスタの変更 変更なし。 19 BRANCH AND LINK（BAL） Ａ 命令フオーマツト ビツト０〜２ 動作コード ビツト３〜15 ブランチ・アドレス Ｂ 機能の説明 BAL命令の機能はBRANCH命令（BR）
のそれと同様である。相違点としては、リン
ク機能によつてプログラム・カウンタの値が
RAM中に記憶され、従つてBAL命令に続く
元のプログラム地点への戻りが可能である。 プログラムのリンク部分はプログラム・カ
ウンタの内容をRAMプログラム・スタツク
領域へ転送する。プログラム・カウンタから
RAMへのデータ通路は、PCLについてはフ
アネル５６Ａ、駆動器１１２、バス７３を含
み、PCHについてはフアネル５６Ｂ、駆動
器１１２、バス７３を含む。RAMアドレス
RAL及びRAHは、前述した如くフアネル６
４Ｅ及び６５Ａを介して与えられる。 Ｃ 制御信号及びタイミング
【表】
加 ンタのトグル
Ｄ 次のアドレス 無条件ブランチ形の命令。次のアドレスは
命令を実行することによつて発生される。 Ｅ 状況レジスタの変更 変更なし。 これから、第３図に示されるサブシステムの
マシン・サイクルの異つた位相における各種の
相互関係を検討することにより、第２Ａ図乃至
第２Ｃ図に示されるマイクロ制御装置の動作を
説明する。これらの相互関係は実行されている
現在の命令に基づいて変更される。 入力位相 命令実行サブシステムＢの入力位相は、それが
或る種のブランチ命令を実行している時、次の命
令のためのアドレスの全て又はその１部を発生す
るために使用される。命令フエツチ・サブシステ
ムＣは、命令実行サブシステムＢの入力位相に対
応する時間中に、ブランチ命令のためのアドレス
の１部、及び他の命令のための完全なアドレスを
発生するために使用される。先ず、次の部分アド
レスが発生されている時、マシン・サイクルの入
力位相中に実行されるマイクロ制御装置の動作に
ついて、第９図及び第１０図を参照しつつ説明す
る。 第９図は、マシン・サイクルの入力位相中に次
の命令のアドレスを発生するため、第２Ａ図及び
第２Ｂ図に示されるマイクロ制御装置のサブシス
テムＣに含まれる部分を示す。第１０図は、入力
位相の間にアドレス発生のために使用されるサブ
システムＢの部分を示しALUレジスタ７１、入
力ポート８、RAM３８、補助レジスタ６６、優
先順位エンコーダ８６、及び命令レジスタ（IR）
デコーダ５３から取られる２つの別個の部分を含
む。後者の４つの源の出力はフアネル７９の入力
で利用可能であり、それ以上の制御信号を必要と
しない。入力ポート８及びRAM３８のアドレシ
ングは前に説明した。次の表は、マイクロ制御装
置によつて実行可能な命令のために動作する部分
アドレス発生器及びサブシステムを示す。掲げら
れた命令は非ブランチ命令、条件付ブランチ命
令、無条件ブランチ命令の３種に群別されてい
る。
Ｄ 次のアドレス 無条件ブランチ形の命令。次のアドレスは
命令を実行することによつて発生される。 Ｅ 状況レジスタの変更 変更なし。 これから、第３図に示されるサブシステムの
マシン・サイクルの異つた位相における各種の
相互関係を検討することにより、第２Ａ図乃至
第２Ｃ図に示されるマイクロ制御装置の動作を
説明する。これらの相互関係は実行されている
現在の命令に基づいて変更される。 入力位相 命令実行サブシステムＢの入力位相は、それが
或る種のブランチ命令を実行している時、次の命
令のためのアドレスの全て又はその１部を発生す
るために使用される。命令フエツチ・サブシステ
ムＣは、命令実行サブシステムＢの入力位相に対
応する時間中に、ブランチ命令のためのアドレス
の１部、及び他の命令のための完全なアドレスを
発生するために使用される。先ず、次の部分アド
レスが発生されている時、マシン・サイクルの入
力位相中に実行されるマイクロ制御装置の動作に
ついて、第９図及び第１０図を参照しつつ説明す
る。 第９図は、マシン・サイクルの入力位相中に次
の命令のアドレスを発生するため、第２Ａ図及び
第２Ｂ図に示されるマイクロ制御装置のサブシス
テムＣに含まれる部分を示す。第１０図は、入力
位相の間にアドレス発生のために使用されるサブ
システムＢの部分を示しALUレジスタ７１、入
力ポート８、RAM３８、補助レジスタ６６、優
先順位エンコーダ８６、及び命令レジスタ（IR）
デコーダ５３から取られる２つの別個の部分を含
む。後者の４つの源の出力はフアネル７９の入力
で利用可能であり、それ以上の制御信号を必要と
しない。入力ポート８及びRAM３８のアドレシ
ングは前に説明した。次の表は、マイクロ制御装
置によつて実行可能な命令のために動作する部分
アドレス発生器及びサブシステムを示す。掲げら
れた命令は非ブランチ命令、条件付ブランチ命
令、無条件ブランチ命令の３種に群別されてい
る。
【表】
チ
部分アドレス発生器 次の順次アドレスを部分的に発生する部分アド
レス発生器は、マシンの入力位相の間、非ブラン
チ命令及び条件付ブランチ命令に応答するように
動作する。第９図に示される如く、ROSアドレ
シング手段はARH５０Ｂ及びARL５０Ａを含
み、これらの各々は別個の部分アドレス発生器か
ら入力を受取る。第１の部分アドレス発生器
“１”はPCL５１Ａ、フアネル５５Ｄ、ARL５０
Ａの出力をPCL５１Ａの入力へ接続するバス２
００、T2時間にカウンタを増加させるためPCL
５１Ａの段０へ接続された増加線を含む。PCL
とPCHとの間の接続（図示されず）は、桁上げ
パルスをPCHへの増加信号として与えることに
より、PCLの最後の段としてPCHを増加するこ
とができる。 第１部分アドレス発生器“１”のための制御信
号は55Dゲート信号、T6におけるプログラム・
カウンタ・ロード（LT6）信号、T2における増
加信号を含む。ARLレジスタはT2タイミング・
パルスの後縁によつて実際にラツチされ、PCL
５１Ａの段０はT2の始めに増加される。ARL５
０Ａの出力は、LT6として示される後の時間に、
PCL５１Ａへロード・バツクされる。 内部フアネルのゲート信号は、第６Ａ図乃至第
６HH図を参照して説明したので、これ以上の説
明を省略する。フアネル５５Ｄゲート信号は、非
ブランチ形命令及びブランチが取られない場合の
条件付ブランチ形命令の動作コード部分を解読す
ることに応答して発生される。 非ブランチ形命令、及びブランチが取られるか
取られないかに拘らず条件付ブランチ命令の次の
アドレスの他の部分は、PCH５１Ｂ、フアネル
５４Ｃ、ARH５０Ｂの出力をPCH５Ｂの入力へ
接続するバス２０１を含む第２部分アドレス発生
器“２”によつて発生される。第２部分アドレス
発生器“２”のための制御信号は、T6における
プログラム・カウンタ・ロード（LT６）信号及
びフアネル54Cゲート信号を含む。 条件付ブランチ命令は、入力位相の間に完全な
ブランチ・アドレスを発生しなければならない。
今から条件付ブランチ形命令のため、ブランチ・
アドレスの他の部分を発生する第３部分アドレス
発生器“３”について説明する。この部分アドレ
スはサブシステムＢによつて発生される。サブシ
ステムＢは、次の命令のための完全なアドレスを
与えるために、マシンの入力位相中サブシステム
Ｃと並列に動作する。 第１０図を参照すると、第３部分アドレス発生
器“３”は、８〜15とレーベルを付されたIRデ
コーダ５３からフアネル７９Ｇへ至るバス、フア
ネル７９Ｇ、フアネル７８Ｂ、ALU７０、ALU
レジスタ７１を含む。第３部分アドレス発生器
“３”のための制御信号はフアネル７９Ｇ及び
78Bゲート信号、T1におけるLAUR（LT１）信
号、ALU制御信号８０Ｃを含む。サブシステム
ＢからサブシステムＣへ部分アドレスを転送する
手段は、ゲーテツド駆動器１１１、フアネル５５
Ａ及び７２Ａ、及びそれらの制御（ゲート）信号
である。 第３部分アドレス発生器“３”はBRANCH
ON CONDITION命令、BRANCH命令、
BRANCH AND LINK命令の間に使用される。
BRANCH AND LINK命令のLINK部分につい
ては後に説明する。 第４部分アドレス発生器“４“はBRANCH
ON BIT命令の間に使用され、ブランチが取ら
れる時に選択される。第１０図に示される第４部
分アドレス発生器“４”は部分アドレスを形成す
るためにALU７０中で相互に加算される２つの
アドレス源を含む。第４部分アドレス発生器
“４”は２つの源とALUの２つの入力との間のデ
ータ・フロー通路、ALU７０及びその制御線８
０Ｃ、及びALUレジスタ７１を含む。 PCL５１Ａの出力から始まる第１のデータ通
路はフアネル５６Ａ、ゲーテツド駆動器１１２、
フアネル７７Ａを含む。第２のデータ通路は５〜
７のレーベルを有するIRデコーダの出力、フア
ネル７９Ｆ、フアネル７８Ｂを含む。第４部分ア
ドレス発生器“４“は２つのデータ・フロー通路
を動作させるそれぞれの制御信号を有する。今か
ら無条件ブランチ形命令のための部分アドレス発
生について説明する。 表に示されるように、９種の無条件ブランチ
形命令の７種までが第５の部分アドレス発生器
“５”を使用する。第９図に示されるように、発
生器“５”はIRデコーダ・バス３〜７、フアネ
ル５４Ｂ及びその制御信号を含む。アドレスの他
の部分は他の発生器によつて発生される。例えば
部分アドレス発生器“３”はBRANCH命令及び
BRANCH AND LINK命令のためにアドレスの
他の部分を発生する。発生器“３”については前
に説明したから、ここでは再度説明しない。リン
ク機能については、後に説明する。 残りの発生器はRAM３８又は入力ポート８に
置かれたアドレス源を含む。これらのアドレス源
は選択されるべき独特のアドレスを必要とする。
RAM及び外部の入力ポートをアドレスするシス
テムは前に説明したので詳細には繰返さない。入
力ポートからALUレジスタへデータを転送する
タイミング信号は、入力ポートが次のアドレスの
１部に関連するデータを与えるか否かに拘らず常
にT0で生じる。 前述した如く、入力ポート及び出力ポートは共
通のアドレス線を受取り、ポートからの源及び宛
先は、デコードされている命令の１部によつて決
定される同一アドレスによつて選択される。 ここで再び第１０図を参照する。部分アドレス
発生器“６”は、EXECUTE IMMEDIATE、
BRANCH ON REGISTER、BRANCH ON
REGISER AND LINKの命令の１つを実行して
いる時、マシン・サイクルの入力位相で次の命令
アドレスの１部分を発生する。上記の命令は、２
つのサブシステムの制御に関して、入力位相の後
に生じる事象において異るのみである。
EXECUTE命令では、プログラム・カウンタの
更新が禁止され、T6におけるブランチ・アドレ
スはプログラム・カウンタの元の状態への自動リ
ンクを可能とする。即ち、プログラム・カウンタ
はEXI命令を実行した後に次の順次命令を与え
る。BRANCH ON REGISTER命令は、T6に
おいてプログラム・カウンタの更新を許し、
BRANCH ON REGISTER AND LINK命令
は、入力位相とT6時間における更新との間でプ
ログラム・カウンタの内容を記憶する。 従つて、部分アドレス発生器“６”は入力ポー
ト８、フアネル７７Ｂ、RAM３８、フアネル７
７Ｃ、ALU７０、入力ポート又はRAMのため選
択信号を発生する回路、及びフアネル・ゲート信
号を含む。 第１０図に示される部分アドレス発生器“７”
は、EXECUTE INDIRECT命令又はBRANCH
ON REGISTER INDIRECT命令を実行してい
る時、マシン・サイクルの入力位相中次の命令ア
ドレスの１部分を発生する。この部分アドレスは
補助レジスタの内容を内部又は外部レジスタへ加
えることによつて発生される。内部又は外部レジ
スタのアドレスはこれら命令の所定のフイールド
によつて指定される。 従つて、発生器“７”は補助レジスタ６６、フ
アネル７９Ａ、フアネル７８Ｂ、それらの制御信
号、及び発生器“６”、発生器“６”に対する制
御信号を含む。発生器“６”はマシン・サイクル
の入力位相中ALUの２つの入力へ同時に信号を
与えるために発生器“７”と同時に動作する。更
に、発生器“７”はプログラム・カウンタの更新
及び増加信号の動作を禁止する制御信号を含み、
それによつてEXECUTE INDIRECT命令の自
動リンク機能を与える。 第９図に示される部分アドレス発生器“８”は
プログラム・スタツクからアドレスを転送する。
この命令は、前に或る種の命令を実行した結果と
して又はトラツプ・サイクルの結果として、スタ
ツク中に置かれたものである。それはRAR又は
SML命令の入力位相のために使用される。発生
器“８”はフアネル５４Ａ及び５５Ｂ、これらフ
アネルへ接続されたRAMからの出力バス、これ
らフアネルのための制御信号、これら２つの命令
の実行中にT0でLARH（LT0）信号を受取りT1
でLARL（LT1）信号を受取る回路を含む。 第９図の部分アドレス発生器“９”は、トラツ
プ要求信号がマシン・サイクルの終りにマイクロ
制御装置の動作を中断してトラツプ・サイクルを
実行させる時、次の命令のアドレスを発生させる
のに使用される。トラツプ・アドレスを発生する
発生器“９”は、優先順位エンコーダ８６の出
力、フアネル７２Ｃ、フアネル５５Ｃ、及びこれ
らのための制御信号を含む。他の発生器からAR
５０Ｂ及びARL５０Ａへ至る全ての入力はトラ
ツプ・サイクルの間オフであるから、ARHはT2
においてLARH（LT2）信号によつてオール・ゼ
ロへリセツトされ、優先順位エンコーダから入力
を受取らないARLの５つの段は同様にオール・
ゼリへリセツトされる。 要するに、マイクロ制御装置のサブシステムＢ
及びＣは、実行されている現在の命令が無条件ブ
ランチ形又は条件付ブランチ形である時、常に制
御装置の入力位相中に協力して働く。この協働に
よつて、新しいアドレス値が実際に発生され、又
はプログラム・スタツク又はRAMが入力位相中
にアドレス源として使用される時、これらユニツ
トからアドレスが発生される。 複数の時間間隔T2〜T7より成る次の位相中、
サブシステムＣはアドレスされた命令をIRデコ
ーダへ転送する。この命令は最後の時間間隔T7
の始めにIRレジスタへロードされる。当技術分
野に通じる者は、命令を記憶する記憶装置のコス
トが、時間間隔T2〜T7の長さに逆比例すること
を知つている。従つて、マシン・サイクルの絶対
時間は、命令のためにより迅速かつ高価な記憶機
構を使用することによつて短縮することができ
る。 マシンの出力位相の間、サブシステムＣの部分
アドレス発生器“１”は、T6で選択された命令
の間に更新される。 現在の命令のアドレスを保存しなければならな
いリンク形命令において、サブシステムＣは現在
のアドレスをプログラム・カウンタからサブシス
テムＢへ転送する。現在のアドレスはサブシステ
ムＢのプログラム・スタツク中に記憶される。従
つて、現在のアドレスを記憶するため、サブシス
テムＢは適当なスタツク・レジスタをアドレスす
ることを要する。 非ブランチ形命令の実行サイクルを含む入力位
相及び出力位相に関連して、これからサブシステ
ムＢの動作を説明する。 非ブランチ形命令の入力又は出力位相中で使用
されるマイクロ制御装置部分は第１１図に示され
る。第１１図を参照すると、出力位相中のサブシ
ステムＢは入力ポート８、出力ポート９、ALU
７０、ALUレジスタ７１、RAM３８、その関連
アドレシング回路及び読出し書込み制御回路、補
助レジスタ６６、IRデコーダ５３からフアネル
７９Ｄ，７９Ｅ，７９Ｇへ接続される３本のバス
を含む。 第１１図の点線より下部には、入力位相中のサ
ブシステムＢが示される。そこでは、１つ又はそ
れ以上の源の内容がALUを介して転送されALU
レジスタ７１へロードされる。第１１図の下半部
は第９図と類似している。点線より上部に示され
た出力位相中では、入力位相中にALUレジスタ
へロードされたデータが１つ又はそれ以上の宛先
へ転送される。 RAM３８及び補助レジスタ６６の如くユニツ
トの或るものはデータの源及び宛先として使用さ
れ、従つて点線の上下に１つずつ示されている。 入力ポート及びIRデコーダ５３から来る３本
のバスの如きユニツトは源としてのみ使用され、
出力ポート及びマスク・レジスタの如きユニツト
は宛先としてのみ使用される。更に、サブシステ
ムＣはサブシステムＢの宛先である。入力ポー
ト、RAM、補助レジスタの如き源のユニツト
は、サブシステムＣのためにアドレス・データを
発生するデータ源又は非アドレス・データ源とし
て使用される。更にRAM、入力ポート及び出力
ポートの如きユニツトは現在実行されている命令
のフイールドに応答する。 源乃至宛先ユニツトの外に、サブシステムＢ
は、BRANCH ON BIT命令やBRANCH ON
CONDITION命令の如き命令がマイクロ制御装
置のレパートリーに含まれる場合に、そのような
条件付ブランチ命令のための決定ユニツトである
２つの他のユニツトを含む。第１のユニツトはバ
ス１５へ接続された「BRANCH ON BIT」ユ
ニツト１０４である。第２のユニツトはバス７３
へ接続された条件デコーダ８１である。 非ブランチ形命令の入力位相におけるサブシス
テムＢの動作をこれから説明する。入力位相中、
或る命令では、１つの源からのデータが不変のま
まALUを介してALUレジスタ７１へ転送され、
他の命令では１つの源からのデータ及び他の源か
らのデータがALUを介する論理動作によつて結
合され、次いでその結果がALUレジスタ７１に
置かれる。 次の表は、源からのデータが単にALUを介
してALUレジスタ７１に転送される非ブランチ
形命令を掲げたものである。
部分アドレス発生器 次の順次アドレスを部分的に発生する部分アド
レス発生器は、マシンの入力位相の間、非ブラン
チ命令及び条件付ブランチ命令に応答するように
動作する。第９図に示される如く、ROSアドレ
シング手段はARH５０Ｂ及びARL５０Ａを含
み、これらの各々は別個の部分アドレス発生器か
ら入力を受取る。第１の部分アドレス発生器
“１”はPCL５１Ａ、フアネル５５Ｄ、ARL５０
Ａの出力をPCL５１Ａの入力へ接続するバス２
００、T2時間にカウンタを増加させるためPCL
５１Ａの段０へ接続された増加線を含む。PCL
とPCHとの間の接続（図示されず）は、桁上げ
パルスをPCHへの増加信号として与えることに
より、PCLの最後の段としてPCHを増加するこ
とができる。 第１部分アドレス発生器“１”のための制御信
号は55Dゲート信号、T6におけるプログラム・
カウンタ・ロード（LT6）信号、T2における増
加信号を含む。ARLレジスタはT2タイミング・
パルスの後縁によつて実際にラツチされ、PCL
５１Ａの段０はT2の始めに増加される。ARL５
０Ａの出力は、LT6として示される後の時間に、
PCL５１Ａへロード・バツクされる。 内部フアネルのゲート信号は、第６Ａ図乃至第
６HH図を参照して説明したので、これ以上の説
明を省略する。フアネル５５Ｄゲート信号は、非
ブランチ形命令及びブランチが取られない場合の
条件付ブランチ形命令の動作コード部分を解読す
ることに応答して発生される。 非ブランチ形命令、及びブランチが取られるか
取られないかに拘らず条件付ブランチ命令の次の
アドレスの他の部分は、PCH５１Ｂ、フアネル
５４Ｃ、ARH５０Ｂの出力をPCH５Ｂの入力へ
接続するバス２０１を含む第２部分アドレス発生
器“２”によつて発生される。第２部分アドレス
発生器“２”のための制御信号は、T6における
プログラム・カウンタ・ロード（LT６）信号及
びフアネル54Cゲート信号を含む。 条件付ブランチ命令は、入力位相の間に完全な
ブランチ・アドレスを発生しなければならない。
今から条件付ブランチ形命令のため、ブランチ・
アドレスの他の部分を発生する第３部分アドレス
発生器“３”について説明する。この部分アドレ
スはサブシステムＢによつて発生される。サブシ
ステムＢは、次の命令のための完全なアドレスを
与えるために、マシンの入力位相中サブシステム
Ｃと並列に動作する。 第１０図を参照すると、第３部分アドレス発生
器“３”は、８〜15とレーベルを付されたIRデ
コーダ５３からフアネル７９Ｇへ至るバス、フア
ネル７９Ｇ、フアネル７８Ｂ、ALU７０、ALU
レジスタ７１を含む。第３部分アドレス発生器
“３”のための制御信号はフアネル７９Ｇ及び
78Bゲート信号、T1におけるLAUR（LT１）信
号、ALU制御信号８０Ｃを含む。サブシステム
ＢからサブシステムＣへ部分アドレスを転送する
手段は、ゲーテツド駆動器１１１、フアネル５５
Ａ及び７２Ａ、及びそれらの制御（ゲート）信号
である。 第３部分アドレス発生器“３”はBRANCH
ON CONDITION命令、BRANCH命令、
BRANCH AND LINK命令の間に使用される。
BRANCH AND LINK命令のLINK部分につい
ては後に説明する。 第４部分アドレス発生器“４“はBRANCH
ON BIT命令の間に使用され、ブランチが取ら
れる時に選択される。第１０図に示される第４部
分アドレス発生器“４”は部分アドレスを形成す
るためにALU７０中で相互に加算される２つの
アドレス源を含む。第４部分アドレス発生器
“４”は２つの源とALUの２つの入力との間のデ
ータ・フロー通路、ALU７０及びその制御線８
０Ｃ、及びALUレジスタ７１を含む。 PCL５１Ａの出力から始まる第１のデータ通
路はフアネル５６Ａ、ゲーテツド駆動器１１２、
フアネル７７Ａを含む。第２のデータ通路は５〜
７のレーベルを有するIRデコーダの出力、フア
ネル７９Ｆ、フアネル７８Ｂを含む。第４部分ア
ドレス発生器“４“は２つのデータ・フロー通路
を動作させるそれぞれの制御信号を有する。今か
ら無条件ブランチ形命令のための部分アドレス発
生について説明する。 表に示されるように、９種の無条件ブランチ
形命令の７種までが第５の部分アドレス発生器
“５”を使用する。第９図に示されるように、発
生器“５”はIRデコーダ・バス３〜７、フアネ
ル５４Ｂ及びその制御信号を含む。アドレスの他
の部分は他の発生器によつて発生される。例えば
部分アドレス発生器“３”はBRANCH命令及び
BRANCH AND LINK命令のためにアドレスの
他の部分を発生する。発生器“３”については前
に説明したから、ここでは再度説明しない。リン
ク機能については、後に説明する。 残りの発生器はRAM３８又は入力ポート８に
置かれたアドレス源を含む。これらのアドレス源
は選択されるべき独特のアドレスを必要とする。
RAM及び外部の入力ポートをアドレスするシス
テムは前に説明したので詳細には繰返さない。入
力ポートからALUレジスタへデータを転送する
タイミング信号は、入力ポートが次のアドレスの
１部に関連するデータを与えるか否かに拘らず常
にT0で生じる。 前述した如く、入力ポート及び出力ポートは共
通のアドレス線を受取り、ポートからの源及び宛
先は、デコードされている命令の１部によつて決
定される同一アドレスによつて選択される。 ここで再び第１０図を参照する。部分アドレス
発生器“６”は、EXECUTE IMMEDIATE、
BRANCH ON REGISTER、BRANCH ON
REGISER AND LINKの命令の１つを実行して
いる時、マシン・サイクルの入力位相で次の命令
アドレスの１部分を発生する。上記の命令は、２
つのサブシステムの制御に関して、入力位相の後
に生じる事象において異るのみである。
EXECUTE命令では、プログラム・カウンタの
更新が禁止され、T6におけるブランチ・アドレ
スはプログラム・カウンタの元の状態への自動リ
ンクを可能とする。即ち、プログラム・カウンタ
はEXI命令を実行した後に次の順次命令を与え
る。BRANCH ON REGISTER命令は、T6に
おいてプログラム・カウンタの更新を許し、
BRANCH ON REGISTER AND LINK命令
は、入力位相とT6時間における更新との間でプ
ログラム・カウンタの内容を記憶する。 従つて、部分アドレス発生器“６”は入力ポー
ト８、フアネル７７Ｂ、RAM３８、フアネル７
７Ｃ、ALU７０、入力ポート又はRAMのため選
択信号を発生する回路、及びフアネル・ゲート信
号を含む。 第１０図に示される部分アドレス発生器“７”
は、EXECUTE INDIRECT命令又はBRANCH
ON REGISTER INDIRECT命令を実行してい
る時、マシン・サイクルの入力位相中次の命令ア
ドレスの１部分を発生する。この部分アドレスは
補助レジスタの内容を内部又は外部レジスタへ加
えることによつて発生される。内部又は外部レジ
スタのアドレスはこれら命令の所定のフイールド
によつて指定される。 従つて、発生器“７”は補助レジスタ６６、フ
アネル７９Ａ、フアネル７８Ｂ、それらの制御信
号、及び発生器“６”、発生器“６”に対する制
御信号を含む。発生器“６”はマシン・サイクル
の入力位相中ALUの２つの入力へ同時に信号を
与えるために発生器“７”と同時に動作する。更
に、発生器“７”はプログラム・カウンタの更新
及び増加信号の動作を禁止する制御信号を含み、
それによつてEXECUTE INDIRECT命令の自
動リンク機能を与える。 第９図に示される部分アドレス発生器“８”は
プログラム・スタツクからアドレスを転送する。
この命令は、前に或る種の命令を実行した結果と
して又はトラツプ・サイクルの結果として、スタ
ツク中に置かれたものである。それはRAR又は
SML命令の入力位相のために使用される。発生
器“８”はフアネル５４Ａ及び５５Ｂ、これらフ
アネルへ接続されたRAMからの出力バス、これ
らフアネルのための制御信号、これら２つの命令
の実行中にT0でLARH（LT0）信号を受取りT1
でLARL（LT1）信号を受取る回路を含む。 第９図の部分アドレス発生器“９”は、トラツ
プ要求信号がマシン・サイクルの終りにマイクロ
制御装置の動作を中断してトラツプ・サイクルを
実行させる時、次の命令のアドレスを発生させる
のに使用される。トラツプ・アドレスを発生する
発生器“９”は、優先順位エンコーダ８６の出
力、フアネル７２Ｃ、フアネル５５Ｃ、及びこれ
らのための制御信号を含む。他の発生器からAR
５０Ｂ及びARL５０Ａへ至る全ての入力はトラ
ツプ・サイクルの間オフであるから、ARHはT2
においてLARH（LT2）信号によつてオール・ゼ
ロへリセツトされ、優先順位エンコーダから入力
を受取らないARLの５つの段は同様にオール・
ゼリへリセツトされる。 要するに、マイクロ制御装置のサブシステムＢ
及びＣは、実行されている現在の命令が無条件ブ
ランチ形又は条件付ブランチ形である時、常に制
御装置の入力位相中に協力して働く。この協働に
よつて、新しいアドレス値が実際に発生され、又
はプログラム・スタツク又はRAMが入力位相中
にアドレス源として使用される時、これらユニツ
トからアドレスが発生される。 複数の時間間隔T2〜T7より成る次の位相中、
サブシステムＣはアドレスされた命令をIRデコ
ーダへ転送する。この命令は最後の時間間隔T7
の始めにIRレジスタへロードされる。当技術分
野に通じる者は、命令を記憶する記憶装置のコス
トが、時間間隔T2〜T7の長さに逆比例すること
を知つている。従つて、マシン・サイクルの絶対
時間は、命令のためにより迅速かつ高価な記憶機
構を使用することによつて短縮することができ
る。 マシンの出力位相の間、サブシステムＣの部分
アドレス発生器“１”は、T6で選択された命令
の間に更新される。 現在の命令のアドレスを保存しなければならな
いリンク形命令において、サブシステムＣは現在
のアドレスをプログラム・カウンタからサブシス
テムＢへ転送する。現在のアドレスはサブシステ
ムＢのプログラム・スタツク中に記憶される。従
つて、現在のアドレスを記憶するため、サブシス
テムＢは適当なスタツク・レジスタをアドレスす
ることを要する。 非ブランチ形命令の実行サイクルを含む入力位
相及び出力位相に関連して、これからサブシステ
ムＢの動作を説明する。 非ブランチ形命令の入力又は出力位相中で使用
されるマイクロ制御装置部分は第１１図に示され
る。第１１図を参照すると、出力位相中のサブシ
ステムＢは入力ポート８、出力ポート９、ALU
７０、ALUレジスタ７１、RAM３８、その関連
アドレシング回路及び読出し書込み制御回路、補
助レジスタ６６、IRデコーダ５３からフアネル
７９Ｄ，７９Ｅ，７９Ｇへ接続される３本のバス
を含む。 第１１図の点線より下部には、入力位相中のサ
ブシステムＢが示される。そこでは、１つ又はそ
れ以上の源の内容がALUを介して転送されALU
レジスタ７１へロードされる。第１１図の下半部
は第９図と類似している。点線より上部に示され
た出力位相中では、入力位相中にALUレジスタ
へロードされたデータが１つ又はそれ以上の宛先
へ転送される。 RAM３８及び補助レジスタ６６の如くユニツ
トの或るものはデータの源及び宛先として使用さ
れ、従つて点線の上下に１つずつ示されている。 入力ポート及びIRデコーダ５３から来る３本
のバスの如きユニツトは源としてのみ使用され、
出力ポート及びマスク・レジスタの如きユニツト
は宛先としてのみ使用される。更に、サブシステ
ムＣはサブシステムＢの宛先である。入力ポー
ト、RAM、補助レジスタの如き源のユニツト
は、サブシステムＣのためにアドレス・データを
発生するデータ源又は非アドレス・データ源とし
て使用される。更にRAM、入力ポート及び出力
ポートの如きユニツトは現在実行されている命令
のフイールドに応答する。 源乃至宛先ユニツトの外に、サブシステムＢ
は、BRANCH ON BIT命令やBRANCH ON
CONDITION命令の如き命令がマイクロ制御装
置のレパートリーに含まれる場合に、そのような
条件付ブランチ命令のための決定ユニツトである
２つの他のユニツトを含む。第１のユニツトはバ
ス１５へ接続された「BRANCH ON BIT」ユ
ニツト１０４である。第２のユニツトはバス７３
へ接続された条件デコーダ８１である。 非ブランチ形命令の入力位相におけるサブシス
テムＢの動作をこれから説明する。入力位相中、
或る命令では、１つの源からのデータが不変のま
まALUを介してALUレジスタ７１へ転送され、
他の命令では１つの源からのデータ及び他の源か
らのデータがALUを介する論理動作によつて結
合され、次いでその結果がALUレジスタ７１に
置かれる。 次の表は、源からのデータが単にALUを介
してALUレジスタ７１に転送される非ブランチ
形命令を掲げたものである。
【表】
表特にその最後の列を分析すると、源から
ALUレジスタ７１へ至る３種の可能なデータ通
路が示される。第９図及び第１０図を参照する
と、これらのデータ通路は、或るブランチ形命令
の入力位相中、部分アドレスを使用するために使
用されることが分る。例えば、表のデータ通路
３は第１０図に示される部分アドレス発生器
“３”に等しく、データ通路１及び２は部分アド
レス発生器“６”に等しい。 次の表は、２つの源からのデータがALUで
結合され、その結果がT1時間にALUレジスタ７
１に置かれる非ブランチ形命令を掲げている。
ALUレジスタ７１へ至る３種の可能なデータ通
路が示される。第９図及び第１０図を参照する
と、これらのデータ通路は、或るブランチ形命令
の入力位相中、部分アドレスを使用するために使
用されることが分る。例えば、表のデータ通路
３は第１０図に示される部分アドレス発生器
“３”に等しく、データ通路１及び２は部分アド
レス発生器“６”に等しい。 次の表は、２つの源からのデータがALUで
結合され、その結果がT1時間にALUレジスタ７
１に置かれる非ブランチ形命令を掲げている。
【表】
第１０図に示されるように、RAM、入力ポー
ト及び補助レジスタからの通路は、或るブランチ
命令の入力位相中に使用される。しかし、データ
源IR３〜６Ｘ及びIR Ｘ３〜６は、ハーフバイト
ALU動作であるREGISTER IMMEDIATE形命
令のために排他的に使用される。 今から第１１図特にその点線より上の部分を参
照して、非ブランチ形命令のためのマシン出力位
相を説明する。マシン・サブシステムの出力位相
はT1の終りで始まり、データ・バイトをALUレ
ジスタ７１から選択された宛先へ転送するように
機能する。この宛先は、ゲーテツド駆動器１１１
及び１１０によつて、バス７３又はバス１５のい
ずれかへ接続される。出力位相中、２つのサブシ
ステムの相互作用に関連していくつかの他の小さ
な機能が生じてよいが、これについては別の機会
に説明する。サブシステムＢの出力位相中、サブ
システムＣはROSからアドレスされた命令を読
出しつつあり、この命令はT7時間にIRデコーダ
５３へ入れられる。 第１１図に示されるように、出力ポート９は出
力位相中ゲーテツド駆動器１１０を介してALU
レジスタ７１へ接続される唯一の宛先である。ゲ
ーテツド駆動器１１０が選択されていれば、バス
１５上のデータはT4時間に外部レジスタ・ロー
ド信号によつて選択されたレジスタへロードされ
る。 他の宛先はゲーテツド駆動器１１１，１１２，
１１４によつて選択的に駆動されるバス７３へ接
続される。１つの時点では、ゲーテツド駆動器１
１１，１１２，１１４の１つがゲートされる。バ
ス７３へ接続されかつゲーテツド駆動器１１１が
選択された時にロードすることができる宛先は、
RAM３８、補助レジスタ６６、マスク・レジス
タ８８、サブシステムＣを含む。マスク・レジス
タは、STM命令の実行中ではT4時間に、SML
命令の実行中ではT5時間にロードされる。 補助レジスタ６６は、FID又はSID命令の実行
中ではT6時間に、SML命令の実行中ではT7時間
に、間接形命令であるEXECUTE INDIRECT
命令又はBRANCH ON REGISTER
INDIRECT命令の実行中ではT4時間にロードさ
れる。 レベル・レジスタは、SML命令の実行中では
T6時間にIRデコーダ５３から直接にロードされ、
トラツプ・サイクルのT6時間では優先順位エン
コーダからロードされる。 RAM３８は出力位相のいくつかの異つた時間
に書込まれてよい。しかし大部分の命令の実行
中、ALUレジスタ７１からのデータ転送はT2時
間に始まる。 次の表は、非ブランチ形命令の源、宛先、バ
ス、及びレジスタ・ロード信号又はRAM書込み
動作の時間を要約したものである。
ト及び補助レジスタからの通路は、或るブランチ
命令の入力位相中に使用される。しかし、データ
源IR３〜６Ｘ及びIR Ｘ３〜６は、ハーフバイト
ALU動作であるREGISTER IMMEDIATE形命
令のために排他的に使用される。 今から第１１図特にその点線より上の部分を参
照して、非ブランチ形命令のためのマシン出力位
相を説明する。マシン・サブシステムの出力位相
はT1の終りで始まり、データ・バイトをALUレ
ジスタ７１から選択された宛先へ転送するように
機能する。この宛先は、ゲーテツド駆動器１１１
及び１１０によつて、バス７３又はバス１５のい
ずれかへ接続される。出力位相中、２つのサブシ
ステムの相互作用に関連していくつかの他の小さ
な機能が生じてよいが、これについては別の機会
に説明する。サブシステムＢの出力位相中、サブ
システムＣはROSからアドレスされた命令を読
出しつつあり、この命令はT7時間にIRデコーダ
５３へ入れられる。 第１１図に示されるように、出力ポート９は出
力位相中ゲーテツド駆動器１１０を介してALU
レジスタ７１へ接続される唯一の宛先である。ゲ
ーテツド駆動器１１０が選択されていれば、バス
１５上のデータはT4時間に外部レジスタ・ロー
ド信号によつて選択されたレジスタへロードされ
る。 他の宛先はゲーテツド駆動器１１１，１１２，
１１４によつて選択的に駆動されるバス７３へ接
続される。１つの時点では、ゲーテツド駆動器１
１１，１１２，１１４の１つがゲートされる。バ
ス７３へ接続されかつゲーテツド駆動器１１１が
選択された時にロードすることができる宛先は、
RAM３８、補助レジスタ６６、マスク・レジス
タ８８、サブシステムＣを含む。マスク・レジス
タは、STM命令の実行中ではT4時間に、SML
命令の実行中ではT5時間にロードされる。 補助レジスタ６６は、FID又はSID命令の実行
中ではT6時間に、SML命令の実行中ではT7時間
に、間接形命令であるEXECUTE INDIRECT
命令又はBRANCH ON REGISTER
INDIRECT命令の実行中ではT4時間にロードさ
れる。 レベル・レジスタは、SML命令の実行中では
T6時間にIRデコーダ５３から直接にロードされ、
トラツプ・サイクルのT6時間では優先順位エン
コーダからロードされる。 RAM３８は出力位相のいくつかの異つた時間
に書込まれてよい。しかし大部分の命令の実行
中、ALUレジスタ７１からのデータ転送はT2時
間に始まる。 次の表は、非ブランチ形命令の源、宛先、バ
ス、及びレジスタ・ロード信号又はRAM書込み
動作の時間を要約したものである。
【表】
今から第２Ａ図及び第２Ｂ図を参照して、
BRANCH AND LINK命令又はBRANCH ON
REGISTER AND LINK命令が実行されている
時、出力位相中でのみ生じるリンク機能について
説明する。 リンク動作の機能は、前述した如く、プログラ
ム・カウンタ５１が次の命令のアドレスを含む
時、時間T2〜T6にプログラム・カウンタ５１の
内容を現在レベルのプログラム・スタツクにある
１対のリンク・レジスタへ転送することである。
状況レジスタ１００のスタツク・ポインタは、２
段RALカウンタによつてアドレスされるべき１
対のレジスタを選択する。転送通路はPCH及び
PCLからゲーテツド駆動器１１２及びフアネル
５６を介してバス７３へ至る。ゲーテツド駆動器
１１２はリンク命令のT2時間にオンになる。ゲ
ーテツド駆動器１１１はT2時間にリンク・デコ
ードによつてオフにされる。駆動器１１２はT7
時間にオフにされる。フアネル５６Ａは、T2時
間にオンにされ、T4時間にオフにされる。フア
ネル５６Ｂは、リンク形命令では、T4時間にオ
ンにされT7時間にオフにされる。PCHはT3時間
にプログラム・スタツクへ読出され、PCLはT4
時間に読出される。スタツク・カウンタ８９Ｂは
T3＋時間にレジスタ対の第２アドレスを選択す
るために１だけ増進される。 SML命令の出力位相中、状況レジスタ１００、
マスク・レジスタ８８、レベル・レジスタ８７が
更新されねばならない。何故ならば、入力位相
中、ARH及びARLは次の命令のアドレスによつ
て更新されるからである。動作はRAMからの５
つの連続的な読出し動作を含み、これらの読出し
動作は入力位相及び出力位相で生じる。５つのア
ドレスはスタツク・カウンタのセツト及び増加に
よつて制御される。最初の２つの読出し動作は入
力位相中に起りT2の終りに完了される。続く３
つの読出し動作はT2の終りに始まり、IRデコー
ダ５３から状況レジスタ１００、マスク・レジス
タ８８、レベル・レジスタ８７へロードされる。
ALUレジスタ７１はこの転送に関係しない。
SML命令の出力位相中に生じる上記３つの転送
は第５Ｃ図のタイミング・チヤートに示される通
りであり、前にSML命令の動作及びLSR、LMR
及びLAUXロード信号の発生に関連して説明し
た。今から出力位相におけるFID及びSID命令の
ための補助レジスタ増加機能について説明する。 FID又はSID命令を実行している時の出力位相
中に、補助レジスタの内容はALUへ転送され、
そこで１を加算されることによつて選択的に増加
され、次いでその結果は補助レジスタへ戻されか
つメモリのロケーシヨン00へ新しい値として入れ
られる。補助レジスタ６６の内容はフアネル７９
Ａ，７８Ｂを介してALUへ転送され、T5時間に
ALUレジスタ７１へロードされる。補助レジス
タはT6時間にバス７３からロードされ、RAMは
T6時間を開始時としてバス７３により更新され
る。IRデコーダから来るビツト４によつて決定
される制御信号８０Ｃは、補助レジスタの現在値
へ１を加算すべきかどうかを決定する。 出力位相の説明すべき最後の機能は、トラツ
プ・サイクルに関連したものである。トラツプ・
サイクルの入力中、プログラム・カウンタの内容
は現在レベルのプログラム・スタツク・レジスタ
対０へ転送される。出力位相中、状況レジスタ及
びマスク・レジスタはプログラム・スタツクへ転
送される。トラツプ・サイクルはメモリへの４つ
の連続的書込み動作を含む。これらの書込み動作
は、正しい時間順序で３個の別個の駆動器をゲー
トすることによつてデータをバス７３に置く。 入力位相中、駆動器１１２はT0から位相１の
終りまで付勢される。駆動器１１４は、状況レジ
スタの内容をプログラム・スタツクに転送するた
めに、位相２の始めからT4の始めまで付勢され
る。ゲーテツド駆動器１１１は、マスク・レジス
タの内容をプログラム・スタツクへ転送するため
に、T4からT7の終りまで付勢される。 要するに、サブシステムＢが命令を実行してい
る時の出力位相は、入力位相中にALUレジスタ
７１へ入れられた１バイトのデータを選択された
宛先へ転送する主たる機能を含む。宛先の１つは
サブシステムＣである。サブシステムＣは或るブ
ランチ形命令のために選択される。この場合、可
能な部分アドレスはサブシステムＢの入力位相中
に選択されたデータ源からALUレジスタへ転送
される。サブシステムＢの入力位相が、非ブラン
チ形命令の実行時のように、非アドレス・データ
をALUレジスタへ転送することを含む場合には、
データは出力方相のT4時間に選択された宛先レ
ジスタに記憶され、出力位相の残りの時間では補
助レジスタの増進、EXECUTE形命令に関する
プログラム・カウンタの更新禁止、状況レジスタ
更新等のハウスキーピング機能が行われる。 トラツプから割込みへの変換 これから第１２図及び表及びを参照して、
トラツプ要求信号によつて生じた割込み地点へプ
ログラムを戻せるようトラツプ要求を完全な割込
みへ変換する方法について説明する。前述した如
く、トラツプ・ハードウエア・サイクルは３つの
主たる機能を実行する。第１の機能はトラツプ信
号の優先順位レベルへ直接に関連しかつマシン・
レベルへ関連したARLへアドレスを与えること
である。第２の機能はマシン・アドレス及びマシ
ン状況を限定する４個のレジスタの内容をプログ
ラム・スタツク中の所定レジスタへ転送すること
である。最後の機能はマシンが新しいレベルで動
作するようレベル・レジスタを更新することであ
る。 もしトラツプ・システムがプログラム化された
戻り中断モードで動作すべき場合、戻り動作で使
用される命令の数を簡略化するため、RAMのい
くつかの領域が最後の段階で設定される。メモリ
の或る領域（例えば、バツフア・アドレス00）は
レベル・ポインタ・レジスタLPRとして指定さ
れる。更に、前のレベルのアドレスを保持するた
め、各レベルのためのレジスタｘ“Ｆ”が使用さ
れる。このレジスタはラスト・レベル・レジスタ
LLR−Ｎと呼ばれる。ここでＮは現在レベルを
表わす。前述した如く、トラツプ・ハードウエ
ア・サイクルの後に実行されるべき次の命令の
ROSアドレスは前もつて限定されている。前も
つて限定されたアドレスは少なくとも４つのアド
レスだけ離れており、従つてブランチ命令が実行
される前に、３個の順次の命令が実行される。次
の表は前もつて限定されたROSアドレスとト
ラツプ信号とを示す。 表 ROSアドレス トラツプ信号 0000 ０ 0001 １ 0002 ２ 0003 0004 0005 0006 ３ 0007 0008 0009 000A ４ 000B 000C 000D 000E ５ 000F 0000 0010 0011 ６ 0012 0013 0014 0015 ７ もしトラツプ信号が完全な割込みへ変換される
べきであれば、トラツプ割込みメカニズムを再整
備する前に、監査証跡（AUDIT TRAIL）を実
行しなければならない。最初の命令はFETCH
IMMEDIATE命令である。この命令は新しいレ
ベルのレベル・ポインタ・レジスタLPRの内容
をレジスタLLRへ転送する。第２の命令は
LOAD REGISTER IMMEDIATE命令である。
この命令は補助レジスタへ新しいレベルを表わす
16進値をロードする。第３の命令はSTORE
IMMEDIATE命令である。この命令は補助レジ
スタの内容をレベル・ポインタ・レジスタLPR
へ転送する。今やLPRは新しい現在のレベルを
指示する。第４の命令はトラツプ要求のレベルへ
サービスを与える主たるサブルーチンへのブラン
チ命令である。勿論、トラツプ・システムが
STM命令によつて再整備されなければ、迅速な
トラツプ命令を実行した後に、監査証跡のための
３個の命令を開始することが可能である。ゼロ・
レベルを除く全レベルのための主たるサブルーチ
ンは、最後のレベルへのレベル変更を可能とする
マイナー・サブルーチンで終了しなければならな
い。ゼロ・レベルのための主たるサブルーチン
は、待ちループと共に終了することができる。マ
イナー・サブルーチンはｘ“00”のSET MARK
命令と共に開始する。この命令は如何なるトラツ
プ要求信号も承諾されないようにする。次の命令
はFIM命令である。この命令は前のレベルを含
んでいる現在レベルのレジスタｘ“Ｆ”の内容を
レベル・ポインタ・レジスタへ転送する。
BRANCH ON REGISTER命令は現在レベルに
おけるｘ“Ｆ”を使用してSML表のためのアドレ
スを発生する。この表はレジスタｘ“Ｆ”のため
に指定されたレベルに対するSML命令を選択す
る。SML表は下記に示され、ROSアドレスとそ
のアドレスに記憶された命令とを示す。 表 ROSアドレス 命令 0F00 SML0R.P.00 0F01 SML1R.P.00 0F02 SML2R.P.00 0F03 SML3R.P.00 0F04 SML4R.P.00 0F05 SML5R.P.00 0F06 SML6R.P.00 0F07 SML7R.P.00 SML命令の実行は、マシンが中断された新し
いレベルの地点へマシンを戻す。 上記のステツプは、レベル０への戻りがなされ
トラツプ要求が係属しなくなるまで、各々の主た
るサブルーチンの終りで反復される。 第１２図の流れ図は自明であり、詳細な説明を
要しないであろう。 データ転送制御 今から、制御ユニツト１１とデイスク駆動装置
１３との間の双方向性データ転送を制御するマイ
クロ制御装置の動作を説明する。３種の動作が起
る。即ち、選択動作は制御ユニツト１１を指定さ
れた制御装置（controller）及び装置（dovice）
へ接続し、IMMEDIATE動作は単一の制御命令
を制御装置へ転送すると共に１バイトの情報を制
御装置へ（又はそこから）転送し、
EXTENDED動作は制御装置中で一連の事象を
開始するが、これらの事象は制御インターフエイ
ス及びフアイル制御インターフエイスの間で多く
の転送が生じることを必要とする。 選択動作 デイスク駆動装置の選択動作は制御ユニツトが
制御装置又は装置アドレスを含む１バイトのデー
タをバス・アウトにより制御装置へ送り、選択タ
グ“83”をタグ・バスにより送ることを含む（第
４図）。選択保持及びタグ・ゲートはアクチブに
なる。選択が完了した時、制御装置はタグ有効選
択アクチブ、「通常の終了」信号に応答する。こ
れらの信号が受取られた時、制御ユニツトはタ
グ・ゲートを脱勢する。バス・インは選択された
制御装置のアドレスを戻す。選択アクチブは、選
択保持が降下するまでアクチブのままである。第
４図は上記の選択動作を示すチヤートである。 第１Ａ図及び第１Ｂ図を参照する。CTLバ
ス・アウトはフアネル０へ接続され、CTLタ
グ・バスはフアネル１へ接続され、高順位タグ・
ビツト８はフアネル１の低順位段へ接続される。
CTL選択保持はフアネル２の段１へ接続され、
CTLタグ・ゲートはフアネル２の段０へ接続さ
れる。CTLタグ有効はレジスタの段１へ接続さ
れる。CTLバス・インはレジスタ７へ接続され、
選択アクチブ及び「通常の終了」はレジスタ２の
段０及び２へ接続される。装置選択バスは外部レ
ジスタ９へ接続され、装置タグ・バスは外部レジ
スタ１１の段４〜７へ接続され、装置バス・アウ
トは、レジスタ０へ接続される。装置タグ・ゲー
トは外部レジスタ６の段０へ接続され、装置選択
保持はレジスタ６の段１へ接続される。注意／選
択応答バスはフアネル１０へ接続され、装置バ
ス・インはフアネル７へ接続され、装置タグ有効
はフアネル１２の段５へ接続される。 選択動作は制御ユニツトが選択された制御装置
及び駆動装置のアドレスをCTLバス・アウト上
に置き、“83”のタグをCTLタグ・バス上に置
き、CTLタグ・ゲートを発生することによつて
開始される。CTLタグ・ゲートが上昇すると、
トラツプ０要求信号が生じる。この信号はトラツ
プ・サイクルを強制してアドレス・レジスタをア
ドレスx03へセツトする。 アドレス003に記憶された命令はＲ−Ｒ形加算
命令であり、16進値9061を有する。この命令はフ
アネル１の内容を内部レジスタ０へ転送する。こ
のレジスタは補助レジスタである。補助レジスタ
の内容は、タグ・バスとフアネル１との接続のた
めに、“83”ではなく“13”として記憶される。
この命令の実行中、プログラム・カウンタは１だ
け増進されて004となり、それがアドレス・レジ
スタへロードされる。 アドレス004に記憶された命令はBOR命令であ
り、16進コードC890を有する。この命令の機能
は、内部レジスタ０の内容13をページ・アドレス
８へ加算することによつて次の命令のアドレスを
発生することである。その結果、アドレス８１３
を生じる。 アドレス８１３に記憶された命令はBR命令で
あり、16進値026Fを有する。従つて、ブラン
チ・アドレスは026Fである。 アドレス026Fに記憶された命令はBOB命令で
あり、16進値2262を有する。この命令の機能はフ
アネル２のビツト３の値をテストしてそれが１で
あるかどうかを調べることであり、それが１であ
れば２の増分値を現在のアドレスへ加える。フア
ネル２のビツト３は配線された制御装置アドレス
と、CTLバス・アウト上の制御装置アドレスと
をハードウエア的に比較することによつて生じ
る。現在のアドレス026Fは２だけ増進され、次
のアドレスは0271となる。 アドレス0271に記憶された命令はSIM命令であ
り、16進値40A8を有する。この命令の機能は、
フアネル０（CTLバス・アウト）の値をローカ
ル記憶機構のアドレス２８に記憶することであ
る。プログラム・カウンタは１だけ増進され、次
のアドレスは0272となる。 0272に記憶された命令はBOB命令であり、16
進値2DAFを有する。この命令の機能はフアネル
１５のビツト５の値（エラー警報信号）を調べる
ことである。もしビツト５が１であればエラーが
存在し、テストは真である。この場合、５の増分
値が現在のアドレスへ加えられ、新しいアドレス
0277が形成される。 0277に記憶された命令はLRI命令であり、16進
値B117を有する。この命令の機能は定数17を内
部レジスタ１へロードし、CTLバス・アウト上
の制御装置アドレス・ビツトをマスク・アウトす
ることである。レジスタ１は値17を含む。プログ
ラム・カウンタが増進されて、次のアドレスは
0278となる。 アドレス0278に記憶された命令はＲ−Ｒ形
AND命令であり、16進値9100を有する。これは
フアネル０及び内部レジスタ１に関連している。
値17と42とをAND結合した結果は02となる。こ
れは仮定された装置アドレスであり、内部レジス
タ１に記憶される。プログラム・カウンタが増進
され、次のアドレスは0279となる。 アドレス0279に記憶された命令はBOR命令で
あり、16進値C991を有する。これは命令ビツト
４〜８及び内部レジスタ１の内容（02）によつて
指定されるページ09へアドレスする無条件ブラン
チ命令である。ブランチは装置アドレス02をビツ
ト有意アドレスへ変換する表（TABLE）に対し
てなされる。新しいアドレスは0902であり、プロ
グラム・カウンタは027Aへ増進される。 アドレス0902に記憶された命令はLRI命令であ
り、16進値B120を有する。この命令は定数値20
を内部レジスタ１へ転送する。プログラム・カウ
ンタ027Aはアドレス・レジスタへ転送される。
次の命令は0279に記憶されたBOR命令の自動リ
ンク機能によつてアドレス027Aに置かれている。 027Aに記憶された命令はＲ−Ｒ形MOVE命令
であり、16進値89D1を有する。この命令は内部
レジスタ１の内容（20）を外部レジスタ９へ転送
する。プログラム・カウンタは１だけ増進され、
従つて次のアドレスは027Bとなる。 027Bに記憶された命令はLRI命令であり、16
進値A640を有する。この命令の機能は定数（40）
を外部レジスタ６へロードすることである。これ
は装置選択保持をオンにする。選択保持がオンで
あり、外部レジスタ９の装置アドレスは２０であ
るから、装置２が選択される。プログラム・カウ
ンタが増進され、従つて次のアドレスは027Cと
なる。 027Cに記憶された命令はＲ−Ｒ形MOVE命令
であり、16進値87CAを有する。この命令の機能
は、条件テスト論理ユニツトによつて全ての８ビ
ツトが０であるかどうかを検査するため、外部フ
アネル１０へ接続された装置選択バス上のデータ
をマイクロ・データ・バスを介して外部レジスタ
７へ転送することである。もし全てのビツトが０
であれば、如何なる装置も応答せず、CC1は１へ
セツトされる。もし応答する装置があれは、CC1
は０へセツトされる。プログラム・カウンタはア
ドレス027Dへ増進される。 027Dに記憶された命令はBOC命令であり、16
進値3490を有する。もし如何なる装置も選択され
なければ、プログラムはそのような状況を処理す
るために適当なサブルーチンへブランチする。し
かし、装置２が応答したので、テストは虚であり
ブランチは生じない。従つて、次の命令は027E
に記憶されている。 027Eに記憶された命令はFETCH
IMMEDIATE命令であり、16進値4730を有す
る。この命令の機能は、内部記憶位置３０に記憶
された制御装置アドレスを取つて、それをCTL
バス・インへ接続された外部レジスタ７へ置くこ
とである。プログラム・カウンタは１だけ増加さ
れ、従つて次の命令は027Fにある。 027Fに記憶された命令はLOAD REGISTER
IMMEDIATE命令であり、16進値A197を有す
る。この命令の機能は定数（97）を外部レジスタ
１へロードすることである。外部レジスタ１は
CTL制御線へ接続されている。従つて、外部レ
ジスタ７がCTLバス・インへゲートされ、CTL
タグ有効がオフにされた時、CTLタグ有効がゲ
ートされ「通常の終了」がオフにされる。プログ
ラム・カウンタは0280へ増進される。 0280に記憶された命令はLOAD REGISTER
IMMEDIATE命令であり、16進値A2E0を有す
る。この命令の機能は定数（E0）を外部レジス
タ２へロードすることである。これはCTL選択
アクチブ、CTLタク有効、CTL「通常の終了」を
オンにする。プログラム・カウンタは次の命令の
ために0281へ増進される。 0281に記憶された命令はLOAD REGISTER
IMMEDIATE命令であり、16進値BF40を有す
る。この命令の機能は40の新しいシーケンス・バ
イトを内部レジスタ１５へロードすることであ
る。新しいシーケンス・バイトを限定する定数40
はマイクロプログラム中の基準地点「選択された
状況」を恣意的に限定する定数である。プログラ
ム・カウンタは１だけ増進されて028てとなる。 アドレス0282に記憶された命令はＲ−Ｒ形排他
的OR命令であり、16進値914Aを有する。この命
令の機能は、選択された駆動装置のビツト有意ア
ドレスを与えられたフアネル１０の出力と、902
に置かれた命令によつてCTLバス・アウトから
発生されたビツト有意装置アドレスを含む内部レ
ジスタ１の内容とを、排他的OR結合することで
ある。双方の値は等しい筈であるから、結果はオ
ール・ゼロとなり、CC1がセツトされる。プログ
ラム・カウンタは0283へ増進される。 アドレス0283に記憶された命令はBRANCH
ON CONDITION命令であり、16進値34A1を有
する。テストされる条件はCC1である。もしCC1
がオフであれば、適当なサブルーチンへブランチ
がなされる。何故ならば、前の命令はCC1をオン
にしないことによつてエラーを示したからであ
る。CC1はオンであるから、テストは真でありブ
ランチは取られない。次の命令は0284に置かれて
いる。 アドレス0284に記憶された命令はBOB命令で
あり、16進値2506を有する。この命令の機能はフ
アネル６のビツト０がオンであるかどうかを検査
することである。フアネル６のビツト０はサービ
ス・テストが行われていることを示す。従つて、
ビツト０は０であり、５の増分値が現在のプログ
ラム・カウンタ値へ加えられる。従つて、次のア
ドレスは0289となる。 アドレス0289に記憶された命令はLRI命令であ
る。この命令の機能はトラツプ・システムを再調
整し、装置タグ・ゲートを下降せしめることであ
る。プログラム・カウンタは027Cへ増進される。 0289に記憶された命令はＲ−Ｒ形MOVE命令
であり、16進値90DFを有する。この命令の機能
は内部レジスタ１５の内容を内部レジスタ０又は
補助レジスタへ転送することである。レジスタ１
５は40を含み、従つてアドレス003に記憶された
BRANCH ON REGISTER命令のために補助レ
ジスタが使用される。アドレス003は次のトラツ
プに応答してアドレスされる。プログラム・カウ
ンタは028Aへ増進される。 028Aに記憶された命令はSET MASK命令で
あり、C1A2の16進値を有する。この命令の機能
は内部レジスタ２の定数FFをマスク・レジスタ
８８へ転送することである。定数FFは全てのト
ラツプを許しトラツプ・レジスタ８５を再調整す
る。プログラム・カウンタは027Bへ増進される。 027Bに記憶された命令はBRANCH命令であ
り、16進値02B1を有する。次のアドレスは02B1
である。 02B1に記憶された命令はBOB命令であり、16
進値2046を有する。この命令の機能はフアネル６
のビツト１が０かどうかをテストし、もしテスト
が真であれば０の増分値を加えることである。フ
アネル６のビツト１はサービス・テストが実行さ
れている時にのみ１である。従つてマイクロ制御
装置は、CTLタグ・ゲートによつてトラツプが
制御装置をアドレス003へ強制するまで、アドレ
ス02B1で待機する。これは実際上マイクロ制御
装置のための遊休ループである。 TRANSMIT ID（識別情報転送） TRANSMIT ID指令は、各々の読出し又は書
込み指令の前に、制御ユニツトにより制御装置へ
向けて発生される。TRANSMIT ID指令は、
EXTENDED動作の例である。この場合、５バ
イトのデータが制御ユニツトから制御装置へ転送
される。続く読出し又は書込み動作では、選択さ
れたレコードを実際に読出し又は書込む前に、
TRANSMIT ID指令により記憶された識別情報
とデイスク上のレコードのアドレスとが、制御装
置によつて比較される。TRANSMIT ID指令は
制御ユニツトを制御装置へ接続するケーブルにつ
いてビツト及びバイト信号伝播時間を較正するた
めに使用できる。これは続く書込み動作で記録さ
れるデータの最初のバイトが正しい時間に要求さ
れ、レコード・セグメントが磁気変換器の下を通
過している時、最初のバイトが正しい時間に制御
装置へ到着するようにする。この較正方法は各種
のマシンで異つた長さのケーブルがタイミング・
エラーを起すのを防止する。TRASMIT ID指令
に関する以下の説明では、同期イン経過時間はロ
ーカル記憶機構アドレス３５及びレジスタ４に記
憶されている。 制御ユニツトとデイスク駆動装置との間のデー
タ転送は、２つの大きなデータ通路を介して起
る。これまで、マイクロ制御装置から第２の装置
へ至るビツト並列データ通路に関して説明した。
第２のデータ通路は制御ユニツトからデイスク駆
動装置の記憶回路へ至る直列読出し書込みチヤネ
ルである。このチヤネルの機能は制御ユニツトか
らのデータ・バイトをデイスク駆動装置のための
符号化されたビツト直列データへ変換することで
ある。デイスク駆動装置の記憶回路はこのビツト
直列データをトラツクに沿つて記録することがで
きる。記録されるトラツクはマイクロ制御装置の
出力ポートを介して駆動装置へ与えられたビツト
並列データによつて選択される。 更に、直列読出し書込みチヤネルは、フアネル
から読出された符号化ビツト直列データを制御ユ
ニツトのためのビツト並列データへ変換するため
に、読出し転送モードで動作する。上記２つの主
たるデータ通路は、制御ユニツトの制御下で独立
して動作することが可能である。読出し又は書込
み動作中、制御ユニツトの共通インターフエイス
に対する直列チヤネル接続を制御するため、デイ
スク駆動装置の制御装置を使用することができ
る。 しかしこれらの構成では、制御装置と直列チヤ
ネルとの間でデータを転送することはできない。
直列チヤネルが望ましい理由は、記録されるデー
タ・バイトのフオーマツト化が制御ユニツト、又
はデイスク駆動制御装置、又は制御ユニツトへ組
込まれた或る種の特別なハードウエア・システム
ではなくデイスク駆動制御装置の直接の制御の下
で達成できるからである。本発明のマイクロ制御
装置を使用して、デイスク駆動装置のための直列
読出し書込みチヤネルを制御するシステムは、関
連出願に説明されている。そのシステムにおい
て、制御ユニツトからのデータは直接にマイクロ
プロセツサへ、又は直列チヤネルを介してマイク
ロプロセツサへ選択的に送ることができる。マイ
クロプロセツサ中のデータは直接に出力ポートへ
送るか、又は直列チヤネルを介して出力ポートへ
送ることができる。マイクロ制御装置と直列読出
し書込みチヤネルとの間のインターフエイスは、
直列読出し書込みチヤネルのデータ・レジスタと
マイクロ制御装置の入力又は出力ポートとを含
む。 説明されるべきTRANSMIT ID動作の間に、
直列読出し書込みチヤネルのデータ・レジスタ及
びフアネル３を介して、５個のデータ・バイトが
マイクロ制御装置の内部レジスタへ転送される。 １ブロツクのデータがマイクロ制御装置へ送ら
れている時、マイクロプロセツサへのエントリイ
として、直列読出し書込みチヤネルが使用され
る。TRANSMIT IDタグがデコードされる時に
分かるように、それはCTLアウト・バスのため
にデータ・レジスタへの接続を選択し、同期イン
同期アウト・パルス同期化システムの制御の下
で、データ・ブロツクを送らせる。 TRANSMIT ID動作が実行されている時のマ
イクロ制御装置の動作は、TRANSMIT IDタグ
がデコードされタグ有効信号が制御ユニツトへ戻
される時点で開始される。アドレス0489に記憶さ
れた最初の命令はLOAD REGISTER
IMMEDIATE（LRI）命令であり、これは16進値
A240を有する。この命令の機能は定数（40）を
外部レジスタ２へロードすることである。これは
制御ユニツトへタグ有効信号を与える。プログラ
ム・カウンタは１だけ増進されてアドレス0499と
なる。 アドレス0499に記憶された命令はFETCH
IMMEDIATE（FIM）命令であり、これは16進
値5135を有する。この命令の機能はローカル貯蔵
機構アドレス３５の内容をレジスタ１へ転送する
ことである。ローカル貯蔵機構アドレス３５は前
の動作で記憶された同期イン経過時間バイトを含
む。プログラム・カウンタは049Aへ増進される。 049Aに記憶された命令はBRANCH ON BIT
命令（BOB）であり、16進値233Dを有する。こ
の命令の機能は内部レジスタ１３中のビツトをテ
ストすることである。このビツトは前もつて記憶
されており、前のエラー条件を示す。ビツトはオ
フであると仮定されるから、プログラム・カウン
タは049Dへ増進され、次いで049Dへのブランチ
が行われる。 049Dに記憶された命令はLRI命令でありAFF0
の16進値を有する。この命令の機能はECCハー
ドウエアを制御することである。プログラム・カ
ウンタは049Eへ増進される。 049Eに記憶された命令はLRI命令であり、
A402の16進値を有する。この命令の機能は同期
イン信号の制御に関連している。プログラム・カ
ウンタは049Fへ増進される。 049Fに記憶された命令はＲ−Ｒ形MOVE命令
であり、FD1の16進値を有する。この命令の機能
は同期イン信号を制御ユニツトへ向けて発生する
ことである。プログラム・カウンタは04A1へ増
進される。 04A1に記憶された命令はLRI命令でありA380
の16進値を有する。この命令の機能は定数（80）
を外部レジスタ３へロードすることである。この
定数はECCアドレシング・ハードウエアを制御
する。プログラム・カウンタは04A2へ増進され
る。 04A2に記憶された命令はLRI命令であつて
A343の16進値を有する。この命令の機能は定数
（43）を外部レジスタ３へロードすることである。
レジスタ３の出力はデータ・バツフアをデータ・
レジスタへゲートさせ、制御ユニツトから同期ア
ウト信号を受取ることを予期して同期アウト・タ
イミング・エラー論理回路を設定しかつECCハ
ードウエアを能動化する。プログラム・カウンタ
は次のアドレス04A3へ進められる。 04A3に記憶された命令はLRI命令であり16進
値A808を有する。この命令は定数（08）を外部
レジスタ８へ転送する。これは正しい数の同期イ
ン信号がTRANSMIT IDタグ上に発生された
後、同期イン発生回路をオフにすることによつて
データ転送を制御するカウンタへロードされる。
発生される同期イン信号は、そのサイクルのビツ
ト時間に従つて５個又は６個である。もし同期イ
ン信号が０、１、２、３のビツト時間に発生され
るならば、データ制御終了信号は６個の同期イン
信号の後に発生されよう。何故ならば、同期イン
信号はその発生ハードウエアをオンにする命令サ
イクルと同じサイクルに発生することができない
からである。この場合、カウンタは１だけ増加さ
れる。もし同期イン信号がビツト時間５〜７で発
生されるならば、最初の同期イン信号と同期イン
発生器をオンにした命令サイクルと同じサイクル
で発生することができる。従つて、カウンタは８
のままである。プログラム・カウンタは04A4へ
増進される。 04A4に記憶された命令はBOB命令であつて16
進値2251を有する。この命令の機能は内部レジス
タにおけるビツト２の値が０であるかどうかテス
トすることである。内部レジスタ１は同期イン経
過時間バイトを含み、０は４つのビツト時間より
も少ない同期イン経過時間を示す。ビツト２は０
であると仮定され、従つてブランチは行われなの
でプログラム・カウンタは次の命令のためにアド
レス04A5へ増進される。 04A5に記憶された命令はLRI命令であり16進
値A809を有する。この命令の機能は定数（09）
を外部フアネル８へ転送することである。外部フ
アネル８は９を計数した後、データ制御終了信号
を能動化するためカウンタをセツト・アツプす
る。プログラム・カウンタはA406へ増進される。 A406に記憶された命令はBOB命令であつて16
進値2082を有する。この命令は外部フアネル２の
ビツト４（CTLタグ有効）がゼロかどうかテスト
する。この命令はゼロ条件が検出されるまで反復
される。即ち、マイクロプロセツサはCTLタグ
有効信号が降下するまでその地点で待機する。次
のサイクルでプログラム・カウンタはアドレス
A407にある次の命令へ進められる。 A407に記憶された命令はLRI命令であり16進
値A6C0を有する。この命令は定数（C0）を外部
レジスタ６へ記憶する。それによつて装置選択保
持信号及び装置タグ・ゲート信号が上昇される。
プログラム・カウンタはA408へ増進される。 A408に記憶された命令はLRI命令であり16進
値A820を有する。この命令は定数20を外部レジ
スタ８へロードする。又、04A5に記憶された命
令によつてフアネル８へ与えられた９の計数値が
カウンタへロードされる。更に、それはデータ制
御終了論理及びカウンタ桁上げトラツプを能動化
する。プログラム・カウンタは04A9へ増進され
る。 04A9に記憶された命令はBOB命令であつて16
進値2CD4を有する。この命令の機能は内部レジ
スタ４におけるビツト３が１かどうかをテストす
ることである。内部レジスタ４はバイト時間との
関係で同期イン経過時間バイトを含む。もし同期
イン経過時間バイトが２バイトであれば、プログ
ラム・カウンタは４だけ増進されてアドレス
04ADを指す。 04ADに記憶された命令はBOB命令であつて16
進値3800を有する。この命令の何は動作も行わず
タイミング目的にのみ使用される。プログラム・
カウンタは04AEへ増進される。 04AEに記憶された命令はLRI命令であつて16
進値A401を有する。この命令は定数（01）を外
部レジスタ４へロードし、それによつて最初の同
期イン信号が制御装置から制御ユニツトへ発生さ
れる。プログラム・カウンタは04AFへ増進され
る。 04AFに記憶された命令はLRI命令であり16進
値A421を有する。この命令は定数21をレジスタ
４へロードし、それによつて第２同期イン信号が
発生される。プログラム・カウンタは04B0へ増
進される。 04B0に記憶された命令はLRI命令であり16進
値A461を有する。この命令は定数61を外部レジ
スタ４へロードし、それによつて第３同期イン信
号が発生され、かつ同期アウト予期信号がオンに
される。この命令の実行中に第１同期アウト信号
が到着し、第1IDバイトがデータ・バツフア・レ
ジスタからデータ・レジスタへゲートされる。プ
ログラム・カウンタは04B1へ進む。 04B1に記憶された命令はＲ−Ｒ形命令であつ
て、データ・レジスタの出力を与えられた外部フ
アネル３から内部レジスタ６へデータを転送す
る。従つて、第1IDバイトは内部レジスタ６に記
憶され、プログラム・カウンタはアドレス04B2
へ進められる。 04B2は記憶された命令はＲ−Ｒ形命令であつ
て、これは前述した如くIDバイト２を内部レジ
スタ７へ記憶させる。次のアドレスは04B3であ
る。 04B3に記憶された命令はＲ−Ｒ形命令であつ
て、これはIRバイト３を内部レジスタ８へ記憶
させる。次の命令は04B4にある。 04B4に記憶された命令はSTORE
IMMEDIATE命令であつて16進値43AEを有す
る。この命令はIDバイト４をローカル記憶機構
アドレス２Ｅに記憶する。プログラム・カウンタ
は04B5へ進められる。 04B5に記憶された命令はLRI命令であつて16
進値A302を有する。この命令は定数（02）を外
部レジスタ３へ置き、それによつてECCハード
ウエアが停止され、外部レジスタ１５からデー
タ・レジスタへ最後のIDバイトがゲートされる。 TRANSMIT ID動作は一般的なハウスキーピ
ング機能を含む若干の他の命令によつて完了され
る。
BRANCH AND LINK命令又はBRANCH ON
REGISTER AND LINK命令が実行されている
時、出力位相中でのみ生じるリンク機能について
説明する。 リンク動作の機能は、前述した如く、プログラ
ム・カウンタ５１が次の命令のアドレスを含む
時、時間T2〜T6にプログラム・カウンタ５１の
内容を現在レベルのプログラム・スタツクにある
１対のリンク・レジスタへ転送することである。
状況レジスタ１００のスタツク・ポインタは、２
段RALカウンタによつてアドレスされるべき１
対のレジスタを選択する。転送通路はPCH及び
PCLからゲーテツド駆動器１１２及びフアネル
５６を介してバス７３へ至る。ゲーテツド駆動器
１１２はリンク命令のT2時間にオンになる。ゲ
ーテツド駆動器１１１はT2時間にリンク・デコ
ードによつてオフにされる。駆動器１１２はT7
時間にオフにされる。フアネル５６Ａは、T2時
間にオンにされ、T4時間にオフにされる。フア
ネル５６Ｂは、リンク形命令では、T4時間にオ
ンにされT7時間にオフにされる。PCHはT3時間
にプログラム・スタツクへ読出され、PCLはT4
時間に読出される。スタツク・カウンタ８９Ｂは
T3＋時間にレジスタ対の第２アドレスを選択す
るために１だけ増進される。 SML命令の出力位相中、状況レジスタ１００、
マスク・レジスタ８８、レベル・レジスタ８７が
更新されねばならない。何故ならば、入力位相
中、ARH及びARLは次の命令のアドレスによつ
て更新されるからである。動作はRAMからの５
つの連続的な読出し動作を含み、これらの読出し
動作は入力位相及び出力位相で生じる。５つのア
ドレスはスタツク・カウンタのセツト及び増加に
よつて制御される。最初の２つの読出し動作は入
力位相中に起りT2の終りに完了される。続く３
つの読出し動作はT2の終りに始まり、IRデコー
ダ５３から状況レジスタ１００、マスク・レジス
タ８８、レベル・レジスタ８７へロードされる。
ALUレジスタ７１はこの転送に関係しない。
SML命令の出力位相中に生じる上記３つの転送
は第５Ｃ図のタイミング・チヤートに示される通
りであり、前にSML命令の動作及びLSR、LMR
及びLAUXロード信号の発生に関連して説明し
た。今から出力位相におけるFID及びSID命令の
ための補助レジスタ増加機能について説明する。 FID又はSID命令を実行している時の出力位相
中に、補助レジスタの内容はALUへ転送され、
そこで１を加算されることによつて選択的に増加
され、次いでその結果は補助レジスタへ戻されか
つメモリのロケーシヨン00へ新しい値として入れ
られる。補助レジスタ６６の内容はフアネル７９
Ａ，７８Ｂを介してALUへ転送され、T5時間に
ALUレジスタ７１へロードされる。補助レジス
タはT6時間にバス７３からロードされ、RAMは
T6時間を開始時としてバス７３により更新され
る。IRデコーダから来るビツト４によつて決定
される制御信号８０Ｃは、補助レジスタの現在値
へ１を加算すべきかどうかを決定する。 出力位相の説明すべき最後の機能は、トラツ
プ・サイクルに関連したものである。トラツプ・
サイクルの入力中、プログラム・カウンタの内容
は現在レベルのプログラム・スタツク・レジスタ
対０へ転送される。出力位相中、状況レジスタ及
びマスク・レジスタはプログラム・スタツクへ転
送される。トラツプ・サイクルはメモリへの４つ
の連続的書込み動作を含む。これらの書込み動作
は、正しい時間順序で３個の別個の駆動器をゲー
トすることによつてデータをバス７３に置く。 入力位相中、駆動器１１２はT0から位相１の
終りまで付勢される。駆動器１１４は、状況レジ
スタの内容をプログラム・スタツクに転送するた
めに、位相２の始めからT4の始めまで付勢され
る。ゲーテツド駆動器１１１は、マスク・レジス
タの内容をプログラム・スタツクへ転送するため
に、T4からT7の終りまで付勢される。 要するに、サブシステムＢが命令を実行してい
る時の出力位相は、入力位相中にALUレジスタ
７１へ入れられた１バイトのデータを選択された
宛先へ転送する主たる機能を含む。宛先の１つは
サブシステムＣである。サブシステムＣは或るブ
ランチ形命令のために選択される。この場合、可
能な部分アドレスはサブシステムＢの入力位相中
に選択されたデータ源からALUレジスタへ転送
される。サブシステムＢの入力位相が、非ブラン
チ形命令の実行時のように、非アドレス・データ
をALUレジスタへ転送することを含む場合には、
データは出力方相のT4時間に選択された宛先レ
ジスタに記憶され、出力位相の残りの時間では補
助レジスタの増進、EXECUTE形命令に関する
プログラム・カウンタの更新禁止、状況レジスタ
更新等のハウスキーピング機能が行われる。 トラツプから割込みへの変換 これから第１２図及び表及びを参照して、
トラツプ要求信号によつて生じた割込み地点へプ
ログラムを戻せるようトラツプ要求を完全な割込
みへ変換する方法について説明する。前述した如
く、トラツプ・ハードウエア・サイクルは３つの
主たる機能を実行する。第１の機能はトラツプ信
号の優先順位レベルへ直接に関連しかつマシン・
レベルへ関連したARLへアドレスを与えること
である。第２の機能はマシン・アドレス及びマシ
ン状況を限定する４個のレジスタの内容をプログ
ラム・スタツク中の所定レジスタへ転送すること
である。最後の機能はマシンが新しいレベルで動
作するようレベル・レジスタを更新することであ
る。 もしトラツプ・システムがプログラム化された
戻り中断モードで動作すべき場合、戻り動作で使
用される命令の数を簡略化するため、RAMのい
くつかの領域が最後の段階で設定される。メモリ
の或る領域（例えば、バツフア・アドレス00）は
レベル・ポインタ・レジスタLPRとして指定さ
れる。更に、前のレベルのアドレスを保持するた
め、各レベルのためのレジスタｘ“Ｆ”が使用さ
れる。このレジスタはラスト・レベル・レジスタ
LLR−Ｎと呼ばれる。ここでＮは現在レベルを
表わす。前述した如く、トラツプ・ハードウエ
ア・サイクルの後に実行されるべき次の命令の
ROSアドレスは前もつて限定されている。前も
つて限定されたアドレスは少なくとも４つのアド
レスだけ離れており、従つてブランチ命令が実行
される前に、３個の順次の命令が実行される。次
の表は前もつて限定されたROSアドレスとト
ラツプ信号とを示す。 表 ROSアドレス トラツプ信号 0000 ０ 0001 １ 0002 ２ 0003 0004 0005 0006 ３ 0007 0008 0009 000A ４ 000B 000C 000D 000E ５ 000F 0000 0010 0011 ６ 0012 0013 0014 0015 ７ もしトラツプ信号が完全な割込みへ変換される
べきであれば、トラツプ割込みメカニズムを再整
備する前に、監査証跡（AUDIT TRAIL）を実
行しなければならない。最初の命令はFETCH
IMMEDIATE命令である。この命令は新しいレ
ベルのレベル・ポインタ・レジスタLPRの内容
をレジスタLLRへ転送する。第２の命令は
LOAD REGISTER IMMEDIATE命令である。
この命令は補助レジスタへ新しいレベルを表わす
16進値をロードする。第３の命令はSTORE
IMMEDIATE命令である。この命令は補助レジ
スタの内容をレベル・ポインタ・レジスタLPR
へ転送する。今やLPRは新しい現在のレベルを
指示する。第４の命令はトラツプ要求のレベルへ
サービスを与える主たるサブルーチンへのブラン
チ命令である。勿論、トラツプ・システムが
STM命令によつて再整備されなければ、迅速な
トラツプ命令を実行した後に、監査証跡のための
３個の命令を開始することが可能である。ゼロ・
レベルを除く全レベルのための主たるサブルーチ
ンは、最後のレベルへのレベル変更を可能とする
マイナー・サブルーチンで終了しなければならな
い。ゼロ・レベルのための主たるサブルーチン
は、待ちループと共に終了することができる。マ
イナー・サブルーチンはｘ“00”のSET MARK
命令と共に開始する。この命令は如何なるトラツ
プ要求信号も承諾されないようにする。次の命令
はFIM命令である。この命令は前のレベルを含
んでいる現在レベルのレジスタｘ“Ｆ”の内容を
レベル・ポインタ・レジスタへ転送する。
BRANCH ON REGISTER命令は現在レベルに
おけるｘ“Ｆ”を使用してSML表のためのアドレ
スを発生する。この表はレジスタｘ“Ｆ”のため
に指定されたレベルに対するSML命令を選択す
る。SML表は下記に示され、ROSアドレスとそ
のアドレスに記憶された命令とを示す。 表 ROSアドレス 命令 0F00 SML0R.P.00 0F01 SML1R.P.00 0F02 SML2R.P.00 0F03 SML3R.P.00 0F04 SML4R.P.00 0F05 SML5R.P.00 0F06 SML6R.P.00 0F07 SML7R.P.00 SML命令の実行は、マシンが中断された新し
いレベルの地点へマシンを戻す。 上記のステツプは、レベル０への戻りがなされ
トラツプ要求が係属しなくなるまで、各々の主た
るサブルーチンの終りで反復される。 第１２図の流れ図は自明であり、詳細な説明を
要しないであろう。 データ転送制御 今から、制御ユニツト１１とデイスク駆動装置
１３との間の双方向性データ転送を制御するマイ
クロ制御装置の動作を説明する。３種の動作が起
る。即ち、選択動作は制御ユニツト１１を指定さ
れた制御装置（controller）及び装置（dovice）
へ接続し、IMMEDIATE動作は単一の制御命令
を制御装置へ転送すると共に１バイトの情報を制
御装置へ（又はそこから）転送し、
EXTENDED動作は制御装置中で一連の事象を
開始するが、これらの事象は制御インターフエイ
ス及びフアイル制御インターフエイスの間で多く
の転送が生じることを必要とする。 選択動作 デイスク駆動装置の選択動作は制御ユニツトが
制御装置又は装置アドレスを含む１バイトのデー
タをバス・アウトにより制御装置へ送り、選択タ
グ“83”をタグ・バスにより送ることを含む（第
４図）。選択保持及びタグ・ゲートはアクチブに
なる。選択が完了した時、制御装置はタグ有効選
択アクチブ、「通常の終了」信号に応答する。こ
れらの信号が受取られた時、制御ユニツトはタ
グ・ゲートを脱勢する。バス・インは選択された
制御装置のアドレスを戻す。選択アクチブは、選
択保持が降下するまでアクチブのままである。第
４図は上記の選択動作を示すチヤートである。 第１Ａ図及び第１Ｂ図を参照する。CTLバ
ス・アウトはフアネル０へ接続され、CTLタ
グ・バスはフアネル１へ接続され、高順位タグ・
ビツト８はフアネル１の低順位段へ接続される。
CTL選択保持はフアネル２の段１へ接続され、
CTLタグ・ゲートはフアネル２の段０へ接続さ
れる。CTLタグ有効はレジスタの段１へ接続さ
れる。CTLバス・インはレジスタ７へ接続され、
選択アクチブ及び「通常の終了」はレジスタ２の
段０及び２へ接続される。装置選択バスは外部レ
ジスタ９へ接続され、装置タグ・バスは外部レジ
スタ１１の段４〜７へ接続され、装置バス・アウ
トは、レジスタ０へ接続される。装置タグ・ゲー
トは外部レジスタ６の段０へ接続され、装置選択
保持はレジスタ６の段１へ接続される。注意／選
択応答バスはフアネル１０へ接続され、装置バ
ス・インはフアネル７へ接続され、装置タグ有効
はフアネル１２の段５へ接続される。 選択動作は制御ユニツトが選択された制御装置
及び駆動装置のアドレスをCTLバス・アウト上
に置き、“83”のタグをCTLタグ・バス上に置
き、CTLタグ・ゲートを発生することによつて
開始される。CTLタグ・ゲートが上昇すると、
トラツプ０要求信号が生じる。この信号はトラツ
プ・サイクルを強制してアドレス・レジスタをア
ドレスx03へセツトする。 アドレス003に記憶された命令はＲ−Ｒ形加算
命令であり、16進値9061を有する。この命令はフ
アネル１の内容を内部レジスタ０へ転送する。こ
のレジスタは補助レジスタである。補助レジスタ
の内容は、タグ・バスとフアネル１との接続のた
めに、“83”ではなく“13”として記憶される。
この命令の実行中、プログラム・カウンタは１だ
け増進されて004となり、それがアドレス・レジ
スタへロードされる。 アドレス004に記憶された命令はBOR命令であ
り、16進コードC890を有する。この命令の機能
は、内部レジスタ０の内容13をページ・アドレス
８へ加算することによつて次の命令のアドレスを
発生することである。その結果、アドレス８１３
を生じる。 アドレス８１３に記憶された命令はBR命令で
あり、16進値026Fを有する。従つて、ブラン
チ・アドレスは026Fである。 アドレス026Fに記憶された命令はBOB命令で
あり、16進値2262を有する。この命令の機能はフ
アネル２のビツト３の値をテストしてそれが１で
あるかどうかを調べることであり、それが１であ
れば２の増分値を現在のアドレスへ加える。フア
ネル２のビツト３は配線された制御装置アドレス
と、CTLバス・アウト上の制御装置アドレスと
をハードウエア的に比較することによつて生じ
る。現在のアドレス026Fは２だけ増進され、次
のアドレスは0271となる。 アドレス0271に記憶された命令はSIM命令であ
り、16進値40A8を有する。この命令の機能は、
フアネル０（CTLバス・アウト）の値をローカ
ル記憶機構のアドレス２８に記憶することであ
る。プログラム・カウンタは１だけ増進され、次
のアドレスは0272となる。 0272に記憶された命令はBOB命令であり、16
進値2DAFを有する。この命令の機能はフアネル
１５のビツト５の値（エラー警報信号）を調べる
ことである。もしビツト５が１であればエラーが
存在し、テストは真である。この場合、５の増分
値が現在のアドレスへ加えられ、新しいアドレス
0277が形成される。 0277に記憶された命令はLRI命令であり、16進
値B117を有する。この命令の機能は定数17を内
部レジスタ１へロードし、CTLバス・アウト上
の制御装置アドレス・ビツトをマスク・アウトす
ることである。レジスタ１は値17を含む。プログ
ラム・カウンタが増進されて、次のアドレスは
0278となる。 アドレス0278に記憶された命令はＲ−Ｒ形
AND命令であり、16進値9100を有する。これは
フアネル０及び内部レジスタ１に関連している。
値17と42とをAND結合した結果は02となる。こ
れは仮定された装置アドレスであり、内部レジス
タ１に記憶される。プログラム・カウンタが増進
され、次のアドレスは0279となる。 アドレス0279に記憶された命令はBOR命令で
あり、16進値C991を有する。これは命令ビツト
４〜８及び内部レジスタ１の内容（02）によつて
指定されるページ09へアドレスする無条件ブラン
チ命令である。ブランチは装置アドレス02をビツ
ト有意アドレスへ変換する表（TABLE）に対し
てなされる。新しいアドレスは0902であり、プロ
グラム・カウンタは027Aへ増進される。 アドレス0902に記憶された命令はLRI命令であ
り、16進値B120を有する。この命令は定数値20
を内部レジスタ１へ転送する。プログラム・カウ
ンタ027Aはアドレス・レジスタへ転送される。
次の命令は0279に記憶されたBOR命令の自動リ
ンク機能によつてアドレス027Aに置かれている。 027Aに記憶された命令はＲ−Ｒ形MOVE命令
であり、16進値89D1を有する。この命令は内部
レジスタ１の内容（20）を外部レジスタ９へ転送
する。プログラム・カウンタは１だけ増進され、
従つて次のアドレスは027Bとなる。 027Bに記憶された命令はLRI命令であり、16
進値A640を有する。この命令の機能は定数（40）
を外部レジスタ６へロードすることである。これ
は装置選択保持をオンにする。選択保持がオンで
あり、外部レジスタ９の装置アドレスは２０であ
るから、装置２が選択される。プログラム・カウ
ンタが増進され、従つて次のアドレスは027Cと
なる。 027Cに記憶された命令はＲ−Ｒ形MOVE命令
であり、16進値87CAを有する。この命令の機能
は、条件テスト論理ユニツトによつて全ての８ビ
ツトが０であるかどうかを検査するため、外部フ
アネル１０へ接続された装置選択バス上のデータ
をマイクロ・データ・バスを介して外部レジスタ
７へ転送することである。もし全てのビツトが０
であれば、如何なる装置も応答せず、CC1は１へ
セツトされる。もし応答する装置があれは、CC1
は０へセツトされる。プログラム・カウンタはア
ドレス027Dへ増進される。 027Dに記憶された命令はBOC命令であり、16
進値3490を有する。もし如何なる装置も選択され
なければ、プログラムはそのような状況を処理す
るために適当なサブルーチンへブランチする。し
かし、装置２が応答したので、テストは虚であり
ブランチは生じない。従つて、次の命令は027E
に記憶されている。 027Eに記憶された命令はFETCH
IMMEDIATE命令であり、16進値4730を有す
る。この命令の機能は、内部記憶位置３０に記憶
された制御装置アドレスを取つて、それをCTL
バス・インへ接続された外部レジスタ７へ置くこ
とである。プログラム・カウンタは１だけ増加さ
れ、従つて次の命令は027Fにある。 027Fに記憶された命令はLOAD REGISTER
IMMEDIATE命令であり、16進値A197を有す
る。この命令の機能は定数（97）を外部レジスタ
１へロードすることである。外部レジスタ１は
CTL制御線へ接続されている。従つて、外部レ
ジスタ７がCTLバス・インへゲートされ、CTL
タグ有効がオフにされた時、CTLタグ有効がゲ
ートされ「通常の終了」がオフにされる。プログ
ラム・カウンタは0280へ増進される。 0280に記憶された命令はLOAD REGISTER
IMMEDIATE命令であり、16進値A2E0を有す
る。この命令の機能は定数（E0）を外部レジス
タ２へロードすることである。これはCTL選択
アクチブ、CTLタク有効、CTL「通常の終了」を
オンにする。プログラム・カウンタは次の命令の
ために0281へ増進される。 0281に記憶された命令はLOAD REGISTER
IMMEDIATE命令であり、16進値BF40を有す
る。この命令の機能は40の新しいシーケンス・バ
イトを内部レジスタ１５へロードすることであ
る。新しいシーケンス・バイトを限定する定数40
はマイクロプログラム中の基準地点「選択された
状況」を恣意的に限定する定数である。プログラ
ム・カウンタは１だけ増進されて028てとなる。 アドレス0282に記憶された命令はＲ−Ｒ形排他
的OR命令であり、16進値914Aを有する。この命
令の機能は、選択された駆動装置のビツト有意ア
ドレスを与えられたフアネル１０の出力と、902
に置かれた命令によつてCTLバス・アウトから
発生されたビツト有意装置アドレスを含む内部レ
ジスタ１の内容とを、排他的OR結合することで
ある。双方の値は等しい筈であるから、結果はオ
ール・ゼロとなり、CC1がセツトされる。プログ
ラム・カウンタは0283へ増進される。 アドレス0283に記憶された命令はBRANCH
ON CONDITION命令であり、16進値34A1を有
する。テストされる条件はCC1である。もしCC1
がオフであれば、適当なサブルーチンへブランチ
がなされる。何故ならば、前の命令はCC1をオン
にしないことによつてエラーを示したからであ
る。CC1はオンであるから、テストは真でありブ
ランチは取られない。次の命令は0284に置かれて
いる。 アドレス0284に記憶された命令はBOB命令で
あり、16進値2506を有する。この命令の機能はフ
アネル６のビツト０がオンであるかどうかを検査
することである。フアネル６のビツト０はサービ
ス・テストが行われていることを示す。従つて、
ビツト０は０であり、５の増分値が現在のプログ
ラム・カウンタ値へ加えられる。従つて、次のア
ドレスは0289となる。 アドレス0289に記憶された命令はLRI命令であ
る。この命令の機能はトラツプ・システムを再調
整し、装置タグ・ゲートを下降せしめることであ
る。プログラム・カウンタは027Cへ増進される。 0289に記憶された命令はＲ−Ｒ形MOVE命令
であり、16進値90DFを有する。この命令の機能
は内部レジスタ１５の内容を内部レジスタ０又は
補助レジスタへ転送することである。レジスタ１
５は40を含み、従つてアドレス003に記憶された
BRANCH ON REGISTER命令のために補助レ
ジスタが使用される。アドレス003は次のトラツ
プに応答してアドレスされる。プログラム・カウ
ンタは028Aへ増進される。 028Aに記憶された命令はSET MASK命令で
あり、C1A2の16進値を有する。この命令の機能
は内部レジスタ２の定数FFをマスク・レジスタ
８８へ転送することである。定数FFは全てのト
ラツプを許しトラツプ・レジスタ８５を再調整す
る。プログラム・カウンタは027Bへ増進される。 027Bに記憶された命令はBRANCH命令であ
り、16進値02B1を有する。次のアドレスは02B1
である。 02B1に記憶された命令はBOB命令であり、16
進値2046を有する。この命令の機能はフアネル６
のビツト１が０かどうかをテストし、もしテスト
が真であれば０の増分値を加えることである。フ
アネル６のビツト１はサービス・テストが実行さ
れている時にのみ１である。従つてマイクロ制御
装置は、CTLタグ・ゲートによつてトラツプが
制御装置をアドレス003へ強制するまで、アドレ
ス02B1で待機する。これは実際上マイクロ制御
装置のための遊休ループである。 TRANSMIT ID（識別情報転送） TRANSMIT ID指令は、各々の読出し又は書
込み指令の前に、制御ユニツトにより制御装置へ
向けて発生される。TRANSMIT ID指令は、
EXTENDED動作の例である。この場合、５バ
イトのデータが制御ユニツトから制御装置へ転送
される。続く読出し又は書込み動作では、選択さ
れたレコードを実際に読出し又は書込む前に、
TRANSMIT ID指令により記憶された識別情報
とデイスク上のレコードのアドレスとが、制御装
置によつて比較される。TRANSMIT ID指令は
制御ユニツトを制御装置へ接続するケーブルにつ
いてビツト及びバイト信号伝播時間を較正するた
めに使用できる。これは続く書込み動作で記録さ
れるデータの最初のバイトが正しい時間に要求さ
れ、レコード・セグメントが磁気変換器の下を通
過している時、最初のバイトが正しい時間に制御
装置へ到着するようにする。この較正方法は各種
のマシンで異つた長さのケーブルがタイミング・
エラーを起すのを防止する。TRASMIT ID指令
に関する以下の説明では、同期イン経過時間はロ
ーカル記憶機構アドレス３５及びレジスタ４に記
憶されている。 制御ユニツトとデイスク駆動装置との間のデー
タ転送は、２つの大きなデータ通路を介して起
る。これまで、マイクロ制御装置から第２の装置
へ至るビツト並列データ通路に関して説明した。
第２のデータ通路は制御ユニツトからデイスク駆
動装置の記憶回路へ至る直列読出し書込みチヤネ
ルである。このチヤネルの機能は制御ユニツトか
らのデータ・バイトをデイスク駆動装置のための
符号化されたビツト直列データへ変換することで
ある。デイスク駆動装置の記憶回路はこのビツト
直列データをトラツクに沿つて記録することがで
きる。記録されるトラツクはマイクロ制御装置の
出力ポートを介して駆動装置へ与えられたビツト
並列データによつて選択される。 更に、直列読出し書込みチヤネルは、フアネル
から読出された符号化ビツト直列データを制御ユ
ニツトのためのビツト並列データへ変換するため
に、読出し転送モードで動作する。上記２つの主
たるデータ通路は、制御ユニツトの制御下で独立
して動作することが可能である。読出し又は書込
み動作中、制御ユニツトの共通インターフエイス
に対する直列チヤネル接続を制御するため、デイ
スク駆動装置の制御装置を使用することができ
る。 しかしこれらの構成では、制御装置と直列チヤ
ネルとの間でデータを転送することはできない。
直列チヤネルが望ましい理由は、記録されるデー
タ・バイトのフオーマツト化が制御ユニツト、又
はデイスク駆動制御装置、又は制御ユニツトへ組
込まれた或る種の特別なハードウエア・システム
ではなくデイスク駆動制御装置の直接の制御の下
で達成できるからである。本発明のマイクロ制御
装置を使用して、デイスク駆動装置のための直列
読出し書込みチヤネルを制御するシステムは、関
連出願に説明されている。そのシステムにおい
て、制御ユニツトからのデータは直接にマイクロ
プロセツサへ、又は直列チヤネルを介してマイク
ロプロセツサへ選択的に送ることができる。マイ
クロプロセツサ中のデータは直接に出力ポートへ
送るか、又は直列チヤネルを介して出力ポートへ
送ることができる。マイクロ制御装置と直列読出
し書込みチヤネルとの間のインターフエイスは、
直列読出し書込みチヤネルのデータ・レジスタと
マイクロ制御装置の入力又は出力ポートとを含
む。 説明されるべきTRANSMIT ID動作の間に、
直列読出し書込みチヤネルのデータ・レジスタ及
びフアネル３を介して、５個のデータ・バイトが
マイクロ制御装置の内部レジスタへ転送される。 １ブロツクのデータがマイクロ制御装置へ送ら
れている時、マイクロプロセツサへのエントリイ
として、直列読出し書込みチヤネルが使用され
る。TRANSMIT IDタグがデコードされる時に
分かるように、それはCTLアウト・バスのため
にデータ・レジスタへの接続を選択し、同期イン
同期アウト・パルス同期化システムの制御の下
で、データ・ブロツクを送らせる。 TRANSMIT ID動作が実行されている時のマ
イクロ制御装置の動作は、TRANSMIT IDタグ
がデコードされタグ有効信号が制御ユニツトへ戻
される時点で開始される。アドレス0489に記憶さ
れた最初の命令はLOAD REGISTER
IMMEDIATE（LRI）命令であり、これは16進値
A240を有する。この命令の機能は定数（40）を
外部レジスタ２へロードすることである。これは
制御ユニツトへタグ有効信号を与える。プログラ
ム・カウンタは１だけ増進されてアドレス0499と
なる。 アドレス0499に記憶された命令はFETCH
IMMEDIATE（FIM）命令であり、これは16進
値5135を有する。この命令の機能はローカル貯蔵
機構アドレス３５の内容をレジスタ１へ転送する
ことである。ローカル貯蔵機構アドレス３５は前
の動作で記憶された同期イン経過時間バイトを含
む。プログラム・カウンタは049Aへ増進される。 049Aに記憶された命令はBRANCH ON BIT
命令（BOB）であり、16進値233Dを有する。こ
の命令の機能は内部レジスタ１３中のビツトをテ
ストすることである。このビツトは前もつて記憶
されており、前のエラー条件を示す。ビツトはオ
フであると仮定されるから、プログラム・カウン
タは049Dへ増進され、次いで049Dへのブランチ
が行われる。 049Dに記憶された命令はLRI命令でありAFF0
の16進値を有する。この命令の機能はECCハー
ドウエアを制御することである。プログラム・カ
ウンタは049Eへ増進される。 049Eに記憶された命令はLRI命令であり、
A402の16進値を有する。この命令の機能は同期
イン信号の制御に関連している。プログラム・カ
ウンタは049Fへ増進される。 049Fに記憶された命令はＲ−Ｒ形MOVE命令
であり、FD1の16進値を有する。この命令の機能
は同期イン信号を制御ユニツトへ向けて発生する
ことである。プログラム・カウンタは04A1へ増
進される。 04A1に記憶された命令はLRI命令でありA380
の16進値を有する。この命令の機能は定数（80）
を外部レジスタ３へロードすることである。この
定数はECCアドレシング・ハードウエアを制御
する。プログラム・カウンタは04A2へ増進され
る。 04A2に記憶された命令はLRI命令であつて
A343の16進値を有する。この命令の機能は定数
（43）を外部レジスタ３へロードすることである。
レジスタ３の出力はデータ・バツフアをデータ・
レジスタへゲートさせ、制御ユニツトから同期ア
ウト信号を受取ることを予期して同期アウト・タ
イミング・エラー論理回路を設定しかつECCハ
ードウエアを能動化する。プログラム・カウンタ
は次のアドレス04A3へ進められる。 04A3に記憶された命令はLRI命令であり16進
値A808を有する。この命令は定数（08）を外部
レジスタ８へ転送する。これは正しい数の同期イ
ン信号がTRANSMIT IDタグ上に発生された
後、同期イン発生回路をオフにすることによつて
データ転送を制御するカウンタへロードされる。
発生される同期イン信号は、そのサイクルのビツ
ト時間に従つて５個又は６個である。もし同期イ
ン信号が０、１、２、３のビツト時間に発生され
るならば、データ制御終了信号は６個の同期イン
信号の後に発生されよう。何故ならば、同期イン
信号はその発生ハードウエアをオンにする命令サ
イクルと同じサイクルに発生することができない
からである。この場合、カウンタは１だけ増加さ
れる。もし同期イン信号がビツト時間５〜７で発
生されるならば、最初の同期イン信号と同期イン
発生器をオンにした命令サイクルと同じサイクル
で発生することができる。従つて、カウンタは８
のままである。プログラム・カウンタは04A4へ
増進される。 04A4に記憶された命令はBOB命令であつて16
進値2251を有する。この命令の機能は内部レジス
タにおけるビツト２の値が０であるかどうかテス
トすることである。内部レジスタ１は同期イン経
過時間バイトを含み、０は４つのビツト時間より
も少ない同期イン経過時間を示す。ビツト２は０
であると仮定され、従つてブランチは行われなの
でプログラム・カウンタは次の命令のためにアド
レス04A5へ増進される。 04A5に記憶された命令はLRI命令であり16進
値A809を有する。この命令の機能は定数（09）
を外部フアネル８へ転送することである。外部フ
アネル８は９を計数した後、データ制御終了信号
を能動化するためカウンタをセツト・アツプす
る。プログラム・カウンタはA406へ増進される。 A406に記憶された命令はBOB命令であつて16
進値2082を有する。この命令は外部フアネル２の
ビツト４（CTLタグ有効）がゼロかどうかテスト
する。この命令はゼロ条件が検出されるまで反復
される。即ち、マイクロプロセツサはCTLタグ
有効信号が降下するまでその地点で待機する。次
のサイクルでプログラム・カウンタはアドレス
A407にある次の命令へ進められる。 A407に記憶された命令はLRI命令であり16進
値A6C0を有する。この命令は定数（C0）を外部
レジスタ６へ記憶する。それによつて装置選択保
持信号及び装置タグ・ゲート信号が上昇される。
プログラム・カウンタはA408へ増進される。 A408に記憶された命令はLRI命令であり16進
値A820を有する。この命令は定数20を外部レジ
スタ８へロードする。又、04A5に記憶された命
令によつてフアネル８へ与えられた９の計数値が
カウンタへロードされる。更に、それはデータ制
御終了論理及びカウンタ桁上げトラツプを能動化
する。プログラム・カウンタは04A9へ増進され
る。 04A9に記憶された命令はBOB命令であつて16
進値2CD4を有する。この命令の機能は内部レジ
スタ４におけるビツト３が１かどうかをテストす
ることである。内部レジスタ４はバイト時間との
関係で同期イン経過時間バイトを含む。もし同期
イン経過時間バイトが２バイトであれば、プログ
ラム・カウンタは４だけ増進されてアドレス
04ADを指す。 04ADに記憶された命令はBOB命令であつて16
進値3800を有する。この命令の何は動作も行わず
タイミング目的にのみ使用される。プログラム・
カウンタは04AEへ増進される。 04AEに記憶された命令はLRI命令であつて16
進値A401を有する。この命令は定数（01）を外
部レジスタ４へロードし、それによつて最初の同
期イン信号が制御装置から制御ユニツトへ発生さ
れる。プログラム・カウンタは04AFへ増進され
る。 04AFに記憶された命令はLRI命令であり16進
値A421を有する。この命令は定数21をレジスタ
４へロードし、それによつて第２同期イン信号が
発生される。プログラム・カウンタは04B0へ増
進される。 04B0に記憶された命令はLRI命令であり16進
値A461を有する。この命令は定数61を外部レジ
スタ４へロードし、それによつて第３同期イン信
号が発生され、かつ同期アウト予期信号がオンに
される。この命令の実行中に第１同期アウト信号
が到着し、第1IDバイトがデータ・バツフア・レ
ジスタからデータ・レジスタへゲートされる。プ
ログラム・カウンタは04B1へ進む。 04B1に記憶された命令はＲ−Ｒ形命令であつ
て、データ・レジスタの出力を与えられた外部フ
アネル３から内部レジスタ６へデータを転送す
る。従つて、第1IDバイトは内部レジスタ６に記
憶され、プログラム・カウンタはアドレス04B2
へ進められる。 04B2は記憶された命令はＲ−Ｒ形命令であつ
て、これは前述した如くIDバイト２を内部レジ
スタ７へ記憶させる。次のアドレスは04B3であ
る。 04B3に記憶された命令はＲ−Ｒ形命令であつ
て、これはIRバイト３を内部レジスタ８へ記憶
させる。次の命令は04B4にある。 04B4に記憶された命令はSTORE
IMMEDIATE命令であつて16進値43AEを有す
る。この命令はIDバイト４をローカル記憶機構
アドレス２Ｅに記憶する。プログラム・カウンタ
は04B5へ進められる。 04B5に記憶された命令はLRI命令であつて16
進値A302を有する。この命令は定数（02）を外
部レジスタ３へ置き、それによつてECCハード
ウエアが停止され、外部レジスタ１５からデー
タ・レジスタへ最後のIDバイトがゲートされる。 TRANSMIT ID動作は一般的なハウスキーピ
ング機能を含む若干の他の命令によつて完了され
る。
第１図は本発明に従うマイクロ制御装置の全体
的機能を示すデータ処理システムのブロツク図、
第１Ａ図は第１図の制御（CTL）インターフエ
イスの詳細を示す図、第１Ｂ図は第１図のフアイ
ル制御（FCI）インターフエイスの詳細を示す
図、第２Ａ図及び第２Ｂ図は本発明に従うマイク
ロ制御装置の全体的データ・フローを示すブロツ
ク図、第２Ｃ図は第２Ａ図のトラツプ・システム
を詳細に示す図、第２Ｄ図は第２Ａ図及び第２Ｂ
図の相互関連を示す図、第２Ｅ図は第２Ａ図の入
力ポートを詳細に示す図、第３図は第２Ａ図及び
第２Ｂ図のマイクロ制御装置を３つの機能的に関
連したサブシステムとして示す図、第４図は選択
された動作に関してインターフエイス線のタイミ
ングを示す図、第５Ａ図乃至第５Ｃ図はマイクロ
制御装置によつて使用される各種の信号のタイミ
ング図、第６Ａ図乃至第６Ｚ及び第６AA図〜第
６FF図はフアネル制御信号を発生する論理回路
を示す図、第７Ａ図は各種のゲーテツド駆動器及
びバスに対するそれらの接続を示す図、第７Ｂ図
乃至第７Ｅ図はゲーテツド駆動器の制御信号を発
生する論理回路を示す図、第８Ａ図乃至第８Ｋ図
は各種のレジスタ・ロード信号を発生する論理回
路を示す図、第９図はマシン入力位相における１
つのサブシステムの詳細図、第１０図はマシン入
力位相における他のサブシステムの詳細図、第１
１図は出力位相におけるマシンの詳細図、第１２
図は選択された命令を使用することによりマイク
ロ制御装置がどのようにして割込み地点へ戻され
るかを示すフローチヤートである。 ８……入力ポート、９……出力ポート、１０…
…マイクロ制御装置、１１……記憶制御ユニツ
ト、１２……ストリング、１３……デイスク駆動
装置、１６……制御（CTL）インターフエイス、
１７……フアイル制御（FCI）インターフエイ
ス、２６……外部アドレス・デコーダ、３８……
RAM、５０……命令アドレス・レジスタ、５１
……プログラム・カウンタ、５２……ROS、５
３……命令レジスタ（IR）デコーダ、５４，５
５，５６，６４，６５……フアネル、６６……補
助レジスタ、７０……ALU、７１……ALUレジ
スタ、７７，７８，７９……フアネル、８５……
トラツプ・レジスタ、８６……優先順位エンコー
ダ、８７……レベル・レジスタ、８８……マス
ク・レジスタ、８９Ａ……位相ラツチ、８９Ｂ…
…RALスタツク・カウンタ、９０……トラツ
プ・サイクル制御ユニツト、９２……トラツプ論
理ユニツト、１００……状況レジスタ、１０１…
…スタツク・ポインタ論理ユニツト、１０２……
条件デコーダ、１０３……条件テスト論理ユニツ
ト、１０４……BOB論理ユニツト、１０５，１
０６……フアネル、１１０，１１１，１１２，１
１４……ゲーテツド駆動器、１３０……可変周波
数発振器クロツク、１３１……3/4クロツク、
“１”，“２”，“３”，“４”，“５”，“６”，“
７”，
“８”，“９”……部分アドレス発生器、Ａ……記
憶装置（ROS）、Ｂ……命令実行サブシステム、
Ｃ……順次命令フエツチ・サブシステム、Ｄ……
制御サブシステム。
的機能を示すデータ処理システムのブロツク図、
第１Ａ図は第１図の制御（CTL）インターフエ
イスの詳細を示す図、第１Ｂ図は第１図のフアイ
ル制御（FCI）インターフエイスの詳細を示す
図、第２Ａ図及び第２Ｂ図は本発明に従うマイク
ロ制御装置の全体的データ・フローを示すブロツ
ク図、第２Ｃ図は第２Ａ図のトラツプ・システム
を詳細に示す図、第２Ｄ図は第２Ａ図及び第２Ｂ
図の相互関連を示す図、第２Ｅ図は第２Ａ図の入
力ポートを詳細に示す図、第３図は第２Ａ図及び
第２Ｂ図のマイクロ制御装置を３つの機能的に関
連したサブシステムとして示す図、第４図は選択
された動作に関してインターフエイス線のタイミ
ングを示す図、第５Ａ図乃至第５Ｃ図はマイクロ
制御装置によつて使用される各種の信号のタイミ
ング図、第６Ａ図乃至第６Ｚ及び第６AA図〜第
６FF図はフアネル制御信号を発生する論理回路
を示す図、第７Ａ図は各種のゲーテツド駆動器及
びバスに対するそれらの接続を示す図、第７Ｂ図
乃至第７Ｅ図はゲーテツド駆動器の制御信号を発
生する論理回路を示す図、第８Ａ図乃至第８Ｋ図
は各種のレジスタ・ロード信号を発生する論理回
路を示す図、第９図はマシン入力位相における１
つのサブシステムの詳細図、第１０図はマシン入
力位相における他のサブシステムの詳細図、第１
１図は出力位相におけるマシンの詳細図、第１２
図は選択された命令を使用することによりマイク
ロ制御装置がどのようにして割込み地点へ戻され
るかを示すフローチヤートである。 ８……入力ポート、９……出力ポート、１０…
…マイクロ制御装置、１１……記憶制御ユニツ
ト、１２……ストリング、１３……デイスク駆動
装置、１６……制御（CTL）インターフエイス、
１７……フアイル制御（FCI）インターフエイ
ス、２６……外部アドレス・デコーダ、３８……
RAM、５０……命令アドレス・レジスタ、５１
……プログラム・カウンタ、５２……ROS、５
３……命令レジスタ（IR）デコーダ、５４，５
５，５６，６４，６５……フアネル、６６……補
助レジスタ、７０……ALU、７１……ALUレジ
スタ、７７，７８，７９……フアネル、８５……
トラツプ・レジスタ、８６……優先順位エンコー
ダ、８７……レベル・レジスタ、８８……マス
ク・レジスタ、８９Ａ……位相ラツチ、８９Ｂ…
…RALスタツク・カウンタ、９０……トラツ
プ・サイクル制御ユニツト、９２……トラツプ論
理ユニツト、１００……状況レジスタ、１０１…
…スタツク・ポインタ論理ユニツト、１０２……
条件デコーダ、１０３……条件テスト論理ユニツ
ト、１０４……BOB論理ユニツト、１０５，１
０６……フアネル、１１０，１１１，１１２，１
１４……ゲーテツド駆動器、１３０……可変周波
数発振器クロツク、１３１……3/4クロツク、
“１”，“２”，“３”，“４”，“５”，“６”，“
７”，
“８”，“９”……部分アドレス発生器、Ａ……記
憶装置（ROS）、Ｂ……命令実行サブシステム、
Ｃ……順次命令フエツチ・サブシステム、Ｄ……
制御サブシステム。
Claims (1)
- 【特許請求の範囲】 １ ２つの外部ユニツト１１，１２の各々から複
数の入力バスを介しデータを受け取ることがで
き、これら２つの外部ユニツトの各々へ複数の出
力バスを介してデータを供給することができ、こ
れら２つの外部ユニツトの間の双方向データ伝送
を制御するマイクロ制御装置１０において、 １マシンサイクルで実行される命令を、個々に
アドレス可能な記憶位置に記憶する記憶手段５２
と、 第１入力Ａ、第２入力Ｂおよび出力８０を有
し、さらに第１入力からのデータまたは第２入力
からのデータを所定の命令に応じて選択的に上記
出力に供給する手段を有するALU（算術演算）ユ
ニツト７０と、 上記記憶手段の出力に接続されて、アドレスさ
れた命令を受け取る命令レジスタ・デコーダ５３
と、 複数のデータ入力の１つを選択的に上記ALU
ユニツトの第１入力に供給する第1ALU入力切換
手段７７と、 複数のデータ入力の１つを選択的に上記ALU
ユニツトの第２入力に供給する第2ALU入力切換
手段７８と、 上記ALUレジスタからゲート１１０を介して
上記第1ALU入力切換手段の１つの入力に伸びる
第１バス１５と、 入力の各々が上記入力バスの各々に接続され、
単一の出力が上記第１バスに接続され、しかもゲ
ート入力およびアドレス入力が備えられた入力ポ
ート８であつて、上記ゲート入力にゲート信号が
供給されるタイミングで上記アドレス入力のアド
レス信号に応じた上記入力を上記出力に択一的切
り換えるものと、 単一の入力が上記第１バスに接続され、出力の
各々が上記出力バスの各々に接続され、しかもゲ
ート入力およびアドレス入力が備えられた出力ポ
ート９であつて、上記ゲート入力にゲート信号が
供給されるタイミングで上記アドレス入力のアド
レス信号に応じた上記出力を上記入力に択一的に
切り換えるものと、 上記命令に応じて上記入力ポートおよび出力ポ
ートに同時にアドレス信号を供給するアドレス・
デコーダ２６と、 上記ゲート入力、ゲート、命令レジスタ・デコ
ーダ、ALUおよびALUレジスタに接続された制
御手段（第３図のサブシステムＤの制御手段）で
あつて、上記記憶手段から１マシンサイクルごと
に命令が読み出されるたびに、上記１マシンサイ
クルの第１の期間に、上記入力ポートのアドレス
された入力から上記ALUを介してバイトデータ
を上記ALUレジスタに転送し、上記１マシンサ
イクルの第２の期間に、上記ALUレジスタから
上記出力ポートのアドレスされた出力にバイトデ
ータを転送するようにするものとを有し、 さらに、上記入力ポートの入力用および上記出
力ポートの出力用に同一のアドレスを用い、アド
レスを行う期間が上記第１の期間か第２の期間か
に応じて上記入力ポートの入力をアドレスするか
上記出力ポートの出力をアドレスするかを判別す
るようにしたことを特徴とするマイクロ制御装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US921147 | 1978-06-30 | ||
| US05/921,147 US4276595A (en) | 1978-06-30 | 1978-06-30 | Microinstruction storage units employing partial address generators |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS621028A JPS621028A (ja) | 1987-01-07 |
| JPS6349241B2 true JPS6349241B2 (ja) | 1988-10-04 |
Family
ID=25444989
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7577079A Granted JPS5528195A (en) | 1978-06-30 | 1979-06-18 | Microcontroller |
| JP61057166A Granted JPS621028A (ja) | 1978-06-30 | 1986-03-17 | マイクロ制御装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7577079A Granted JPS5528195A (en) | 1978-06-30 | 1979-06-18 | Microcontroller |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4276595A (ja) |
| EP (1) | EP0006472B1 (ja) |
| JP (2) | JPS5528195A (ja) |
| AU (1) | AU521818B2 (ja) |
| BR (1) | BR7903492A (ja) |
| CA (1) | CA1121068A (ja) |
| DE (1) | DE2964257D1 (ja) |
| ES (1) | ES482048A1 (ja) |
Families Citing this family (29)
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| JPH021144U (ja) * | 1988-06-16 | 1990-01-08 | ||
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|---|---|---|---|---|
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