JPS6126235B2 - - Google Patents
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- Publication number
- JPS6126235B2 JPS6126235B2 JP14259576A JP14259576A JPS6126235B2 JP S6126235 B2 JPS6126235 B2 JP S6126235B2 JP 14259576 A JP14259576 A JP 14259576A JP 14259576 A JP14259576 A JP 14259576A JP S6126235 B2 JPS6126235 B2 JP S6126235B2
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- Japan
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- active layer
- semiconductor substrate
- plating
- island
- coating
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- Expired
Links
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Description
【発明の詳細な説明】
本発明はシヨツトキ障壁電界効果トランジスタ
の製造方法に関するものである。
の製造方法に関するものである。
従来のシヨツトキ障壁電界効果トランジスタの
構造を第１図に断面図で示す。図において１は
Ga−Asのような半絶縁性基板、２はエピタキシ
ヤル成長されたGa−Asのようなｎ型半導体薄
層、３および４はそれぞれソース電極およびドレ
イン電極でAu−Ge−Pt等の蒸着、合金化によつ
て形成される。５はゲート電極でAIまたはCr−
Au等が用いられる。シヨツトキ障壁電界効果ト
ランジスタを実際に使う場合には、チツプをケー
ス上にマウントした後、ソース、ドレインおよび
ゲートの各電極をボンデイングによりケースに接
続している。この方法では高周波において動作さ
せる際にボンデイング線のインダクタンス、特に
ソースインダクタンスが雑音指数NF、最大有能
利得MAG等の諸特性に悪影響を与える。そこで
このソースインダクタンスを減少させるためにト
ランジスタをペレツタイズした後に、各チツプの
側面にメツキあるいは蒸着等により金属層を形成
してソース電極をチツプ裏面に短絡し、このチツ
プをケースのソース電極上にマウントすることに
よつてソースのボンデイングを省略することが提
唱されている。すなわち、第２図ＡおよびＢに、
従来の製造方法の一例をその工程順にならべた断
面図で示すように、第１図に示した形のチツプに
蒸着カバー６をかぶせて、ソース電極３の一部を
除きソース電極３、ドレイン電極４、ゲート電極
５および能動部分を覆つた状態で左上方から金を
蒸着して金膜７を被着する（第２図Ａ）。次に、
裏面斜め方向より金を蒸着して金膜７′を被着す
る（第２図Ｂ）。
構造を第１図に断面図で示す。図において１は
Ga−Asのような半絶縁性基板、２はエピタキシ
ヤル成長されたGa−Asのようなｎ型半導体薄
層、３および４はそれぞれソース電極およびドレ
イン電極でAu−Ge−Pt等の蒸着、合金化によつ
て形成される。５はゲート電極でAIまたはCr−
Au等が用いられる。シヨツトキ障壁電界効果ト
ランジスタを実際に使う場合には、チツプをケー
ス上にマウントした後、ソース、ドレインおよび
ゲートの各電極をボンデイングによりケースに接
続している。この方法では高周波において動作さ
せる際にボンデイング線のインダクタンス、特に
ソースインダクタンスが雑音指数NF、最大有能
利得MAG等の諸特性に悪影響を与える。そこで
このソースインダクタンスを減少させるためにト
ランジスタをペレツタイズした後に、各チツプの
側面にメツキあるいは蒸着等により金属層を形成
してソース電極をチツプ裏面に短絡し、このチツ
プをケースのソース電極上にマウントすることに
よつてソースのボンデイングを省略することが提
唱されている。すなわち、第２図ＡおよびＢに、
従来の製造方法の一例をその工程順にならべた断
面図で示すように、第１図に示した形のチツプに
蒸着カバー６をかぶせて、ソース電極３の一部を
除きソース電極３、ドレイン電極４、ゲート電極
５および能動部分を覆つた状態で左上方から金を
蒸着して金膜７を被着する（第２図Ａ）。次に、
裏面斜め方向より金を蒸着して金膜７′を被着す
る（第２図Ｂ）。
この方法の欠点は、個々のチツプを取扱わなけ
ればならないため、フオトレジスト等によりメツ
キまたは蒸着のマスキングをすることは容易では
なく、チツプの破損、汚損や工程の煩雑化は避け
難いことである。
ればならないため、フオトレジスト等によりメツ
キまたは蒸着のマスキングをすることは容易では
なく、チツプの破損、汚損や工程の煩雑化は避け
難いことである。
本発明はこのような事情にかんがみ、ソースボ
ンデイング線が不要で特性のすぐれたシヨツトキ
障壁電界効果トランジスタを複雑な工程を伴なう
ことなく、容易に歩留り良く製造することのでき
る製造方法を提供することを目的とする。
ンデイング線が不要で特性のすぐれたシヨツトキ
障壁電界効果トランジスタを複雑な工程を伴なう
ことなく、容易に歩留り良く製造することのでき
る製造方法を提供することを目的とする。
以下本発明を実施例に従い図面を用いて説明す
る。
る。
第３図Ａ〜Ｅは本発明の一実施例を工程順に示
す断面図で、半絶縁性基板１上に形成された
GaAsのようなｎ型半導体薄層２の表面上にソー
ス電極３、ドレイン電極４およびゲート電極５を
形成したのちウエハーを所定の厚さに研磨する
（第３図Ａ）。上記のウエハー貫通孔８をあける部
分を除きフオトレジスト膜９で保護し、ウエハー
をエツチングして所定の位置に貫通孔８をあける
（第３図Ｂ）。エツチング終了後フオトレジスト膜
９をはがし、ソースの一部分を除き、ソース、ド
レインおよびゲートの各電極部分および能動領域
部分をフオトレジスト膜９′でカバーし金メツキ
を行なつて金膜７を被着する（第３図Ｃ）。フオ
トレジスト膜はく離後スクライブを行なうごとに
よつてソース電極を側面を通して裏面に短絡させ
たチツプを得ることができる（第３図Ｄ）。以上
の方法により作成したチツプをケースのソース電
極１０上に直接マウントし、ゲートおよびドレイ
ン電極はボンデイングを行なつてそれぞれケース
のゲート電極１１およびケースのドレイン電極１
２に接続する。１３はケース基板、１４はボンデ
イング線である（第３図Ｅ）。
す断面図で、半絶縁性基板１上に形成された
GaAsのようなｎ型半導体薄層２の表面上にソー
ス電極３、ドレイン電極４およびゲート電極５を
形成したのちウエハーを所定の厚さに研磨する
（第３図Ａ）。上記のウエハー貫通孔８をあける部
分を除きフオトレジスト膜９で保護し、ウエハー
をエツチングして所定の位置に貫通孔８をあける
（第３図Ｂ）。エツチング終了後フオトレジスト膜
９をはがし、ソースの一部分を除き、ソース、ド
レインおよびゲートの各電極部分および能動領域
部分をフオトレジスト膜９′でカバーし金メツキ
を行なつて金膜７を被着する（第３図Ｃ）。フオ
トレジスト膜はく離後スクライブを行なうごとに
よつてソース電極を側面を通して裏面に短絡させ
たチツプを得ることができる（第３図Ｄ）。以上
の方法により作成したチツプをケースのソース電
極１０上に直接マウントし、ゲートおよびドレイ
ン電極はボンデイングを行なつてそれぞれケース
のゲート電極１１およびケースのドレイン電極１
２に接続する。１３はケース基板、１４はボンデ
イング線である（第３図Ｅ）。
本発明の方法を用いることにより、ソースボン
デイング線のインダクタンスによる高周波におけ
るNF、MAG等の諸特性の劣化を防止したシヨツ
トキ障壁電界効果トランジスタを低減された工数
で歩留りよく製造することができる。
デイング線のインダクタンスによる高周波におけ
るNF、MAG等の諸特性の劣化を防止したシヨツ
トキ障壁電界効果トランジスタを低減された工数
で歩留りよく製造することができる。
第１図は従来のシヨツトキ障壁電界効果トラン
ジスタの構造を示す断面図、第２図ＡおよびＢは
従来の製造方法の一例をその工程順に示す断面
図、第３図Ａ〜Ｅは本発明のシヨツトキ障壁電界
効果トランジスタの製造方法の一実施例を工程順
に示す断面図である。 １……半絶縁性基板、２……ｎ型半導体基板、
３……ソース電極、４……ドレイン電極、５……
ゲート電極、６……蒸着カバー、７，７′……金
膜、８……貫通孔、９，９′……フオトレジスト
膜、１０……ケースのソース電極、１１……ケー
スのゲート電極、１２……ケースのドレイン電
極。
ジスタの構造を示す断面図、第２図ＡおよびＢは
従来の製造方法の一例をその工程順に示す断面
図、第３図Ａ〜Ｅは本発明のシヨツトキ障壁電界
効果トランジスタの製造方法の一実施例を工程順
に示す断面図である。 １……半絶縁性基板、２……ｎ型半導体基板、
３……ソース電極、４……ドレイン電極、５……
ゲート電極、６……蒸着カバー、７，７′……金
膜、８……貫通孔、９，９′……フオトレジスト
膜、１０……ケースのソース電極、１１……ケー
スのゲート電極、１２……ケースのドレイン電
極。
Claims (1)
- １ 半絶縁性の化合物半導体基板の一主面上に化
合物半導体能動層を形成し、該半導体能動層をア
イランド状に形成し、該アイランド状化合物半導
体能動層上に電極を形成し、前記半絶縁性基板の
他の主面を研磨して所定の厚さにした後、前記能
動層を耐メツキ被膜で被覆するとともに、アイラ
ンド状化合物半導体能動層近傍の前記半導体基板
に貫通孔を設けた後、該耐メツキ被膜でおおわれ
ない部分の半導体基板の一主面及び裏面のほぼ全
面に金属被膜を被覆し、しかる後前記耐メツキ被
膜を除去することによつて前記アイランド状能動
層上に形成された電極のうち選択された電極を前
記半導体基板の裏面に導出することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14259576A JPS5367374A (en) | 1976-11-27 | 1976-11-27 | Manufacture of schottky barrier field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14259576A JPS5367374A (en) | 1976-11-27 | 1976-11-27 | Manufacture of schottky barrier field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5367374A JPS5367374A (en) | 1978-06-15 |
| JPS6126235B2 true JPS6126235B2 (ja) | 1986-06-19 |
Family
ID=15318948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14259576A Granted JPS5367374A (en) | 1976-11-27 | 1976-11-27 | Manufacture of schottky barrier field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5367374A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612742A (en) * | 1979-07-11 | 1981-02-07 | Fujitsu Ltd | Semiconductor device |
| JPS5678267U (ja) * | 1979-11-07 | 1981-06-25 | ||
| US4403241A (en) * | 1980-08-22 | 1983-09-06 | Bell Telephone Laboratories, Incorporated | Method for etching III-V semiconductors and devices made by this method |
| JPS5749252A (en) * | 1980-09-09 | 1982-03-23 | Matsushita Electronics Corp | Manufacture of semiconductor device |
-
1976
- 1976-11-27 JP JP14259576A patent/JPS5367374A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5367374A (en) | 1978-06-15 |
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