JPS61260723A - 誤り訂正方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明は、パイフェーズマーク変調によりＰＣＭオー
ディオ信号を例えば磁気テープに記録する場合に用いて
好適な誤り訂正方法に関する。

８０発明の概要 この発明は、パイフェーズマーク変調によりＰＣＭオー
ディオ信号を例えば磁気テープに記録する場合に用いて
好適な誤り訂正方法において、バイフェーズマーク変調
規則を用いて誤り検出を行うことにより、伝送系でのエ
ラーを検出し、エラー訂正能力を向上するようにしたも
のである。

Ｃ０従来の技術 例えばテープ幅８酊のＶＴＲの音声信号をＰＣＭ化して
記録する場合に、バイフェーズマーク変諜周が用いられ
る。

このようにＰＣＭオーディオ信号を変調して磁気記録し
た場合においては、従来、エラーデータの検出が復調後
のＰＣＭオーディオ信号からエラー訂正符号を用いてな
され、エラー訂正が可能な場合にはエラー訂正を行い、
エラー訂正が不可能な場合にはエラーデータを平均値等
で補間するようになされていた。

０１発明が解決しようとする問題点 ディジタル信号を磁気記録する場合には、ランダムエラ
ーが多く発生する。つまり、ＰＣＭオーディオ信号を変
調して磁気テープに記録した場合には、磁気テープから
の再生信号の波形歪が生じる。この波形歪によりランダ
ムにエラーデータが発生する。バーストエラーの訂正に
加えて、このようなランダムエラーをも訂正できるエラ
ー訂正符号は、冗長度が大きい符号となる。

したがって、この発明の目的は、エラー訂正符号の冗長
度を増大させずにバイフェーズマークの変調規則を利用
することによりランダムエラーを訂正することができる
誤り訂正方法を提供することにある。

Ｅ９問題点を解決するための手段 この発明は、伝送系でのハイフェーズマーク変調規則に
適合しないパターンを検出し、適合しないパターンを変
調規則にしたがった予想されるパターンに変換し、変換
された予想されるパターンの夫々の誤りをエラー訂正符
号により検出し、誤りのない予想されるパターンを選択
するようにした誤り検出方法である。

Ｆ０作用 バイフェーズマークの変調規則に適合しないパターンを
検出し、適合しないパターンを変調規則に適合した予想
されるパターンに変換する。この予想されるパターンの
夫々の誤りをエラー訂正符号により検出し、誤りのない
予想されるパターンを選択することにより、伝送系にお
いてエラー検出及び訂正を行える。

Ｇ、実施例 この発明の一実施例について、以下の順に図面を参照し
て説明する。

Ｇ１．バイフェーズマーク変調についてＧ２．変調規則
に基づく誤り検出及び誤り訂正Ｇ３．一実施例の詳細な
説明 Ｇ４．エラーパターン検出・変換回路の一例Ｇ５．エラ
ーパターン検出・変換回路の他の例Ｇ１．バイフェーズ
マーク変調についてＶＴＲの音声信号をＰＣＭ化して記
録する方式が例えばテープ幅８１のＶＴＲにおいて提案
されている。この方式では、第２図に示すように、ＰＣ
Ｍオーディオ信号を時間圧縮し、ビデオトラックの延長
に回転ヘッドにより記録するようにしている。量子化ビ
ット数は、例えば１０ビツトで、１０−８変換により、
テープ上では８ビツトに圧縮されて記録されている。エ
ラー訂正符号としては、８ワード２パリテイのクロスイ
ンターリーブ符号が用いられている。符号化されたＰＣ
Ｍオーディオ信号は、バイフェーズマーク変調により変
調されて記録されている。

更に、データ及びパリティの系列の所定ビ・７ト長毎に
ＣＲＣコードによるエラー検出符号の符号化がなされて
いる。この所定ビット長がＣＲＣブロックと称される。

パイフェーズマーク変富周は、“１″をビットセルの中
央での反転ありに対応させ、“０”をビットセル内での
反転なしに対応させ、ビットセルとビットセルとの境界
では反転させるように変調するものである。例えば、”
１１０１００”をバイフェーズマーク変調すると、第３
図に示すような波形となる。

バイフェーズマークの復調回路は、第４図に示すように
構成できる。

第４図において１が入力端子を示し、バイフェーズマー
ク変調された信号が入力端子１からＥＸ−ＯＲゲート２
の一方の入力端子に供給されると共に、遅延回路３を介
してＥＸ−ＯＲゲート２の他方の入力端子に供給される
。ＥＸ−ＯＲゲート２の出力がＡＮＤゲート４の一方の
入力端子に供給される。と共に、遅延回路５を介してＡ
ＮＤゲート４の他方の入力端子に供給される。ＡＮＤゲ
ート４から出力端子６が導出される。

入力端子１に第５図Ａに示すバイフェーズマーク変調さ
れた“１１０１００”の信号が供給されると、遅延回路
３からは、第５図Ｂに示す】クロック遅延された出力が
取り出され、ＥＸ−ＯＲゲート２からは、第５図Ｃに示
す出力が取り出される。ＥＸ−ＯＲゲート２の出力及び
遅延回路５を介したＥＸ−ＯＲゲート２の出力（第５図
Ｄ）がＡＮＤゲート４に供給され、ＡＮＤゲート４から
第５図１・〕に示すように、復調出力が得られる。

に２．変調規則に基づく誤り検出及び誤り訂正とこ７）
−Ｃ、ハイフェースマークの変ｊ＋！］規則には、前述
の３１うに、ビ・７セルとヒツトセルとの境界では必ず
反転するという規則がある。この変調規則から、ビット
かルとヒントセルとの境界で反転しているかと・）かを
調べれば、エラーパターンの検出をｆｉうことかできる
。

例えば、第６図Ａにポすパターンが検出されたとする。

このパターンは、ヒ、トセル１゛。とヒツトセル１゛１
　との境界【２において反転が生していない。したがっ
て、このパターンはエラーパターン゛であると菖える。

ハイフェースマークの変三へ１大児則にし７たがって、
止し７いパターンでは境界ｔ２において反転が？ｔして
いるとすると、このエラーパターンから、第６図１３及
び第６図Ｃに示す２種類のパターンが正しいパターンと
し°ζＹ・想できる。

第６図Ｂに示すパターンは、区間（１＋　〜ｔｚ）に例
えば波形歪によるエラーが仕していたために第６図Ａに
ボずエラーパターンが生したとしだ場合に予想できるパ
ターンである。第６図Ｃに示すパターンは、区間（ｔｉ
〜ｔ３）に例えば波形歪によるエラーが生じていたため
に第６図Ａに示すエラーパターンが生じたとした場合に
予想できるパターンである。区間（ｔｏ〜ｔＩ）及び（
ｔ３〜ｔ４）でエラーが生じているとすると、境界ｔ。

及びｔ４においで反転が生じなくなり、バイフェーズマ
ークの変調規則に適合しなくなってしまう。したがって
、第６図へに示すエラーパターンから予想できる正しい
パターンは、第６図Ｂ及び第６図Ｃに示す２種類のパタ
ーンだけである。

ビットセルとビットセルとの境界で反転が生じていない
エラーパターンとしては、第７図に示す８種類のエラー
パターンＰ１〜Ｐ８があげられる。

これらのエラーパターンＰ１〜Ｐ８についても、夫々第
７図に示すように、２種類の正しいと予想される予想パ
ターン（１１及び（２）を１述と同様に考えることがで
きる。

このように、エラーパターンがわかれば、このエラーパ
ターンに対応する正しいと予想される２種類の予想パタ
ーン（１＋及び（２）が決まり、この２種類の予想パタ
ーン（１）、（２）のどちらかは、正しいパターンであ
る。したがって、ビットセルとビットセルとの境界で反
転が生じていないエラーパターンＰ１〜Ｐ８を検出し、
このエラーパターンを夫々正しいと予想される２種類の
予想パターンに変換すれば、変換した一方の予想パター
ンから正しいパターンが得られる。変換した予想パター
ンのどちらが正しいかをエラー検出符号により検出し、
正しいパターンを選択するようにすれば、伝送系におい
てエラー訂正を行える。

Ｇ３．一実施例の詳細な説明 第１図は、上述のように、バイフェーズマークの変調規
則によりエラーパターンを検出し、正しいと予想される
パターンに変換するようにし、伝送系でのエラー訂正を
行えるようにしたこの発明の一実施例を示すものである
。

第１図において１１が入力端子を示し、バイフェーズマ
ーク変調さたデータが入力端子１１からエラーパターン
検出・変換回路１２に供給される。

エラーパターン検出・変換回路１２は、第７図に示すエ
ラーパターンＰ１〜Ｉ）　８を検出し、これらのエラー
パターンＰｉ−Ｐ８が検出された場合には、夫々予想さ
れる２種類の予想パターンに変換して出力するものであ
る。

エラーパターン検出・変換回路１２の出力が復調回路１
３Ａ及び１３Ｂに供給される。復調回路１３Ａ及び１３
Ｂは、バイフェーズマーク変調の復調を行うもので、こ
の復調回路１３Ａ及び１３Ｂとしては、前述の第４図に
示す復調回路を用いることができる。復調回路１３Ａ及
び１３Ｂの出力がＣＲＣコードによる誤り検出回路１４
Ａ及び１４Ｂに供給されると共に、バッファ回路１．５
Ａ及び１５Ｂを介してスイッチ回路１７に供給される。

バッファ回路１５Ａ、１５Ｂは、誤り検出回路１４Ａ、
１４Ｂにおける遅れ補償のために設けられている。

エラーパターン検出・変換回路１２でエラーパターンが
検出された場合には、このエラーパターンが対応する２
種類の予想パターンに変換されてエラーパターン検出・
変換回路１２から出力される。したがって、復調回路１
３Ａ及び１３Ｂの出力のうちのどちらか一方からは正し
いデータが出力される。復調回路１３Ａ及び１３Ｂの出
力のうちどららかが正しいデータであるかは、誤り検出
回路１４Ａ及び１４ＢでＣＲＣコードにより検出される
。誤り検出回路１４Ａ及び１４Ｂの出力がスイッチ制御
回路１６に供給され、スイッチ制御信号がスイッチ制御
回路１６からスイッチ回路１７に供給される。スイッチ
回路１７により、復調回路１３Ａ及び１３Ｂの出力のう
ちの正しい方の出力がバッファ回路１５Ａ及び１５Ｂを
介して選択的に取り出され、出力端子１８から導出され
る。

エラーパターン検出・変換回路１２でエラーパターンが
検出さていない場合には、復調回路１３Ａ及び復調回路
１３Ｂから同じデータが出力さる。

この時には、復調回路１３Ａ及び１３Ｂのどちらの出力
を選択してもよい。

更に、１カ所の１ビツトエラーでないエラーは、この一
実施例により訂正することができない。この場合には、
ＣＲＣコードによりエラーフラグをセットして、後段に
伝送し、エラー訂正符号によるエラー訂正を行う。

なお、上述の一実施例は、ＣＲＣブロック内において１
ピントのエラーを訂正する構成であるが、ＣＲＣブロッ
ク内において連続しない複数ビットに対してエラー訂正
を行う場合には、夫々のビットのエラーパターンから２
１１の予想パターンへの変換を行い、これら変換された
予想パターンの組み合わせに対してＣＲＣコードによる
エラー検出を行い、正しいパターンに変換された組み合
わせのものを選択するようにすればよい。

Ｇ４．エラーパターン検出・変換回路の一例ＣＲＣブロ
ック内において１ビツトのエラー訂正を行う場合に用い
るエラーパターン検出・変換回路１２は、第８図に示す
ように構成される。

第８図において２１が入力端子を示し、入力端子２１か
らＤ−フリップフロップ２２にパイフェーズマーク変調
されたデータが供給される。Ｄ−フリップフロップ２２
の出力ＱがＤ−フリソブフ０ツブ２３に供給されると共
に、ＥＸ−ＯＲゲート２４の一方の入力端子に供給され
る。Ｄ−フリップフロップ２３の出力ＱがＤ−フリップ
フロップ２５に供給され、Ｄ−フリップフロップ２３の
反転出力０がＥＸ−ＯＲゲート２４の他方の入力端子に
供給される。ＥＸ−ＯＲゲート２４の出力がＡＮＤゲー
ト２６の一方の入力端子に供給される。ＡＮＤゲート２
６の他方の入力端子には、端子２７から第９図りに示す
イネーブル信号が供給される。ＡＮＤゲート２６の出力
がＤ−フリップフロン１２８に供給される。Ｄ−フリッ
プフロ・７プ２８の出力ＱがＤ−フリップフロップ２９
に供給されると共に、ＥＸ−ＯＲゲート３１の一方の入
力端子に供給される。Ｄ−フリップフロップ２９の出力
ＱがＥＸ−ＯＲゲート３０の一方の入力端子に供給され
る。ＥＸ−ＯＲゲート３０及び３１の他方の入力端子に
は、Ｄ−フリップフロップ２５の出力Ｑが供給される。

ＥＸ−ＯＲゲート３０及び３１の出力がＤ−フリップフ
ロップ３２及び３３に夫々供給される。Ｄ−フリップフ
ロップ３２及び３３の出力Ｑから出力端子３４及び３５
が夫々導出される。これらのＤ−フリップフロップ２２
，２３，２５，２８，２９．３２．３３には、端子３６
からクロックが供給される。

エラーパターンかどうかは、ビットセルとビットセルと
の境界で反転しているかどうかでわかる。

ＥＸ−ＯＲゲート２４には、Ｄ−フリップフロップ２２
の出力Ｑと、Ｄ−フリップフロップ２３を介して１クロ
ツク遅延された反転出力Ｑが供給されている。このＥＸ
−ＯＲゲート２４の出力により、１クロツク毎のデータ
が反転しているかどうかがわかる。ＡＮＤゲート２６に
より、ＥＸ−ＯＲゲート２４の出力がビットセルの境界
に相当する部分だけ取り出される。このＡＮＤゲート２
６の出力により、ビットセルの境界でのデータが反転し
ているかどうかがわかる。エラーパターンが発生した場
合には、ＡＮＤゲート２６の出力がハイレベルとなる。

ＡＮＤゲート２６の出力がハイレベルの時には、ＥＸ−
ＯＲゲート３０及び３１により、ビットセルの境界の前
後のデータが反転され、２種類のＹ想パターンに変換さ
れる。

−例として、第９図Ａに示すパイフェーズマーク変調さ
れたデータが入力端ｒ−２１からＤ−フリノプフ［１ノ
ブ２２を介し′ζ供給さた場合について説明する。

このデータは、ビットセルの境界ｔ１□で反転が生じて
いない。したがって、区間（【１、〜ｔ、３）のパター
ンがエラーパターンである。このエラーパターンは、第
７図においてＰ５で示すエラーパターンであり、同図に
示される対応する２種類の予想パターン（１＋及び（２
）がｉＦＬいパターンとして予想できる。

１らＸ−０Ｒゲート２４には、第９図Ａに示すＤ−フリ
ップフロップ２２の出力と、第９図Ｈに示ずＤ−フリッ
プフロップ２３の反転出力Ｑが供給される。したがって
、ＥＸ−ＯＲゲート２４からは、第９図Ｃに示す出力が
取り出される。ＥＸ−ＯＲゲート２４の出力がＡＮＤゲ
ーグー２６に供給され、ＡＮＤゲート２６に供給される
イネーブル信号（第９図Ｈ）がハイレベルの間だけ取り
出される。エラーパターンが検出された場合には、ＡＮ
Ｄゲーグー２６の出力がハイレベルとなる。区間（ｔ　
ＩＩ””　ｔ　１３）にエラーパターンが存在している
ので、この部分に対応してＡ　Ｎ　Ｄゲート２６の出力
がハイレベルになり、Ｄ−フリップフロップ２８の出力
が第９図Ｈに示すように、ハイレベルとなる。Ｄ＝フリ
ップフロップ２８の出力がＥ　Ｘ　−ＯＲゲート３１に
供給され、Ｄ−フリ、プフロ。

プ２８の出力がハイレベルになると、Ｆ、Ｘ−０Ｒゲー
ト３１に供給されるＤ−フリップフロップ２５の出力が
反転する。

Ｄ−フリップフロップ２９の出力がＥＸ−ＯＲゲート３
０に供給され、Ｄ−フリップフロップ２９の出力がハイ
レベルになるとＥＸ−ＯＲゲート３０に供給されるＤ−
フリップフロップ２５の出力が反転する。この時、Ｄ−
フリップフロップ２５からは、第７図Ｈに示す出力が取
り出されている。したがって、Ｄ−フリップフロップ３
２及び３３からは、第９図Ｇ及び第９図Ｉ］に示す出力
が取り出される。第９図Ｇ及び第９図Ｈにおいて、区間
（ｔ２１〜ｔ、３）が第９図Ａにおけるエラーパターン
の区間（ｔ４．〜ｔ１３）に対応している。第９図Ｇ及
び第９図Ｈに示すように、このエラーパターンが対応す
る予想される２種類のパターンに変換されるものとなる
。

Ｇ５．エラーパターン検出・変換回路の他の例第１０図
はＣＲＣブロック内において２ビットのエラー訂正を行
う場合に用いられるエラーパターン検出・変換回路１２
の構成を示すものである。

第１０図において４１が入力端子を示し、入力端子４１
からＤ−フリップフロップ４２にハイフェーズマーク変
調されたデータが供給される。Ｄ−フリップフロップ４
２の出力にＩＤ−フリップフロップ４３に供給されると
共に、ＥＸ−ＯＲゲート４４の一方の入力端子に供給さ
れる。Ｄ−フリップフロップ４３の出力ＱがＤ−フリッ
プフロップ４５に供給され、Ｄ−フリップフロップ４３
の反転出力ＱがＥＸ−ＯＲゲート４４の他方の入力端子
に供給される。ＥＸ−ＯＲゲート４４の出力がＡＮＤゲ
ート４６の一方の入力端子に供給される。ＡＮＤゲート
４６の他方の入力端子には、端子４７から第１１図りに
示すイネーブル信号が供給される。ＡＮＤゲート４６の
出力がＤ−フリップフロップ４８に供給される。Ｄ−フ
リップフロップ４８の出力ＱがＤ−フリップフロップ４
９に供給されると共に、ＥＸ−ＯＲゲート５１．ＡＮＤ
ゲート５４．ＡＮＤゲート５５の夫々の一方の入力端子
に供給される。Ｄ−フリップフロップ４９の出力ＱがＥ
Ｘ−ＯＲゲート５０．ＡＮＤゲート５６、ＡＮＤゲート
５７の夫々の一方の入力端子に供給されると共に、Ｊ−
にフリップフロップ５８の入力端子Ｊ及びＫに供給され
る。

ＡＮＤゲート５４及び５７の他方の入力端子には、Ｊ−
にフリップフロップ５８の出力Ｑが供給される。ＡＮＤ
ゲート５６及び５５の他方の入力端子には、Ｊ−にフリ
ップフロップ５８の反転出力Ｑが供給される。ＡＮＤゲ
ート５４及び５６の出力がＯＲゲート５９に供給される
。ＯＲゲート５９の出力がＥＸ−ＯＲゲート５２の一方
の入力端子に供給される。ＡＮＤゲート５５及び５７の
出力がＯＲゲート６０に供給される。ＯＲケ−１・６０
の出力がＥＸ−ＯＲゲート５３の一方の入力端子に供給
される。

Ｅ　Ｘ−ＯＲゲート５０〜５３の他方の入力端子には、
Ｄ−フリ、プフロソプ４５の出力が供給される。ＥＸ　
−ＯＲゲート５０〜５３の出力がｌ）　−フリップフロ
ップ６１〜６４に夫々供給され、Ｄ−フリソブフロノプ
６１〜６４から出力端子６５〜６８が夫々導出される。

これらのＤ−フリップフロップ４２．４３．４５．４８
．４９．６１〜６４及びＪ−にフリ、プフロ、プ５８の
夫々には、端子６９からフロックが供給される。

前述の第８図に示す構成と同様に、エラーパターンが検
出されると、ＡＮＤゲート４６の出力がハイレベルにな
る。ＡＮＤゲート４６の出力がＤ−フリップフロップ４
８を介してＥＸ−ＯＲゲート５１に供給される。ＡＮＤ
ゲート４６の出力がハイレベルになると、ＥＸ−ＯＲゲ
ート５１に供給されるＤ−フリップフロップ４５の出力
が反転される。これにより、Ｄ−フリップフロップ４５
の出力中のエラーパターンがビットセルの境界の前のデ
ータを反転することにより得られる予想パターン（第７
図における予想パターン（１））に変換される。

また、ＡＮＤゲート４６の出力が１）−フリ、プフロソ
プ４８及び４９を介してＦ尤Ｘ　ＯＲゲート５０に供給
される。ＡＮＤゲート４６の出力がハイレベルになると
、Ｅ　Ｘ−ＯＲゲート５０に供給されるＤ−フリップフ
ロップ４５の出力が反転される。これにより、Ｄ−フリ
ップフロップ４５の出力中のエラーパターンがビットセ
ルの後のデータを反転することにより得られる予想パタ
ーン（第７図における予想パターン（２））に変換され
る。

Ｊ−にフリップフロップ５８の入力端子Ｊ及びＫには、
ＡＮＤゲート４６の出力がＤ−フリップフロップ４８及
び４９を介して供給されている。

これにより、ＡＮＤゲート４６の出力がハイレベルにな
ると、Ｊ−にフリップフロップ５８がトグル動作となる
。Ｊ−にフリップフロップ５８の出力により、Ｄ−フリ
ップフロップ４８及び４９の出力がＡＮＤゲート５４〜
５７、ＯＲゲート５９．６０を介して選択的にＥ　Ｘ　
−ＯＲゲート５２及び５３に夫々供給される。ＥＸ−Ｏ
Ｒゲート５２及び５３には、Ｄ−フリップフロップ４５
の出力が供給されている。したがって、Ｄ−フリップフ
ロップ４５の出力中のエラーパターンがＥＸ−ＯＲゲー
ト５２及び５３によりビットセルの前のデータを反転す
ることにより得られる予想パターン（第７図における予
想パターン（１））及びビットセルの後のデータを反転
することにより得られる予想パターン（第７図における
予想パターン（２））に交互に変換される。

一例として、第１１図Ａに示すパイフェーズマーク変調
されたデータが入力端子４１からＤ−フリップフロップ
４２を介して供給された場合について説明する。

このデータでは、ビットセルの境界ｔ、２及びｔ８．の
２つの境界で反転が生じていない。したがって、区間（
ｔ３＋””ｔ３３）のパターンと区間（ｔ３３〜ｔ５．
）のパターンがエラーパターンである。区間（ｔ３１〜
ｔ、３）のエラーパターンは第７図においてＰｌで示す
エラーパターンであり、同図において示される対応する
２種類の予想パターンｆｌ）及び（２）が正しいパター
ンとして予想できる。時間（ｔ３３〜ｔ３５）のエラー
パターンは、第７図においてＰ５で示すエラーパターン
であり、同図において示される対応する２＃１類の予想
パターンｆｉ）及び（２）が正しいパターンとして予想
できる。

ＥＸ−ＯＲゲート４４には、第１１図Ａに示すＤ−フリ
ップフロップ４２の出力と、第１１図Ｂに示すＤ−フリ
ップフロップ４３の反転出力Ｑが供給される。したがっ
て、ＥＸ−ＯＲゲート４４からは、第１１図Ｃに示す出
力が取り出される。

ＥＸ−ＯＲゲート４４の出力がＡＮＤゲート４６に供給
され、ＡＮＤゲート４６に供給されるイネーブル信号（
第１１図Ｄ）がハイレベルの間だけ取り出される。エラ
ーパターンが検出された場合には、ＡＮＤゲート４６の
出力がハイレベルになる。区間（ｔ　３１　”　ｔ　３
３）及び区間（ｔｌ、〜ｔ１．）にエラーパターンが存
在しているので、この部分に対応してＡ　Ｎ　Ｉ）ゲー
ト４６の出力がハイレベルになり、Ｄ−フリップフロッ
プ４８の出力が、第１１図Ｅに示すように、ハイレベル
になる。Ｄ−ソリノブフロップ４８の出力が１）−フリ
・ノブフロ・、ブ４９に供給され、Ｄ−フリップフロッ
プ４９の出力が第１１図Ｆに示すように、Ｄ−フリップ
フロップ４８の出力より１クロツク遅れてハイレベルに
なる。Ｄ−フリップフロ・７ブ４９の出力がハイレベル
になると、Ｊ−にフリ、プフロ、／プ５８がトグル動作
となり、Ｊ−にフリップフロップ５８の出力Ｑ及びＱが
、第１１図Ｇ及び第１１図１１に示すように、クロック
により反転する。

ＥＸ−ＯＲゲート５０〜５３の他方の入力端子には、第
１１図Ｋに示すＤ−フリップフロップ４５の出力が供給
されている。ＥＸ−ＯＲゲート５０〜５３の一方の入力
端子の夫々にハイレベルが供給されると、ＥＸ−ＯＲゲ
ート５０〜５３に供給されたＤ−フリップフロップ４５
の出力が夫々反転して出力される。

ＥＸ−ＯＲゲート５０の一方の端子には、Ｄ−フリップ
フロップ４９の出力が供給されているので、Ｄ−フリッ
プフロップ６１からは、第１１図りに示す出力が取り出
される。ＥＸ　−ＯＲゲート５１の一方の入力端子には
、Ｄ−フリップフロップ４８の出力が供給されているの
で、Ｄ−フリップフロップ６２からは、第１１図Ｍに示
す出力が取り出される。

Ｊ−にフリップフロップ５８の出力Ｑがハイレベルで出
力０がローレベルの時には、Ｄ−フリップフロノ１４８
の出力（第１１図Ｅ）が第１１図１に示すように、ＡＮ
Ｄゲート５４を介してＯＲゲート５９から取り出され、
Ｄ−フリップフロップ４９の出力（第１１図Ｆ）が、第
１１図ｊに示すように、ＡＮＤゲート５７を介してＯＲ
ゲート６０から取り出される。Ｊ−にフリップフロップ
５８の出力Ｑがローレベルで、出力０がハイレベルにな
ると、Ｄ−フリップフロップ４９の出力が、第１１図Ｉ
に示すように、ＡＮＤゲート５６を介してＯＲゲート５
９から取り出され、Ｄ−フリップフロップ４８の出力が
、第１１図Ｊに示すように、ＯＲゲート６０から取り出
される。ＯＲゲート５９及び６０の出力がＥＸ−ＯＲゲ
ート５２及び５３の一方の入力端子に供給される。

したがって、Ｄ−フリップフロップ６３からは、第１１
図Ｎに示す出力が取り出され、Ｄ−フリップフロップ６
４からは、第１１図Ｏに示す出力が取り出される。

第１１図１１第１１図０において、区間（ｔ４１〜ｔ４
３）及び区間（ｔ４３〜ｔ４．）が第１１図Ａにおける
エラーパターンの区間（ｔ３．〜ｔ３３）及び（ｔｌ、
〜ｔ３．）に対応している。第１１図１１第１１図Ｏに
夫々示すように、区間（ｔ４１〜ｔ４３）に発生した第
７図においてＰｌで示すエラーパターンは、第７図にお
いてエラーパターンＰ１に対応する予想パターン（２）
、予想パターンｆｉｌ、予想パターンｆｉ＋、予想パタ
ーン（２）に夫々変換されて、出力端子６５〜６８から
夫々出力される。区間（ｔ、３〜ｔ４．）で発生した第
７図においてＰ５で示すエラーパターンは、第７図にお
いてエラーパターンＰ５に対応する予想パターン（２）
、予想パターン＋１１、予想パターン（２）、予想パタ
ーン（１）に夫々変換されて、出力端子６５〜６８から
夫々取り出される。

Ｈ３発明の効果 この発明によれば、バイフェーズマークの変調規則を用
いて、エラーデータの検出のみならずエラーデータの訂
正をも行うことができる。したがって、この発明によれ
ば、冗長度の増大をひき起こすことなくエラー訂正能力
を向上させることができる。

【図面の簡単な説明】

誠１図はこの発明の一実施例のブロック図、第２図はこ
の発明が適用できるＶＴＲの記録フォーマット路線図、
第３図はバイフェーズマーク変調の説明に用いる波形図
、第４図はバイフェーズマーク変調の復調回路の一例の
ブロック図、第５図はバイフェーズマーク変調の復調回
路の説明に用いる波形図、第６図はエラーパターンと予
想されるパターンの説明に用いる波形図、第７図はエラ
ーパターンと対応する予想パターンを示す路線図、第８
図はエラーパターン検出・変換回路の一例のブロック図
、第９図はエラーパターン検出・変換回路の説明に用い
る波形図、第１０図はエラーパターン検出・変換回路の
他の例のブし１ツク図、第１１図はエラーパターン検出
・変換回路の他の例の説明に用いる波形図である。 図面における主要な符号の説明 １１：入力端子、 １２：エラーパターン検出・変換回路、１３Ａ、１３Ｂ
：復調回路、 １４Ａ、１４Ｂ：誤り検出回路、 １７：スイソチ回路、 １８：出力端子。

Claims (1)

【特許請求の範囲】
1. 伝送系でのバイフェーズマーク変調規則に適合しないパ
   ターンを検出し、上記適合しないパターンを上記変調規
   則にしたがった予想されるパターンに変換し、変換され
   た上記予想されるパターンの夫々の誤りをエラー訂正符
   号により検出し、誤りのない上記予想されるパターンを
   選択するようにした誤り訂正方法。