JPS61259542A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕　　　　　　　　　一本発明は半
導体装置の製造方法に関し、特にコンタクトホール部分
の電気的接続を改善した構造を実現する方法に関するも
のである＝ 〔発明の概要〕　　　　　　　　　□ この発明は半導体基板上に形成される半導体装置におい
て（ 当該半導体装置に形成されるコンタクトホールに下地層
を被着して、当該コンタクトホール内の空洞部にマスク
層を形成し、該マスク層を利用してコンタクトホール内
に下地層を残して工・７チングを施し、該残された下地
層と配線層の電気的接続を行うこ・とにより、 高集積化に対応した電気的接続を行うものである。

〔従来の技術〕

一般に、シリコン基板等の半導体基板上に形成される半
導体装置に、は、所定の配線を施すためにコンタクトホ
ールが形成され、この所定の配線“を行うためにζ該コ
ンタクトホールには例えばＡＪ等の導電層等が被着形成
されている。

〔発明が解決しようとする問題点〕

上述したように半導体装置の配線に使用される導電層例
えばＡ１層等は、通常スパッタ法、蒸着法等により被着
形成されるが、半導体装置の高集積化に伴ってコンタク
トホールの面積が縮小化し、このコンタクトホールで十
分な電気的接続が行えないような不都合を生じている。

第３図に示すように、半導体基板３１上に酸化シリコン
膜等の絶縁膜３２を被着形成し、この絶縁膜３２の所定
の部分に数μｍ以下の直径のコンタクトホール３５を開
口してなる半導体装置に、／ｌ膜３３を該半導体装置の
全面に被着形成した場合には、コンタクトホール３５の
部分の段差によって空洞部３４を形成し、さらに上記段
差によって被着すべきＡ２分子やクラスターが遮られ、
結果的にＡＮ膜３３が薄くなって薄膜部３６が形成され
る。このようにＡβ膜３３が部分的に薄くなり薄膜部３
６のような部分が形成された場合には、この薄膜部３６
において抵抗値が増大する問題や断線のおそれを生ずる
ことになる。

これに対して、上述した段差による薄膜部３６の形成を
防止する半導体基板の製造方法としては、高濃度のＰＳ
Ｇ　（燐シリケート・グラス）層を用いた製造方法が知
られている。この方法は、第４図に示すように、半導体
基板４１上に絶縁膜４２として高濃度のＰＳＧ層を被着
形成してコンタクトホール４５を開口し、上記コンタク
トホール４５の角部４４がゆるやかなカーブになるよう
に高温熱処理を行ない、特に薄膜部となる部分を形成せ
ずに配線層としてＡｌ膜４３を被着形成するものである
。

しかしながら、ＰＳＧＮを用いる製造方法では高温の熱
処理が不可欠なため、半導体装置に対して高温処理が不
適当の場合にはこの製造方法によって良好な電気的接続
をすることが困難である。

また、一般に高濃度ＰＳＧは吸湿力が強く、リン酸を発
生し、さらにＡＡ膜４３を腐食するような作用があり、
従って半導体装置が高集積化、縮小化するにあたっては
、信頼性を欠く面がある。

また、等方性エツチングと異方性エツチングの組み合わ
せによるコンタクトホールの角部を落とすような方法も
知られているが、この場合にはエツチングの制御性に問
題があり、特に等方性エツチングの際に、十分に角を落
とすためにはコンタクトホールの面積の拡大が必要とな
るため、高集積、高密度化に反する結果になり問題を生
ずることになる。

そこで、本発明は上述の問題点に鑑み、半導体装置の縮
小化に対応し、コンタクトホールにおける確実な電気的
接続を実現する半導体装置の製造方法を提供することを
目的とする。

〔問題点を解決するための手段〕

コンタクトホールを有する半導体基板の該コンタクトホ
ール内に空洞部を有する下地層を形成する工程と、 少なくとも上記空洞部内にマスク層を被着形成する工程
と、 上記マスク層によってコンタクトホールの底部に上記下
地層を残すエソチング工程と、少なくとも上記下地層と
接続する配線層を被着形成する工程を有することを特徴
とする半導体装置の製造方法により上述の問題点を解決
する。

〔作用〕

下地層形成の際にコンタクトホールの領域に形成される
空洞部を利用して該空洞部内にマスク材を形成し、マス
ク材を利用して上記下地層の一部をコンタクトホール内
に充填した形で残して、該コンタクトホールの段差を最
小限に抑える。そして、このコンタクトホール内に残っ
た下地層上に配線層を被着形成することにより確実な電
気的接続を行う。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

本発明の第１実施例は、第１図ａ〜第１図ｅに示すよう
に、下地層としてＡ　Ｉ！ｐ　３を用い、マスク材とし
てポジ型のレジスト層６を用いた例である。

（ａ）　　第１図ａに示すように、半導体基板１上に例
えば酸化シリコン膜等の絶縁膜２を被着形成し、電気的
接続が必要な所定の部分にフォトリソグラフィ技術を用
いてコンタクトホール５を開口する。このコンタクトホ
ール５の開口後、Ａｊ２膜３を例えばスパッタ法あるい
は蒸着法により被着形成する。この場合に上記ＡＮ膜３
のコンタクトホール５の部分には、コンタクトホール５
の段差によって空洞部４が形成されることなる。

（ｂ）　　第１図すに示すように、上記Ａｆ膜３が被着
形成された半導体装置にマスク材としてレジスト層６を
例えば厚みｘｌで塗布し形成する。上記Ａ１膜３のコン
タクトホール５内の段差によって形成された空洞部４に
も、同様に上記塗布によってレジスト層６が充填され、
たとえば図中当該空洞部４のレジスト層６の膜厚は厚み
ｘ２になっている。

（Ｃ）　　第１図Ｃに示すように、上記所定の厚みのレ
ジスト層６の塗布後、このレジスト層６を露光する。こ
の露光は、光の量や光の強度を所定の値に設定して行い
、レジスト層６の底部Ｃ図中厚みｘ３で示す。）まで感
光しないようにする。すなわち、レジスト層６はポジ型
のレジストであるため、コンタクトホール５以外の部分
のＡｊ！膜３上に塗布された上記厚みｘｌのレジスト層
６の部分は、感光し現像によって除去されるが、一方、
コンタクトホール５の空洞部４に充填された上記厚みｘ
２のレジスト層６の部分は、その底部が感光しないため
現像しても残存することになり、コンタクトホール５内
に有る厚みｊ！１のＡ　Ｉｔ膜３の上部にマスク材とし
て残ることになる。

（ｄ）　　第１図ｄに示すように、上記空洞部４に充填
され現像後残存した厚みｘ３のレジスト層６をマスク材
として、Ａｆ膜３に対してエツチングを施す。したがっ
て、コンタクトホール５以外の部分のＡ　Ｊ　Ｉ！！　
３がエツチングによって除去され、コンタクトホール５
内の厚み１１のＡＰ膜３は、上記厚みｘ３のレジスト層
６がマスクとなるためそのまま残存し、残存部７を形成
することになる。

続いて、この厚みｘ３のレジスト層６を除去する。

＜ｅ＞　　第１図ｅに示すように、コンタクトホール５
内にＡＪ膜３の残存部７を有するところで、コンタクト
ホール５領域を含む全面に配線層としてＡｌ膜８を再度
スパッタ法あるいは蒸着法により被着形成する。

この場合には、上記コンタクトホール５内に残存部７が
存在するため、絶縁膜２の角部による影響を緩和するこ
とができ、従って部分的にＡＩｌ膜が薄くなることもな
（、確実かつ安定した電気的接続を行うことができる。

次に本発明の第２実施例を第２図ａないし第２図ｅを用
いて説明する。

この第２実施例は、下地層としてポリシリコン膜２３を
用い、マスク材としてポジ型のレジスト層２６を用いた
例である。

（ａ）　　第２図ａに示すように、第１実施例と同様に
半導体基板２１上に例えば酸化シリコン膜等の絶縁１！
？！２２を被着形成し、電気的接続□が必要な所定の部
分にフォトリソグラフィ技術を用いてコンタクトホール
２５を開口する。このコンタクトホール２５の開口後、
ポリシリコンＩｔ！２３を例えばＣＶＤ法あるいはスパ
ッタ法により被着形成する。この場合にも第１実施例と
同様にポリシリコン膜２３のコンタクトホール２５の部
分には、コンタクトホール２５の段差によって空洞部２
４が形成されることなる。尚、この空洞部２４は、例え
ば上述したようにＣＶＤ法あるいはスパッタ法により被
着形成されるためコンタクトホール２５内でも均一した
厚みを有している。　　　　゛下地層としてポリシリコ
ン膜２３を使用する場合には、ポリシリコン自体に導電
性を付与する必要がある。したがって、ポリシリコン膜
２３を被着形成したところで、イオン注入等の方法によ
ってリン、ヒ素、ボロンなどの不純物原子を上記被着形
成されたポリシリコン膜２３に導入することなる。尚、
上記不純物のポリシリコン膜への導入は、後述するよう
にエツチングの工程の後でもよい。

（ｂ）　　第２図すに示すように、上記ポリシリコン膜
２３が被着形成された半導体装置にマスク材としてレジ
スト層２６を例えば厚みｙｌで塗布する。上記ポリシリ
コン膜２３のコンタクトホール２５内の段差によって形
成された空洞部２４にも、同様に上記塗布によってレジ
スト層２６が充填され、たとえば図中当該空洞部２４の
レジスト層２６の膜厚は厚みｙ２になっている。

（Ｃ）　　第２図Ｃに示すように、上記所定の厚みのレ
ジスト層２６の塗布後、このレジスト層２６を露光する
。この露光は、光の量や光の強度を所定の値に設定して
行い、レジスト層６の底部（図中厚みｙ３で示す。）ま
で感光しないようにする。

すなわち、第１実施例と同様にレジスト層２６はポジ型
のレジストであるため、コンタクトホール２５以外の部
分のポリシリコン膜２３上に塗布された上記厚みｙｌの
レジスト層２６の部分は、感光し現像によって除去され
るが、一方、コンタクトホール２５の空洞部２４に充填
された上記厚みｙ２のレジスト層２６の部分は、その底
部が感光しないため現像しても残存することになる。

（ｄ）　　第２図ｄに示すように、上記空洞部２４に充
填され現像後残存した厚みｙ３のレジスト層２６をマス
ク材として、ポリシリコン膜２３に対してエツチングを
施す。したがって、コンタクトホール２５以外の部分の
ポリシリコン膜２３がエツチングによって除去され、コ
ンタクトホール２５内の厚みβ２のポリシリコン膜２３
は、上記厚みｙ３のレジスト層２６がマスクとなるため
そのまま残存し、残存部２７を形成することになる。

続いて、この厚みｙ３のレジスト層２６を除去する。

尚、上述したようにこのエツチングの工程の後、上記残
存部２７に対してイオン注入等の方法によって、当該残
存部２７のポリシリコンに対して不純物を導入すること
ができる。この場合には、熱処理が必要であるが、この
ポリシリコン膜の部分の抵抗値を下げて、有効な電気的
接続を行うことができる。

（ｅ）　　第２図ｅに示すように、コンタクトホール２
５内にポリシリコン膜２３の残存部２７を有するところ
で、コンタクトホール２５領域を含む全面に配線層とし
てＡｊ２膜２８をスパッタ法あるいは蒸着法により被着
形成する。

この場合にも、上記コンタクトホール２５内に残存部２
７が存在するため、絶縁膜２２の角部による影響を緩和
することができ、従って部分的にＡＰ膜が薄くなること
もなく、確実かつ安定した電気的接続を行うことができ
る。

尚、上述した第１及び第２実施例において、配線層ある
いは下地層をＡｊ２膜としているが、これに限定されず
、導電性があり、低温で形成およびレジストマスクによ
るエツチングが可能な材料であればよい。従って、配線
層あるいは下地層をＡＲ−３ｉ等のＡｎ系合金又はＷ　
％　Ｔ　Ｉ　％　Ｍ　ｏ、Ｔａなどの高融点金属さらに
金属化合物でもよい。

また、上記ポリシリコン膜はＷＳｉ、ＴｉＳｉなどの金
属シリサイドでもよい。

〔発明の効果〕

本発明の半導体装置の製造方法によれば、残存部をコン
タクトホール内に形成することによって配線層を被着形
成することができるため、特にコンタクトホールの領域
の拡張をすることもなく、確実にかつ安定した電気的接
続を行うことができ、さらに半導体装置の縮小化にも対
応することが可能である。

【図面の簡単な説明】

第１図ａ〜第１図ｅは本発明の第１実施例を説明するた
めの半導体装置の製造工程を示す半導体装置の概略断面
図であり、第２図ａ〜第２図ｅは本発明の第２実施例を
説明するための半導体装置の製造工程を示す半導体装置
の概略断面図であり、第３図および第４図は従来例を示
す概略断面図である。 １．２１・・・半導体基板 ２．２２・・・絶縁膜 ３・・・Ａβ膜（下地層） ２３・・・ポリシリコン膜（下地層） ４．２４・・・空洞部 ５．２５・・・コンタクトホール ６．２６・・・レジスト層（マスク材）７．２７・・・
残存部

Claims (1)

1. 【特許請求の範囲】 コンタクトホールを有する半導体基板の該コンタクトホ
   ール内に空洞部を有する下地層を形成する工程と、 少なくとも上記空洞部内にマスク層を被着形成する工程
   と、 上記マスク層によってコンタクトホールの底部に上記下
   地層を残すエッチング工程と、 少なくとも上記下地層と接続する配線層を被着形成する
   工程を有することを特徴とする半導体装置の製造方法。