JPH0279425A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0279425A JPH0279425A JP23171388A JP23171388A JPH0279425A JP H0279425 A JPH0279425 A JP H0279425A JP 23171388 A JP23171388 A JP 23171388A JP 23171388 A JP23171388 A JP 23171388A JP H0279425 A JPH0279425 A JP H0279425A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関するものである。
半導体集積回路の配線は表面を保護する絶縁膜にコンタ
クトホールを開け、その上に導体膜を堆積することによ
り行われる。
クトホールを開け、その上に導体膜を堆積することによ
り行われる。
半導体集積回路においては、素子の微細化に伴い、コン
タクトホール径は１μ以下と微細化されている。コンタ
クト抵抗は従来のコンタクト構造ではコンタクト面積に
反比例するので、配線コンタクト部でのコンタクト抵抗
増大が問題となってきている。また、微細化に伴い、コ
ンタクトホールのアスペクト比が増大し、さらにホール
側壁部が急峻となるため、従来のスパッタ法による金属
膜堆・積では段差被覆性が悪く、信頼性の高い配線を形
成できない。
タクトホール径は１μ以下と微細化されている。コンタ
クト抵抗は従来のコンタクト構造ではコンタクト面積に
反比例するので、配線コンタクト部でのコンタクト抵抗
増大が問題となってきている。また、微細化に伴い、コ
ンタクトホールのアスペクト比が増大し、さらにホール
側壁部が急峻となるため、従来のスパッタ法による金属
膜堆・積では段差被覆性が悪く、信頼性の高い配線を形
成できない。
本発明の目的は配線コンタクト部の半導体が凸形である
半導体装置の半導体と配線とのコンタクト面積が大きく
なるように該凸部側面及び上面において半導体と配線金
属とを接続し、且つ平坦な配線を形成する半導体装置の
製造方法を提供することにある。
半導体装置の半導体と配線とのコンタクト面積が大きく
なるように該凸部側面及び上面において半導体と配線金
属とを接続し、且つ平坦な配線を形成する半導体装置の
製造方法を提供することにある。
上記目的を達成するため、本発明の半導体装置の製造方
法においては、基板表面に形成した半導体装置において
１層間絶縁膜にコンタクトホールを開孔した後、該コン
タクトホール側面に不純物を含む高融点金属シリサイド
膜を形成する工程と、シリコンの選択ＣＶＤ法により前
記コンタクトホール側面上の高融点金属シリサイド膜上
と前記コンタクトホール底面のシリコン上にシリコンを
堆積する工程と、前記コンタクトホール側面の高融点金
属シリサイド膜の上面をシリコンのエツチングにより露
出させる工程と、前記コンタクト部と接続する配線を形
成する工程とを含むものである。
法においては、基板表面に形成した半導体装置において
１層間絶縁膜にコンタクトホールを開孔した後、該コン
タクトホール側面に不純物を含む高融点金属シリサイド
膜を形成する工程と、シリコンの選択ＣＶＤ法により前
記コンタクトホール側面上の高融点金属シリサイド膜上
と前記コンタクトホール底面のシリコン上にシリコンを
堆積する工程と、前記コンタクトホール側面の高融点金
属シリサイド膜の上面をシリコンのエツチングにより露
出させる工程と、前記コンタクト部と接続する配線を形
成する工程とを含むものである。
本発明の半導体装置の製造方法においては、コンタクト
ホール側面に不純物を含む高融点金属シリサイド膜を形
成した後、シリコンの選択ＣＶＤ法により高融点金属シ
リサイド膜上とコンタクトホール底面のシリコン上にシ
リコンを堆積する。この結果コンタクト部の半導体を凸
形に形成でき、且つ平坦な配線を形成できる。これと同
時に、選択ＣＶＤ法を９００℃程度の高温で実施するこ
とにより、選択ＣＶＤ法により堆積するシリコンとコン
タクトホール側面の高融点金属シリサイドとの間で、自
動的にオーミックコンタクトを形成できる。
ホール側面に不純物を含む高融点金属シリサイド膜を形
成した後、シリコンの選択ＣＶＤ法により高融点金属シ
リサイド膜上とコンタクトホール底面のシリコン上にシ
リコンを堆積する。この結果コンタクト部の半導体を凸
形に形成でき、且つ平坦な配線を形成できる。これと同
時に、選択ＣＶＤ法を９００℃程度の高温で実施するこ
とにより、選択ＣＶＤ法により堆積するシリコンとコン
タクトホール側面の高融点金属シリサイドとの間で、自
動的にオーミックコンタクトを形成できる。
Ｌ実施例〕
以下、本発明の一実施例を図面を参照して説明する。
第１図（ａ）〜（、ｌ）は本発明方法の一実施例を工程
順に示した半導体装置の断面図である。
順に示した半導体装置の断面図である。
まず第１図（ａ）に示すように、シリコン基板１上にＮ
ＭＯ３型半導体装置２を形成した後、１４厚のＣＶＯ５
１α２膜３に一辺Ｏ，Ｓ、のコンタクトホール４を通常
のホトレジスト法とドライエツチング法により形成する
。その後、六フッ化タングステンガスとシランガスを用
いたＣＶＤ法により、タングステンシリサイド膜を基板
全面に約５００人堆積する。その後ヒ素をドーズ量５
Ｘ １０” ｃｓ−”、加熱電圧５０ＫｅＶの条件で斜
めイオン注入法により、コンタクトホール側面に堆積し
たタングステンシリサイド膜を含む基板上のタングステ
ンシリサイド膜にドーピングした後、ＳＦ、 を用いた
異方性ドライエツチング法により、コンタクトホール４
の側面に堆積したタングステンシリサイド膜５のみを残
してそれ以外のタングステンシリサイド膜を除去する。
ＭＯ３型半導体装置２を形成した後、１４厚のＣＶＯ５
１α２膜３に一辺Ｏ，Ｓ、のコンタクトホール４を通常
のホトレジスト法とドライエツチング法により形成する
。その後、六フッ化タングステンガスとシランガスを用
いたＣＶＤ法により、タングステンシリサイド膜を基板
全面に約５００人堆積する。その後ヒ素をドーズ量５
Ｘ １０” ｃｓ−”、加熱電圧５０ＫｅＶの条件で斜
めイオン注入法により、コンタクトホール側面に堆積し
たタングステンシリサイド膜を含む基板上のタングステ
ンシリサイド膜にドーピングした後、ＳＦ、 を用いた
異方性ドライエツチング法により、コンタクトホール４
の側面に堆積したタングステンシリサイド膜５のみを残
してそれ以外のタングステンシリサイド膜を除去する。
次いで、第１図（ｂ）に示すように、二塩化シランガス
と塩化水素ガスを用いた選択ＣＶＤ法により前記コンタ
クトホール側面上のタングステンシリサイド膜５上と前
記コンタクトホール底面のシリコン上にシリコン６を堆
積する。このとき、自動的にヒ素ドープタングステンシ
リサイド膜５からヒ素がシリコン６に拡散し、シリコン
表面にヒ素拡散されたシリコン７の領域が形成され、そ
の結果オーミックコンタクトが形成される。
と塩化水素ガスを用いた選択ＣＶＤ法により前記コンタ
クトホール側面上のタングステンシリサイド膜５上と前
記コンタクトホール底面のシリコン上にシリコン６を堆
積する。このとき、自動的にヒ素ドープタングステンシ
リサイド膜５からヒ素がシリコン６に拡散し、シリコン
表面にヒ素拡散されたシリコン７の領域が形成され、そ
の結果オーミックコンタクトが形成される。
次いで、第１図（ｃ）に示すように塩素ガスを用いたド
ライエツチング法により、前記コンタクトホール側面の
タングステンシリサイド膜５の上面を露出するまで選択
ＣＶＤ法により堆積したシリコン６及び７をエッチバッ
クする。
ライエツチング法により、前記コンタクトホール側面の
タングステンシリサイド膜５の上面を露出するまで選択
ＣＶＤ法により堆積したシリコン６及び７をエッチバッ
クする。
次いで、第１図（ｄ）に示すように通常のスパッタ法に
よりアルミニウムシリコン（Ａｌ１−３Ｌ）膜８を１趨
堆積する。その後通常のホトレジスト法とドライエツチ
ング法により、Ａｎ−３Ｌ膜８をパターニングし、これ
を配線とする。
よりアルミニウムシリコン（Ａｌ１−３Ｌ）膜８を１趨
堆積する。その後通常のホトレジスト法とドライエツチ
ング法により、Ａｎ−３Ｌ膜８をパターニングし、これ
を配線とする。
以上実施例においては、コンタクトホール側面に形成す
る膜をタングステンシリサイド膜としたが、これに限る
必要はなく、段差被覆性の良い膜堆積が可能なＣＶＤ法
により堆積できるモリブデンシリサイドやタンタルシリ
サイドなどの高融点金属シリサイド膜を使用できる。
る膜をタングステンシリサイド膜としたが、これに限る
必要はなく、段差被覆性の良い膜堆積が可能なＣＶＤ法
により堆積できるモリブデンシリサイドやタンタルシリ
サイドなどの高融点金属シリサイド膜を使用できる。
また実施例においては、半導体装置がＮＨＯ２型でシリ
サイド膜へのイオン注入はヒ素を用いたが。
サイド膜へのイオン注入はヒ素を用いたが。
ドー“パントとしてはリンでも良く、また半導体装置が
ＰＭＯ５型でシリサイド膜へのイオン注入がボロンやニ
フッ化ボロンでも良い。
ＰＭＯ５型でシリサイド膜へのイオン注入がボロンやニ
フッ化ボロンでも良い。
以上のように本発明によれば、配線コンタクト部の半導
体が凸形である半導体装置に形成された凸部側面の半導
体と配線金属との接続を自己整合的に実施でき、また、
凸部シリコンを選択ＣＶＤ法により形成できるので平坦
な配線が実現でき、信頼性の高い配線を得ることができ
る効果を有する。
体が凸形である半導体装置に形成された凸部側面の半導
体と配線金属との接続を自己整合的に実施でき、また、
凸部シリコンを選択ＣＶＤ法により形成できるので平坦
な配線が実現でき、信頼性の高い配線を得ることができ
る効果を有する。
第１図（ａ）〜（Ｊ）は本発明の一実施例を工程順に示
した半導体装置の断面図である。 １・・・シリコン基板 ２・・・ＮＭＯ３型半導
体装置３・・・ＣＶＤ５ｉＯ□膜 ４・・・コ
ンタクトホールＳ・・・ヒ素をドープしたタングステン
シリサイド膜６・・・シリコン ７・・・ヒ素拡散されたシリコン ８・・・アルミニウムシリコン膜
した半導体装置の断面図である。 １・・・シリコン基板 ２・・・ＮＭＯ３型半導
体装置３・・・ＣＶＤ５ｉＯ□膜 ４・・・コ
ンタクトホールＳ・・・ヒ素をドープしたタングステン
シリサイド膜６・・・シリコン ７・・・ヒ素拡散されたシリコン ８・・・アルミニウムシリコン膜
Claims (1)
- （１）基板表面に形成した半導体装置において、層間絶
縁膜にコンタクトホールを開孔した後、該コンタクトホ
ール側面に不純物を含む高融点金属シリサイド膜を形成
する工程と、シリコンの選択ＣＶＤ法により前記コンタ
クトホール側面上の高融点金属シリサイド膜上と前記コ
ンタクトホール底面のシリコン上にシリコンを堆積する
工程と、前記コンタクトホール側面の高融点金属シリサ
イド膜の上面をシリコンのエッチングにより露出させる
工程と、前記コンタクト部と接続する配線を形成する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23171388A JPH0279425A (ja) | 1988-09-14 | 1988-09-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23171388A JPH0279425A (ja) | 1988-09-14 | 1988-09-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0279425A true JPH0279425A (ja) | 1990-03-20 |
Family
ID=16927847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23171388A Pending JPH0279425A (ja) | 1988-09-14 | 1988-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0279425A (ja) |
-
1988
- 1988-09-14 JP JP23171388A patent/JPH0279425A/ja active Pending
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