JPS61251228A - 複数入力論理集積回路 - Google Patents
複数入力論理集積回路Info
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- JPS61251228A JPS61251228A JP61095845A JP9584586A JPS61251228A JP S61251228 A JPS61251228 A JP S61251228A JP 61095845 A JP61095845 A JP 61095845A JP 9584586 A JP9584586 A JP 9584586A JP S61251228 A JPS61251228 A JP S61251228A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0956—Schottky diode FET logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356026—Bistable circuits using additional transistors in the input circuit with synchronous operation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、並列構成のダイオードに１９論理演算を行う
ＯＲ／ＡＮＤ ＦＥＴ回路に関する。特に上記論理回
路は、ショットキー ダイオードとＧａＡｓ基ｆを用い
ている。
ＯＲ／ＡＮＤ ＦＥＴ回路に関する。特に上記論理回
路は、ショットキー ダイオードとＧａＡｓ基ｆを用い
ている。
第１図はショットキー ダイオ−Ｆ’ＦＦ！Ｔロジック
（ｆ９ＤＦＬ）ＯＲ／ＮＡＮＤ論理回路１０を示す。
（ｆ９ＤＦＬ）ＯＲ／ＮＡＮＤ論理回路１０を示す。
回路ｌＯは、ブー等に工ってソＩＪツドステート回路に
関するＩＢＥＥ ジャーナルＶｏＺ、 ８０１９．４
１（１９８４年２月）°オンチップＲＡＭをもつｆｔ；
−ＧａＡｓ ８ Ｄ Ｆ Ｌ ゲートアレイ“に発表
されている。
関するＩＢＥＥ ジャーナルＶｏＺ、 ８０１９．４
１（１９８４年２月）°オンチップＲＡＭをもつｆｔ；
−ＧａＡｓ ８ Ｄ Ｆ Ｌ ゲートアレイ“に発表
されている。
ＯＲ論理機能は、入力人および入力Ｂに対する論理接続
点１４および入力０および入力りに対する論理接続点１
２ＶＣ得られる。ダイオード１６およびダイオード１８
は、入力人および入力Ｂの電流の和を与え、ダイオード
２０およびダイオード２２は、入力ａｂ工び入力りの電
流の和を与える。
点１４および入力０および入力りに対する論理接続点１
２ＶＣ得られる。ダイオード１６およびダイオード１８
は、入力人および入力Ｂの電流の和を与え、ダイオード
２０およびダイオード２２は、入力ａｂ工び入力りの電
流の和を与える。
ダイオード２６およびダイオード２７が電圧レイルをシ
フトすることを除いて、接続点２４は接続点１２の電圧
に追従する。同様に、ダイオード３０が電圧レベルをシ
フトすることを除いて、接続点２８は接続点１４の電圧
に追従する。ＦＥＴ３１シエびＦＥＴ３２は、それぞれ
の論理枝路に対するブルーダウン（ｐｕｌｌ−ｄｏｗｎ
）電流源として働く。
フトすることを除いて、接続点２４は接続点１２の電圧
に追従する。同様に、ダイオード３０が電圧レベルをシ
フトすることを除いて、接続点２８は接続点１４の電圧
に追従する。ＦＥＴ３１シエびＦＥＴ３２は、それぞれ
の論理枝路に対するブルーダウン（ｐｕｌｌ−ｄｏｗｎ
）電流源として働く。
ＡＮＤ論理機能は、ＦＥＴ３４およびＦＥ’ｒ３６の直
列接続で与えられ、出力点３８で反転される。
列接続で与えられ、出力点３８で反転される。
ＦＥＴ４０は、ブルーアップ（ｐｕｌｌ−ｕｐ）電流源
である。
である。
回路ｌＯは、簡潔なＰＲＴ Ｏ几／ＮＡＮＤ ゲート
を与えるが、ファン インおよびファン アウト能力に
制限がある。特にＦＥＴ３６に直列接続される付加的Ｆ
Ｂ’ｒ３４の両端の電圧降下のために、論理状態ｌおよ
び論理状ＳＯの間の電圧差は、単一のＦＥＴスイッチン
グゲートに比較して減少する。この電圧差の減少は、回
路のノイズマージンとファンアウトを低下させる。ノイ
ズマージンの低下は、対放射線性を低下させる。
を与えるが、ファン インおよびファン アウト能力に
制限がある。特にＦＥＴ３６に直列接続される付加的Ｆ
Ｂ’ｒ３４の両端の電圧降下のために、論理状態ｌおよ
び論理状ＳＯの間の電圧差は、単一のＦＥＴスイッチン
グゲートに比較して減少する。この電圧差の減少は、回
路のノイズマージンとファンアウトを低下させる。ノイ
ズマージンの低下は、対放射線性を低下させる。
本発明の複数入力ＦＥＴ ＯＲ／ＡＮＤ回路において
は、ＯＲ機能は、並列接続された電流和ダイオードによ
って得られ、ＡＮＤ機能は電流源からの電流を分担する
ように並列接続されたダイオードによって実行される。
は、ＯＲ機能は、並列接続された電流和ダイオードによ
って得られ、ＡＮＤ機能は電流源からの電流を分担する
ように並列接続されたダイオードによって実行される。
ＡＮＤ回路の出力は、スイッチングＦＥＴのゲートに加
えられる。ダイオードは、ショットキー ダイオードで
あることが望ましい。
えられる。ダイオードは、ショットキー ダイオードで
あることが望ましい。
本発明は、替にＧａＡｓ基根上のＭＥ８ＦＥＴに適して
いる。
いる。
ここでは、ＦＩＴとは全てユニポーラ電界効果トランジ
スタをいう。
スタをいう。
第２図は、本発明を含む回路４２を示す。
複数入力が、第１入力技路４４および第２入力技路４６
に加えられる。第１の論理接続点４８は入力Ｐおよび入
力Ｑ（１）ＯＲ論理を与える。第２の論理接続点５０は
入力Ｘおよび入力ＹのＯＲ論理を与える。ダイオード５
２およびダイオード５４は、入力Ｐおよび入力Ｑにそれ
ぞれ接続され友アノードをもち、接続点４８に接続され
たカソードをもつ。電流源５８からダイオード５２およ
び５４を流れる電流は、接続点４８で合流される。電流
源６６からダイオード６０卦工び６２を流れる電流は接
続点５０で合流される。電流源５８および６６は、それ
ぞれそのゲートとソースが接続されているＦＥＴである
ことが望ましい。
に加えられる。第１の論理接続点４８は入力Ｐおよび入
力Ｑ（１）ＯＲ論理を与える。第２の論理接続点５０は
入力Ｘおよび入力ＹのＯＲ論理を与える。ダイオード５
２およびダイオード５４は、入力Ｐおよび入力Ｑにそれ
ぞれ接続され友アノードをもち、接続点４８に接続され
たカソードをもつ。電流源５８からダイオード５２およ
び５４を流れる電流は、接続点４８で合流される。電流
源６６からダイオード６０卦工び６２を流れる電流は接
続点５０で合流される。電流源５８および６６は、それ
ぞれそのゲートとソースが接続されているＦＥＴである
ことが望ましい。
スイッチン／ＦＦ！Ｔがディプリーションモードデバイ
スであるとき必要とされる電圧レベルシフトは、ショッ
トキー ダイオード６８およヒフ０によって枝路４４に
得られる。同様の電圧レベルシフトが、ショットキー
ダイオード７２および７４によって枝路４６に得られる
。スイッチングＦＦｔＴが工ンハンスメントモードテバ
イスであれば電圧レベルシフトは不要であるが、特定の
回路設計によっては電圧レベルシフトラ行うこともある
。
スであるとき必要とされる電圧レベルシフトは、ショッ
トキー ダイオード６８およヒフ０によって枝路４４に
得られる。同様の電圧レベルシフトが、ショットキー
ダイオード７２および７４によって枝路４６に得られる
。スイッチングＦＦｔＴが工ンハンスメントモードテバ
イスであれば電圧レベルシフトは不要であるが、特定の
回路設計によっては電圧レベルシフトラ行うこともある
。
接続点７６は、電圧レベルシフトを除いて、論理接続点
４８の電圧状態に追随する。同様に接続点７８は接続点
５０の電圧状態に追随する。
４８の電圧状態に追随する。同様に接続点７８は接続点
５０の電圧状態に追随する。
接続点４８（または７６）と接続点５０（または７８）
の電圧に対するＡＮＤ論理出力は、接続点８０に得られ
る。ダイオード（好ましくはショット キーダイオード
）８２卦工び８４は、電流源８６ρ・らの電流を分担す
ることによってこのＡＮＤ機能を実行する。すなわち、
ダイオード８２および８４は、接続点８０に接続され九
アノードと、接続点７６と７８にそれぞれ接続されたカ
ソードをもつ。したがって、接続点８０における論理状
態はＣＰ＋Ｑ）（Ｘ＋ｙｌである。この論理状態はスイ
ッチングＦ Ｅ Ｔ ８８のゲートに加えられる。ＦＥ
Ｔ８８は、電Ｒ，＃（例えばＦＥＴ９０）に直列に接続
ばれている。この直列接続は電圧源＋ｖＤＤおよび基準
電圧（例えば接地）との間に接続される。その出力は、
ＦＥＴ８８のドレインすなわち接続点９２〃）ら、出力
ｌとして収り出される。出力ｌは、接続点８０の論理状
態の反転である。結果としてＯＲ／ＮＡＮＤ ８ＤＰ
Ｌ 回路となる。
の電圧に対するＡＮＤ論理出力は、接続点８０に得られ
る。ダイオード（好ましくはショット キーダイオード
）８２卦工び８４は、電流源８６ρ・らの電流を分担す
ることによってこのＡＮＤ機能を実行する。すなわち、
ダイオード８２および８４は、接続点８０に接続され九
アノードと、接続点７６と７８にそれぞれ接続されたカ
ソードをもつ。したがって、接続点８０における論理状
態はＣＰ＋Ｑ）（Ｘ＋ｙｌである。この論理状態はスイ
ッチングＦ Ｅ Ｔ ８８のゲートに加えられる。ＦＥ
Ｔ８８は、電Ｒ，＃（例えばＦＥＴ９０）に直列に接続
ばれている。この直列接続は電圧源＋ｖＤＤおよび基準
電圧（例えば接地）との間に接続される。その出力は、
ＦＥＴ８８のドレインすなわち接続点９２〃）ら、出力
ｌとして収り出される。出力ｌは、接続点８０の論理状
態の反転である。結果としてＯＲ／ＮＡＮＤ ８ＤＰ
Ｌ 回路となる。
回路４２に示されるＦＥＴは、ディプリーション テバ
イス、エンハンスメントテノ々イスの組合せのいずれで
もよい。例として第３図は、ディシリ−ジョンモードＦ
ＥＴとエンハンスメントモードＦＥＴの両方が用いられ
九本発明による回路９４を示す。第４図は、エンハンス
メント モードＦＥＴのみが用いられ九本発明による回
路９６を示す。
イス、エンハンスメントテノ々イスの組合せのいずれで
もよい。例として第３図は、ディシリ−ジョンモードＦ
ＥＴとエンハンスメントモードＦＥＴの両方が用いられ
九本発明による回路９４を示す。第４図は、エンハンス
メント モードＦＥＴのみが用いられ九本発明による回
路９６を示す。
第３図ま友は第４図の場合は、１個の電源ｖＤＤと１Ｍ
の電圧基準（あるいは接地電圧）ｖ８８のみが必要であ
る。
の電圧基準（あるいは接地電圧）ｖ８８のみが必要であ
る。
ＦＥＴ８８は、ノマツ７アードＦＥＴロジック（ＢＦＬ
）、ソース カップルドＦＥＴｏ−ｕ：ｙり（８０ＦＬ
）または直結ＦＥＴロジック（ＤＯＦＬ）などの８ＤＦ
Ｌ以外のＦＰｊＴロジック回路におけるスイッチングＦ
ＥＴでもＬい、回路４２におけるＦＥＴは、ＭＦｉ８Ｆ
ＥＴ が好ましいが、ＪＦＥ’Ｉ’。
）、ソース カップルドＦＥＴｏ−ｕ：ｙり（８０ＦＬ
）または直結ＦＥＴロジック（ＤＯＦＬ）などの８ＤＦ
Ｌ以外のＦＰｊＴロジック回路におけるスイッチングＦ
ＥＴでもＬい、回路４２におけるＦＥＴは、ＭＦｉ８Ｆ
ＥＴ が好ましいが、ＪＦＥ’Ｉ’。
ＭＩ８ＦＦｔＴ、ＭＯ８ＰＰｊＴまたはＭＯＤＦＥＴな
どの他のＦＥＴ’ｉ用いてもよい。基板材料は、ＧａＡ
ｓ ＋ＩｎＰまたはＳｒなどの種々の半導体材料でよい
。更に接続点８０の論理状態は必ずしも反転されなくて
も工い。更に種々の付加的な出力構成を採用してもＬｌ
ｘ、回路４２は、ＦＥＴ９８およびＺｏ。
どの他のＦＥＴ’ｉ用いてもよい。基板材料は、ＧａＡ
ｓ ＋ＩｎＰまたはＳｒなどの種々の半導体材料でよい
。更に接続点８０の論理状態は必ずしも反転されなくて
も工い。更に種々の付加的な出力構成を採用してもＬｌ
ｘ、回路４２は、ＦＥＴ９８およびＺｏ。
からなる付加的出カッ々ツ７アを含む、付加的出カッ々
ツ７アハ、一般にスーツぐ一出力ノ々ツ７アまたはプン
シューゾル出カッ９ツファと呼ばれファンアウトを増加
させるのに用いられる。回路４２は、従来技術による回
路ｌＯに比べて、ファンアウト数が大きい。
ツ７アハ、一般にスーツぐ一出力ノ々ツ７アまたはプン
シューゾル出カッ９ツファと呼ばれファンアウトを増加
させるのに用いられる。回路４２は、従来技術による回
路ｌＯに比べて、ファンアウト数が大きい。
本発明のＯＲ／ＡＮＤ回路に、低電力または高速出力の
他の形式を適応させることは容易である。
他の形式を適応させることは容易である。
枝路４６を枝路４４にフロえｔように、他の枝路を付フ
ロすることも可能である、これらの付加的枝路は、接続
点８０で実行されるＡＮＤ機能に対する並列入力を形成
中る。従来技術にぶる回路ｌＯに付加的入力を付加する
には、ＦＥＴ３４および３６に直列にＦＥＴを追加する
必要があろう。この工うな構成では、論理レベル間の電
ＥＥ差を減少させるであろう。
ロすることも可能である、これらの付加的枝路は、接続
点８０で実行されるＡＮＤ機能に対する並列入力を形成
中る。従来技術にぶる回路ｌＯに付加的入力を付加する
には、ＦＥＴ３４および３６に直列にＦＥＴを追加する
必要があろう。この工うな構成では、論理レベル間の電
ＥＥ差を減少させるであろう。
ｆａｚ図には、設計・製造され、完全に動作している本
発明のＯＲ／ＮＡＮＤ 回路を含むデバイスの各部寸
法を括弧内にミクロン単位で示す。
発明のＯＲ／ＮＡＮＤ 回路を含むデバイスの各部寸
法を括弧内にミクロン単位で示す。
第２人図は、第２図のＯＲ／ＮＡＮＤ 回路の第１出力
段の代りに高速動作用ブートストラップ出方とじ九もの
である。第２Ａ図と第２図の同一番号で示したものは類
似の機能をもつ、、第２人図では、ダイオード１０２お
よび１０４が追加されている。
段の代りに高速動作用ブートストラップ出方とじ九もの
である。第２Ａ図と第２図の同一番号で示したものは類
似の機能をもつ、、第２人図では、ダイオード１０２お
よび１０４が追加されている。
第２人図の回路の動作については、ニーｅペクツアルス
キーによる米国特許出願＝ ＭＢ８Ｐ］ｌｉ：’ｒ ｔ
：Ｉシック ファミリーのブートストラツプエンノ１ン
スメント＠（１９８５年３月）に開示されている。
キーによる米国特許出願＝ ＭＢ８Ｐ］ｌｉ：’ｒ ｔ
：Ｉシック ファミリーのブートストラツプエンノ１ン
スメント＠（１９８５年３月）に開示されている。
第５図は、単一のまたは複数のＯＲ入力をもつ回路４２
のＤＯトランスファー特注の測定結果を示ずグラフであ
る。第６図は、２ａのＯＲ入力をもち、単一のまたは複
数のＡＮＤ動作を行う回路４２のＤＯ）うくスファー袢
注の測定結果を示す。
のＤＯトランスファー特注の測定結果を示ずグラフであ
る。第６図は、２ａのＯＲ入力をもち、単一のまたは複
数のＡＮＤ動作を行う回路４２のＤＯ）うくスファー袢
注の測定結果を示す。
第７図は、ノイズマージンを測定するために、回路４２
のＤｏ）ランスファーデータの測定値とその反転値を示
しｔものである。第８図は、回路４２に低電力石川の友
めのブートストラップ技術（すなわち第２Ａ図）″を用
い友場合と用いない場合について、ゲート遅れの測定値
とファンアウト数との関係を示し友ものである。第９図
は、相補性７リツプフロツプの論理図を、第９Ａ図は、
本発明の回路を用い友その実施回路図を示す。
のＤｏ）ランスファーデータの測定値とその反転値を示
しｔものである。第８図は、回路４２に低電力石川の友
めのブートストラップ技術（すなわち第２Ａ図）″を用
い友場合と用いない場合について、ゲート遅れの測定値
とファンアウト数との関係を示し友ものである。第９図
は、相補性７リツプフロツプの論理図を、第９Ａ図は、
本発明の回路を用い友その実施回路図を示す。
第１表は、ＧａＡｓ 上に組立てられたＳ ＤＦＬＯ
几／ＮＡＮＤ ゲートのノイズ マージンの測定結果
５例を示す。被測定回路は、４ａのＯＲ入力と２個のフ
ァンアウトをもつＮＡＮＤゲートである。
几／ＮＡＮＤ ゲートのノイズ マージンの測定結果
５例を示す。被測定回路は、４ａのＯＲ入力と２個のフ
ァンアウトをもつＮＡＮＤゲートである。
ノイズマージンは、第７図から最大矩形法（ｍａｘｉｍ
ｕｍ ５ｑｕａｒｅ ｍｅｔｈｏｄ ）にＬつて決定さ
れた。
ｕｍ ５ｑｕａｒｅ ｍｅｔｈｏｄ ）にＬつて決定さ
れた。
第２表は、図示されたデバイス寸法を用い次単−人力を
もつ、Ｓ Ｄ Ｆ Ｌ ＯＲ／ＮＡＮＤ回路４２の測定
データをまとめ庭ものである。このデータは、しきい値
電圧−０，９Ｖ ｇもつディプリーション モード非自
己整合ＧａＡｓ ＭＢＳＦＥＴ に関するものである
。
もつ、Ｓ Ｄ Ｆ Ｌ ＯＲ／ＮＡＮＤ回路４２の測定
データをまとめ庭ものである。このデータは、しきい値
電圧−０，９Ｖ ｇもつディプリーション モード非自
己整合ＧａＡｓ ＭＢＳＦＥＴ に関するものである
。
第 ２ 表
ブート ストラップなしの１人カ０几／ＮＡＮＤ回路第
２ 表（つづき） ブート ストラップつきの１大力ＯＲ／ＮＡＮＤ回路〔
発明の効果〕 本発明は、より小さいチップ面積で、より高速に、より
低電力で、より多くの論理機能を実行するＶＬ８Ｉに特
に適している。
２ 表（つづき） ブート ストラップつきの１大力ＯＲ／ＮＡＮＤ回路〔
発明の効果〕 本発明は、より小さいチップ面積で、より高速に、より
低電力で、より多くの論理機能を実行するＶＬ８Ｉに特
に適している。
本発明は、並列ＡＮＤ回路、高フアンアウトおよび複数
ＯＲ／ＡＮＤ論理レベル２ｉｆ−ＶＬｓＩＫ実現スる実
現性を有するので、マルチプレクサ、デマルチプレクサ
、エンコーダ、デコーダ、カウンタ、ＡＬＵなど複数入
力および複数出力を必要とする論理機能を実現するのに
極めて有効である。
ＯＲ／ＡＮＤ論理レベル２ｉｆ−ＶＬｓＩＫ実現スる実
現性を有するので、マルチプレクサ、デマルチプレクサ
、エンコーダ、デコーダ、カウンタ、ＡＬＵなど複数入
力および複数出力を必要とする論理機能を実現するのに
極めて有効である。
第１図は、従来技術のＯＲ／ＮＡＮＤ ＦＩＴゲート
の構成図であり、ＡＮＤ機能は、直列接続のＦ’ＢＴに
よって与えられる。 第２図は、５ＤＦＬとして構成された本発明の構成図で
ある。付加的な出力ゲートも示さｎている。 第２Ａ図は、第２図の回路に対する付加的なブートスト
ラップ出力の構成図である。 ＠３図は、ディプリーション モードおよびエンハンス
メント モードＦＥＴ１用いた本発明の構成図である。 ！４図ａ、エンハンスメント モードＦＥＴのみを用い
九本発明の構成図である。 第５図は、第２図の回路に対する単一〇孔入ヵおよび複
数０几入力のＤｏ）ランス７ア曲線の測定綺果を示す。 第６図は、第２図の回路における単−ＡＮＤ動作および
複数ＡＮＤ動作のＤＣ）ランスファ曲線の測定結果を示
す。 第７図は、第２図の回路のＤＣトランスファ曲線の測定
結果に、ノイズマージンを測定する友めに、それを逆転
させて重畳させ友ものである。 第８図は、第２図の回路のゲート遅れの測足値対第２人
図のブートストラップ出方の有無におけるファンアウト
の関係を示す。 第９図および第９Ａ図は、相補型スリップ７０ツブの論
理ブロック図と本発明のＯＲ／ＡＮＤ 回路を用いた同
論理ブロックの回路図を示す。 ｌＯ・・・ＯＲ／ＮＡＮＤ論理回路 ３８・・・出力点 ４２・・・ＯＲ／ＮＡＮＤ回路 ４４・・・第１入力技路 ４６・・・第２入力技路 ９４・・・ディプリーションモードＦｇＴ、！：エンハ
ンスメントモードＩＦＥＴＱＭ方を用いた本発明のＯＲ
／ＮＡＮＤ回路 ９６・・・エンハンスメントモー１’ＰＢＴの＋ｔｌい
たＯＲ／ＮＡＮＤ回路 特許出願人 ノ１ネウエル・インコーポレーテツド代理
人 弁理士 声 下 義 治 ｖｌＮ（ｖ） ００００ ０．３ ０．１１ ０．９
１．２ ＋、５００■１Ｎ（ｖ） ＶＯＵＴ （Ｖ） ＋２３４．ア、アウト 。 ７ｇ ９ ｖｓｓ
の構成図であり、ＡＮＤ機能は、直列接続のＦ’ＢＴに
よって与えられる。 第２図は、５ＤＦＬとして構成された本発明の構成図で
ある。付加的な出力ゲートも示さｎている。 第２Ａ図は、第２図の回路に対する付加的なブートスト
ラップ出力の構成図である。 ＠３図は、ディプリーション モードおよびエンハンス
メント モードＦＥＴ１用いた本発明の構成図である。 ！４図ａ、エンハンスメント モードＦＥＴのみを用い
九本発明の構成図である。 第５図は、第２図の回路に対する単一〇孔入ヵおよび複
数０几入力のＤｏ）ランス７ア曲線の測定綺果を示す。 第６図は、第２図の回路における単−ＡＮＤ動作および
複数ＡＮＤ動作のＤＣ）ランスファ曲線の測定結果を示
す。 第７図は、第２図の回路のＤＣトランスファ曲線の測定
結果に、ノイズマージンを測定する友めに、それを逆転
させて重畳させ友ものである。 第８図は、第２図の回路のゲート遅れの測足値対第２人
図のブートストラップ出方の有無におけるファンアウト
の関係を示す。 第９図および第９Ａ図は、相補型スリップ７０ツブの論
理ブロック図と本発明のＯＲ／ＡＮＤ 回路を用いた同
論理ブロックの回路図を示す。 ｌＯ・・・ＯＲ／ＮＡＮＤ論理回路 ３８・・・出力点 ４２・・・ＯＲ／ＮＡＮＤ回路 ４４・・・第１入力技路 ４６・・・第２入力技路 ９４・・・ディプリーションモードＦｇＴ、！：エンハ
ンスメントモードＩＦＥＴＱＭ方を用いた本発明のＯＲ
／ＮＡＮＤ回路 ９６・・・エンハンスメントモー１’ＰＢＴの＋ｔｌい
たＯＲ／ＮＡＮＤ回路 特許出願人 ノ１ネウエル・インコーポレーテツド代理
人 弁理士 声 下 義 治 ｖｌＮ（ｖ） ００００ ０．３ ０．１１ ０．９
１．２ ＋、５００■１Ｎ（ｖ） ＶＯＵＴ （Ｖ） ＋２３４．ア、アウト 。 ７ｇ ９ ｖｓｓ
Claims (2)
- （１）スイッチングＦＥＴのゲートに論理信号を入力す
るための複数入力論理集積回路であつて、 第１の入力枝路、第２の入力枝路、第３の ダイオード、第４のダイオード、第３の電流源および第
３の論理接続点とからなり、 上記第１の入力枝路は、第１のダイオード、第１の入力
接続点、第１の論理接続点および第１の電流源を含み、
上記第１のダイオードはアノードおよびカソードをもち
、上記第１のダイオードのアノードは上記第１の入力接
続点に電気的に接続され、上記第１のダイオードのカソ
ードは上記第１の論理接続点に電気的に接続され、上記
第１の電流源は上記第１の論理接続点に電気的に接続さ
れ、 上記第２の入力枝路は、第２のダイオード、第２の入力
接続点、第２の論理接続点および第２の電流源を含み、
上記第２のダイオードはアノードおよびカソードをもち
、上記第２のダイオードのアノードは上記第２の入力接
続点に電気的に接続され、上記第２のダイオードのカソ
ードは上記第２の論理接続点に電気的に接続され、上記
第２の電流源は、上記第２の論理接続点に電気的に接続
され、 上記第３のダイオードは、アノードとカソ ードをもち、上記第３のダイオードのアノードは上記第
３の論理接続点に電気的に接続され、上記第３のダイオ
ードのカソードは上記第１の論理接続点に電気的に接続
され、 上記第４のダイオードは、アノードとカソ ードをもち、上記第４のダイオードのアノードは上記第
３の論理接続点に電気的に接続され、上記第４のダイオ
ードのカソードは上記第２の論理接続点に電気的に接続
され、 上記第３の電流源は、上記第３の論理接続 点に電気的に接続され、 上記第３の論理接続点は、上記スイッチン グＦＥＴのゲートに電気的に接続され、 その結果、第３の論理接続点が、上記第１ および第２の論理接続点にある論理状態の ＡＮＤ論理機能を与えることを特徴とする複数入力論理
集積回路。 - （２）スイッチングＦＥＴのゲートに論理信号を入力す
る複数入力ＯＲ／ＡＮＤ論理集積回路であつて、 ＯＲ論理機能をもつ第１および第２の枝路、およびＡＮ
Ｄ回路からなり、 上記第１の枝路は、第１の論理接続点、第 １の複数入力接続点および第１の複数ダイオード群を含
み、上記第１の複数ダイオード群の各ダイオードのアノ
ードは、上記第１の複数入力接続点のうちの対応する入
力接続点に電気的に接続され、上記第１の複数ダイオー
ド群の各ダイオードのカソードは、共通に上記第１の論
理接続点に電気的に接続され、 上記第２の枝路は、第２の論理接続点、第 ２の複数入力接続点および第２の複数ダイオード群を含
み、上記第２の複数ダイオード群の各ダイオードのアノ
ードは、上記第２の複数入力接続点のうちの対応する入
力接続点に電気的に接続され、上記第２の複数ダイオー
ド群の各ダイオードのカソードは、共通に上記第２の論
理接続点に電気的に接続され、 上記ＡＮＤ回路は、第１および第２のＡＮＤダイオード
、および第３の論理接続点を含み、上記第１および第２
のＡＮＤダイオードのアノードは、共通に直接に電気的
に上記第３の論理接続点に接続され、上記第１のＡＮＤ
ダイオードのカソードは、上記第１の論理接続点に電気
的に接続され、上記第２のＡＮＤダイオードのカソード
は、上記第２の論理接続点に電気的に接続され、上記第
３の論理接続点は、上記スイッチングＦＥＴのゲートに
電気的に接続され、上記第１および第２の論理接続点に
おける論理状態のＡＮＤ論理機能を与えることを特徴と
する複数入力ＯＲ／ＡＮＤ論理集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/728,066 US4713559A (en) | 1985-04-29 | 1985-04-29 | Multiple input and multiple output or/and circuit |
| US728066 | 1985-04-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61251228A true JPS61251228A (ja) | 1986-11-08 |
Family
ID=24925272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61095845A Pending JPS61251228A (ja) | 1985-04-29 | 1986-04-24 | 複数入力論理集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4713559A (ja) |
| EP (1) | EP0203384A3 (ja) |
| JP (1) | JPS61251228A (ja) |
| CA (1) | CA1244099A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292413A (ja) * | 1985-06-19 | 1986-12-23 | Fujitsu Ltd | 半導体集積回路 |
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|---|---|---|---|---|
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| FR2648643B1 (fr) * | 1989-06-20 | 1991-08-30 | Thomson Composants Microondes | Circuit d'interface entre deux circuits numeriques de natures differentes |
| JPH04105420A (ja) * | 1990-08-27 | 1992-04-07 | Mitsubishi Electric Corp | 半導体集積回路 |
| KR950006352B1 (ko) * | 1992-12-31 | 1995-06-14 | 삼성전자주식회사 | 정류성 전송 게이트와 그 응용회로 |
| GB2311672A (en) * | 1996-03-28 | 1997-10-01 | Ebrahim Bushehri | Controlled MESFET with increased input voltage range |
Family Cites Families (4)
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|---|---|---|---|---|
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| US4418292A (en) * | 1980-05-28 | 1983-11-29 | Raytheon Company | Logic gate having a noise immunity circuit |
| FR2485832A1 (fr) * | 1980-06-24 | 1981-12-31 | Thomson Csf | Inverseur logique, et operateur a plusieurs sorties derive de cet inverseur, utilisant au moins un transistor a effet de champ a faible tension de seuil |
| US4404480A (en) * | 1982-02-01 | 1983-09-13 | Sperry Corporation | High speed-low power gallium arsenide basic logic circuit |
-
1985
- 1985-04-29 US US06/728,066 patent/US4713559A/en not_active Expired - Fee Related
-
1986
- 1986-02-24 CA CA000502509A patent/CA1244099A/en not_active Expired
- 1986-04-24 JP JP61095845A patent/JPS61251228A/ja active Pending
- 1986-04-25 EP EP86105734A patent/EP0203384A3/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292413A (ja) * | 1985-06-19 | 1986-12-23 | Fujitsu Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1244099A (en) | 1988-11-01 |
| EP0203384A2 (en) | 1986-12-03 |
| EP0203384A3 (en) | 1987-03-04 |
| US4713559A (en) | 1987-12-15 |
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