JPS61248676A - 弛張発振器 - Google Patents
弛張発振器Info
- Publication number
- JPS61248676A JPS61248676A JP60088574A JP8857485A JPS61248676A JP S61248676 A JPS61248676 A JP S61248676A JP 60088574 A JP60088574 A JP 60088574A JP 8857485 A JP8857485 A JP 8857485A JP S61248676 A JPS61248676 A JP S61248676A
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- JP
- Japan
- Prior art keywords
- output
- relaxation
- phase
- signal
- input
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、弛張発振器に係シ、特にＶＴＲ等のスイッチ
ングレギュレータに用いて好適な弛張発振器に関する。
ングレギュレータに用いて好適な弛張発振器に関する。
ボータプルＶＴＲの電源回路には、従来から、効率のよ
いスイッチングレギュレータが採用されてきている。し
かしながらこのスイッチングレギュレータの欠点として
は雑音の発生がある。即ち、ボータプルＶＴＲでは、電
源回路の小型を狙ってスイッチングレギュレータのスイ
ッチング周波数を高周波化（約２００ＫＨ２）Ｌ、であ
るため、ＴＶ信号へこれによって生ずる雑音の影響が問
題となる。
いスイッチングレギュレータが採用されてきている。し
かしながらこのスイッチングレギュレータの欠点として
は雑音の発生がある。即ち、ボータプルＶＴＲでは、電
源回路の小型を狙ってスイッチングレギュレータのスイ
ッチング周波数を高周波化（約２００ＫＨ２）Ｌ、であ
るため、ＴＶ信号へこれによって生ずる雑音の影響が問
題となる。
そこでこの雑音の画面上への影響、即ち見苦しさを改善
するために、水平同期信号と一定関係をもたせるような
同期回路を設けることが考えられる。
するために、水平同期信号と一定関係をもたせるような
同期回路を設けることが考えられる。
本発明の目的は、上記問題点に鑑みてなされたもので、
簡単な回路構成で複合同期信号と弛張発振出力とを位相
ロックさせる位相同期ループを具備した弛張発振回路を
提供することにある。
簡単な回路構成で複合同期信号と弛張発振出力とを位相
ロックさせる位相同期ループを具備した弛張発振回路を
提供することにある。
この目的を達成するために、本発明は、複合同期信号よ
り水平同期信号周波数を取り出すのに、弛張発振出力を
クロックとしたモノマルチバイブレータを利用し、この
モノマルチバイブレータが誤動作しない周波数範囲に弛
張発振周波数のばらつきを収め、上記周波数範囲をロッ
クレンジとする位相同期ループを形成した点に特徴があ
る。
り水平同期信号周波数を取り出すのに、弛張発振出力を
クロックとしたモノマルチバイブレータを利用し、この
モノマルチバイブレータが誤動作しない周波数範囲に弛
張発振周波数のばらつきを収め、上記周波数範囲をロッ
クレンジとする位相同期ループを形成した点に特徴があ
る。
以下、本発明の実施例を図面を用いて説明する。
第１図は、本発明による弛張発振回路を適用したスイッ
チングレギュレータのブロック図であって、１は供給電
源、２はスイッチング手段、３はダイオード、４はコイ
ル、５はコンデンサ、６は負荷、７は出力電圧検出手段
、８は基準電源、９は誤差増幅器、１０は比較手段、１
１は三角波発振器、１２は位相比較手段である。
チングレギュレータのブロック図であって、１は供給電
源、２はスイッチング手段、３はダイオード、４はコイ
ル、５はコンデンサ、６は負荷、７は出力電圧検出手段
、８は基準電源、９は誤差増幅器、１０は比較手段、１
１は三角波発振器、１２は位相比較手段である。
上記構成のスイッチングレギュレータの動作について第
２図を用いて説明する。第２図（ａ）は、比較手段１０
の正負入力端子への夫々の入力信号波形であシ、１３は
三角波発振器１１の出力波形、１４は誤差増幅器９の出
力波形である。第２図伽）はスイッチング手段２の出力
波形、第２図（Ｃ）は負荷６に印加される電圧波形であ
る。
２図を用いて説明する。第２図（ａ）は、比較手段１０
の正負入力端子への夫々の入力信号波形であシ、１３は
三角波発振器１１の出力波形、１４は誤差増幅器９の出
力波形である。第２図伽）はスイッチング手段２の出力
波形、第２図（Ｃ）は負荷６に印加される電圧波形であ
る。
スイッチング手段２がオンしている期間Ｔｏｎには、供
給電源１から電源電圧ｖｉｎの電力が供給される。スイ
ッチング手段２がオフしている期間’Ｉ’ｏｙｙには、
期間Ｔ。ｎにコイル４に蓄積されたエネルギーがダイオ
ード３を介して放出され負荷６に電力が供給される。以
上のようにして負荷６には連続的に電力が供給される。
給電源１から電源電圧ｖｉｎの電力が供給される。スイ
ッチング手段２がオフしている期間’Ｉ’ｏｙｙには、
期間Ｔ。ｎにコイル４に蓄積されたエネルギーがダイオ
ード３を介して放出され負荷６に電力が供給される。以
上のようにして負荷６には連続的に電力が供給される。
このときの出力電圧Ｖ。ｕｔは次式のように表わされる
。
。
ここで、供給電源１の変動に対しては、Ｔｏｎを適当に
変化させて出力電圧Ｖ。ｕｔを安定化している。
変化させて出力電圧Ｖ。ｕｔを安定化している。
例えば、ｖｉ。のわずかな上昇に対しては、出力電圧Ｖ
。ｕｔも上昇する。その変化は出力電圧検出手段７を介
して、誤差増幅器９に入力される。この誤差増幅器９の
出力が上昇して、比較手段１０の出のハイレベル期間、
即ちＴｏｎが短くなり、Ｖａｕｔの ゛上昇を抑える
ことができる。このとき、ｖｏｕｔの電圧波形（Ｑ）に
は、コイル４の浮遊容量等を介して、スイッチングノイ
ズがのってしまう。この電源回路を用いて負荷６にＶＴ
Ｒの信号処理回路を接続・ ３ ・ する場合に、このノイズが映像信号に影響して、画面上
のノイズとなってしまう。このノイズを完全に除去する
のは難しいので、画面上の見苦しさを改善するために、
このスイッチング周波数ｆ’ｓｗをＴＶ倍信号水平同期
信号ｆＨと一定関係を持たせている。すなわちカラーＴ
Ｖ信号における色副搬送波と水平同期信号の関係を応用
している。即ち、ｆ ′ ｆｓｗ−Ｘ（奇数） の関係に、ｆ８Ｗを選定して位相ロックしである。
。ｕｔも上昇する。その変化は出力電圧検出手段７を介
して、誤差増幅器９に入力される。この誤差増幅器９の
出力が上昇して、比較手段１０の出のハイレベル期間、
即ちＴｏｎが短くなり、Ｖａｕｔの ゛上昇を抑える
ことができる。このとき、ｖｏｕｔの電圧波形（Ｑ）に
は、コイル４の浮遊容量等を介して、スイッチングノイ
ズがのってしまう。この電源回路を用いて負荷６にＶＴ
Ｒの信号処理回路を接続・ ３ ・ する場合に、このノイズが映像信号に影響して、画面上
のノイズとなってしまう。このノイズを完全に除去する
のは難しいので、画面上の見苦しさを改善するために、
このスイッチング周波数ｆ’ｓｗをＴＶ倍信号水平同期
信号ｆＨと一定関係を持たせている。すなわちカラーＴ
Ｖ信号における色副搬送波と水平同期信号の関係を応用
している。即ち、ｆ ′ ｆｓｗ−Ｘ（奇数） の関係に、ｆ８Ｗを選定して位相ロックしである。
ここで、三角波発振器１１を電圧制御発振器ＶＣＯで形
成し、三角波発振器１１の出力と複合同期信号（ＳＹＮ
Ｃ信号）のうちの水平同期信号ｆＢとを位相比較手段１
２で位相比較し、この出力でＶＣＯを制御することによ
多位相同期ループを形成している。
成し、三角波発振器１１の出力と複合同期信号（ＳＹＮ
Ｃ信号）のうちの水平同期信号ｆＢとを位相比較手段１
２で位相比較し、この出力でＶＣＯを制御することによ
多位相同期ループを形成している。
以下、この位相同期ループを形成した弛張発振器につい
て説明する。第３図は、本発明による弛張発振器の一実
施例を示すブロック図で、第１図と同一個所、同等部分
は、同一符号で示してあり、・ ４ ・ 数分周手段、１８は位相比較手段である。このブロック
回路の動作を第４図の各部波形図を用いて説明する。（
ａ）は５ＹＮＣ信号波形、（ｂ）は水平同期信号分離手
段１５の出力波形、（Ｃ）は２分周手段１６の出力波形
である。５ＹＮＣ＠号に含まれる水平同期信号、垂直同
期信号及び等化パルスから、水平同期信号だけを取シ出
すのには、モノマルチバイブレータを用いて容易にでき
る。ここでは、このモノマルチをディジタル化すること
によシ、抵抗及び容量等の部品を削減できる。
て説明する。第３図は、本発明による弛張発振器の一実
施例を示すブロック図で、第１図と同一個所、同等部分
は、同一符号で示してあり、・ ４ ・ 数分周手段、１８は位相比較手段である。このブロック
回路の動作を第４図の各部波形図を用いて説明する。（
ａ）は５ＹＮＣ信号波形、（ｂ）は水平同期信号分離手
段１５の出力波形、（Ｃ）は２分周手段１６の出力波形
である。５ＹＮＣ＠号に含まれる水平同期信号、垂直同
期信号及び等化パルスから、水平同期信号だけを取シ出
すのには、モノマルチバイブレータを用いて容易にでき
る。ここでは、このモノマルチをディジタル化すること
によシ、抵抗及び容量等の部品を削減できる。
このモノマルチを５ＹＮＣ信号の立上シでカウントスタ
ートし、所定の値でカウントストップするカウンタで構
成することにより、容易にデジタル化できる。このクロ
ックを弛張発振器の出力を利用することによシ、外部か
らの基準クロックが不要となる。
ートし、所定の値でカウントストップするカウンタで構
成することにより、容易にデジタル化できる。このクロ
ックを弛張発振器の出力を利用することによシ、外部か
らの基準クロックが不要となる。
水平同期信号ｆ８を２分周した出力と弛張発振器の奇数
分周出力を位相比較し、その位相誤差信号でｖＣＯの制
御を行い、所定位相でロックさせる。
分周出力を位相比較し、その位相誤差信号でｖＣＯの制
御を行い、所定位相でロックさせる。
即ち、所定の周波数にロックすることができる。
第５図は、第３図の弛張発振器を具体化した回路図で、
第３図と同−個所及び同等部分は、同一符号で示してあ
り、１９．２０は定電流源、２１〜２５はＰチャンネル
ＭＯ３ＦＥＴ 、 ２６〜５０はＮチャンネルＭＯ８Ｆ
ＥＴ 、 ３１ 、３２は容量、 ３３．３４は基準電
源、３５はシュミットトリガ回路、３６は２５進カウン
タ、３７〜４１はインバータ、４２．４３はＤ型フリッ
プフロップ、４４はＴ型フリップフロップ、４５はカウ
ンタ、４６〜５６はＮＡＮＤゲートである。
第３図と同−個所及び同等部分は、同一符号で示してあ
り、１９．２０は定電流源、２１〜２５はＰチャンネル
ＭＯ３ＦＥＴ 、 ２６〜５０はＮチャンネルＭＯ８Ｆ
ＥＴ 、 ３１ 、３２は容量、 ３３．３４は基準電
源、３５はシュミットトリガ回路、３６は２５進カウン
タ、３７〜４１はインバータ、４２．４３はＤ型フリッ
プフロップ、４４はＴ型フリップフロップ、４５はカウ
ンタ、４６〜５６はＮＡＮＤゲートである。
本実施例では、弛張発振器の発振周波数をほぼ２０ＯＫ
Ｈ２付近に設定して、 Ｈ ｆｓｗ＝−×２５”：１９７ＫＨｚ とする。三角波発振器について説明する。静電容量Ｃを
有する容量３１に定電流で充放電を繰シ返すことによシ
、三角波出力を得る。充電時は、シュミットトリガ回路
３５の出力はハイレベルになっており、定電流値工を有
する定電流源１９よりＰチャンネルＭＯ８ＦＥＴ２１を
介して容量６１を充電する。三角波出力が所定の電位ま
で上昇すると、シュミットトリガ回路３５の出力ローレ
ベルに反転し、定電流源１９の電流は、ＰチャンネルＭ
Ｏ８ＦＥＴ２２よりＮチャンネルＭＯ３ＦＥＴ２７に流
れる。
Ｈ２付近に設定して、 Ｈ ｆｓｗ＝−×２５”：１９７ＫＨｚ とする。三角波発振器について説明する。静電容量Ｃを
有する容量３１に定電流で充放電を繰シ返すことによシ
、三角波出力を得る。充電時は、シュミットトリガ回路
３５の出力はハイレベルになっており、定電流値工を有
する定電流源１９よりＰチャンネルＭＯ８ＦＥＴ２１を
介して容量６１を充電する。三角波出力が所定の電位ま
で上昇すると、シュミットトリガ回路３５の出力ローレ
ベルに反転し、定電流源１９の電流は、ＰチャンネルＭ
Ｏ８ＦＥＴ２２よりＮチャンネルＭＯ３ＦＥＴ２７に流
れる。
このとき、カレントミラー回路を構成するＮチャンネル
ＭＯ８ＦＥＴ２６．２７により容量３１の電荷を放電し
て、三角波は下降する。所定の電位まで下降すると、シ
ュミットトリガ回路３５の出力がハイレベルに反転し、
三角波は上昇する。以上のようにして、自励発振を得る
。三角波の発振周波数は、次式のようになる。
ＭＯ８ＦＥＴ２６．２７により容量３１の電荷を放電し
て、三角波は下降する。所定の電位まで下降すると、シ
ュミットトリガ回路３５の出力がハイレベルに反転し、
三角波は上昇する。以上のようにして、自励発振を得る
。三角波の発振周波数は、次式のようになる。
■
ここで、■は三角波出力の振幅
よって、充放電定電流量Ｉを可変して、周波数を可変す
る。
る。
このシュミットトリガ回路６５の出力を２５進カウンタ
３６で２５分周して、位相比較手段１８の一方の入力と
する。他方の入力信号である５ＹＮＣ信号から分離され
た水平同期信号ｆＨの分離回路に、 ７ 。
３６で２５分周して、位相比較手段１８の一方の入力と
する。他方の入力信号である５ＹＮＣ信号から分離され
た水平同期信号ｆＨの分離回路に、 ７ 。
ついて説明する。５ＹＮＣ信号をＤ入力をハイレベルに
固定したＤ型フリップフロップ４２に入力する。したが
って、５ＹＮＣ信号の立上シエッジで、Ｄ型フリップフ
ロップのＱ出力はハイになシ、ＮＡＮＤゲート５５が開
くことになる。よって、三角波発振器１１のシュミット
トリガ回路３５の出力がカウンタ４５に入力される。と
の時、三角波発振器１１の発振周波数のばらつきを考慮
して、５ＹＮＣ信号から垂直同期信号及び等化パルスの
周期１／２ｆＨのパルスを取り除くのに誤動作しない数
として、９発のカウンタクロックに設定する。この周波
数範囲は、１９７ＫＨ２±２８チになる。９発のクロッ
クが入力されるとＮＡＮＤゲート５６の出力がローレベ
ルになシ、Ｄ型フリップフロップ４２にリセットパルス
が入シ、ＮＡＮＤゲート５５が閉じる。
固定したＤ型フリップフロップ４２に入力する。したが
って、５ＹＮＣ信号の立上シエッジで、Ｄ型フリップフ
ロップのＱ出力はハイになシ、ＮＡＮＤゲート５５が開
くことになる。よって、三角波発振器１１のシュミット
トリガ回路３５の出力がカウンタ４５に入力される。と
の時、三角波発振器１１の発振周波数のばらつきを考慮
して、５ＹＮＣ信号から垂直同期信号及び等化パルスの
周期１／２ｆＨのパルスを取り除くのに誤動作しない数
として、９発のカウンタクロックに設定する。この周波
数範囲は、１９７ＫＨ２±２８チになる。９発のクロッ
クが入力されるとＮＡＮＤゲート５６の出力がローレベ
ルになシ、Ｄ型フリップフロップ４２にリセットパルス
が入シ、ＮＡＮＤゲート５５が閉じる。
また、カウンタ入力クロックの立下りエツジでＤＷフリ
ップフロップ４３の回出力はハイレベルになシ、カウン
タ４５がリセットされる。このとき、ＮＡＮＤゲート５
６の出力はハイレベルになシ１、８ 。
ップフロップ４３の回出力はハイレベルになシ、カウン
タ４５がリセットされる。このとき、ＮＡＮＤゲート５
６の出力はハイレベルになシ１、８ 。
Ｄ型フリップフロップ４２のリセット入力はローレベル
になって次の５ＹＮＣ信号の立上りエツジを待つことに
なる。このようにして、水平同期信号の周期を持つパル
ス信号がフリップフロップ４６の回出力に得られる。こ
れをＴ型フリップフロップ４４に入力して、２分周して
、位相比較手段１８の他方の入力とする。
になって次の５ＹＮＣ信号の立上りエツジを待つことに
なる。このようにして、水平同期信号の周期を持つパル
ス信号がフリップフロップ４６の回出力に得られる。こ
れをＴ型フリップフロップ４４に入力して、２分周して
、位相比較手段１８の他方の入力とする。
位相比較手段１８について、第６図の各部波形図を用い
て説明する。第６図（ａ）は水平同期信号の２分周出力
波形、（ｂ）は三角波発振器１１の出力の２５分周出力
波形、（ｃ）はＮＡＮＤゲート４７の出力波形、（ｄ）
はＮＡＮＤゲート４６の出力波形−（ｅ）は容量３２の
出力波形である。ＮＡＮＤゲート４６〜５４でデジタル
位相比較器を構成し、位相の進んでいる方が入力される
ＨＡＮＤゲート４６あるいは４７の出力がローレベルに
変化する。この出力でＰチャンネルＭＯ８ＦＥＴ２５あ
るいはＮチャンネルＭＯ８ＦＥ’Ｉ’３０をオンさせて
、容量３２の電位を可変する。この電位変化によシ最大
定電流源２０の電流量まで、ＰチャンネルＭＯ８ＦＥ’
Ｉ’２３より放出したリ、ＮチャンネルＭＯ８ＦＢ’Ｉ
’２８で吸い込んだりできる。これによシ、容量３１の
充放電電流量を可変して、三角波発振器の発振周波数を
制御できる。
て説明する。第６図（ａ）は水平同期信号の２分周出力
波形、（ｂ）は三角波発振器１１の出力の２５分周出力
波形、（ｃ）はＮＡＮＤゲート４７の出力波形、（ｄ）
はＮＡＮＤゲート４６の出力波形−（ｅ）は容量３２の
出力波形である。ＮＡＮＤゲート４６〜５４でデジタル
位相比較器を構成し、位相の進んでいる方が入力される
ＨＡＮＤゲート４６あるいは４７の出力がローレベルに
変化する。この出力でＰチャンネルＭＯ８ＦＥＴ２５あ
るいはＮチャンネルＭＯ８ＦＥ’Ｉ’３０をオンさせて
、容量３２の電位を可変する。この電位変化によシ最大
定電流源２０の電流量まで、ＰチャンネルＭＯ８ＦＥ’
Ｉ’２３より放出したリ、ＮチャンネルＭＯ８ＦＢ’Ｉ
’２８で吸い込んだりできる。これによシ、容量３１の
充放電電流量を可変して、三角波発振器の発振周波数を
制御できる。
定電流源２０の電流量が、周波数の可変範囲に対応する
ので、簡単に制御範囲が設定できる。ここでは、前述の
２８チのばらつき範囲をカバーすればよい。この弛張発
振器では、すべてＭＯ８Ｆ’Ｅ’［’で構成でき、また
三角波発振器１１及び位相比較手段１８をパイボーラメ
ランジスタでも構成できる。
ので、簡単に制御範囲が設定できる。ここでは、前述の
２８チのばらつき範囲をカバーすればよい。この弛張発
振器では、すべてＭＯ８Ｆ’Ｅ’［’で構成でき、また
三角波発振器１１及び位相比較手段１８をパイボーラメ
ランジスタでも構成できる。
以上説明したように、本発明によれば、外部からの基準
クロックやモノマルチバイブレータの抵抗及び容量を用
いずに、簡単な回路構成で、複合同期信号のうちの水平
同期信号と三角波発振器出力とを位相ロックさせる位相
同期ループを構成できスイッチングレギュレータ動作時
のＶＴＲ画面上への雑音の防止を完全にできるという優
れた効果を得ることができる。
クロックやモノマルチバイブレータの抵抗及び容量を用
いずに、簡単な回路構成で、複合同期信号のうちの水平
同期信号と三角波発振器出力とを位相ロックさせる位相
同期ループを構成できスイッチングレギュレータ動作時
のＶＴＲ画面上への雑音の防止を完全にできるという優
れた効果を得ることができる。
第１図は本発明による弛張発振回路を適用したスイッチ
ングレギュレータのブロック図、第２図は第１図回路の
要部波形図、第３図は本発明による弛張発振器の一実施
例を示すブロック図、第４図は第３図回路の要部波形図
、第５図は第３図の弛張発振器を具体化した回路図、第
６図は第５図中回路の要部波形図である。 １・・・・・・供給電源 ２・・・・・・スイッチング手段 ３・・・・・・ダイオード ４・・・・・・コイル ５・・・・・・容量 ７・・・・・・出力電圧検出手段 ８・・・・・・基準電源 ９・・・・・・誤差増幅器 １０・・・・・・比較手段 １１・・・・・・三角波発振器 １２・・・・・・位相比較手段 １５・・・・・・水平同期信号分離手段１６・・・・・
・２分周手段 、１１ 。 １７・・・・・・奇数分周手段 １８・・・・・・位相比較手段 １９．２０・・・・・・定電流源 ２１〜２５・・・・・・ＰチャンネルＭＯ８ＦＥＴ２６
〜３０・・・・・・Ｎ−ＩＦ−ヤンネルＭＯ８ＦＥ’ｌ
’３１．３２・・・・・・容量 ３３．３４・・・・・・基準電源 ３５・・・・・・シュミットトリガ回路３６・・・・・
・２５進カウンタ ３７〜４１・・・・・・インバータ ４２．４５・・・・・・ＤＷフリップフロップ４４・・
パ・・・Ｔ型フリップフロップ４５・・・・・・カウン
タ ４６〜５６・・・・・・ＮＡＮＤゲート。 ・ １２・ 第 １ 図 第 ２ 図 ／＋ ｒ＼ ＾ ヴ −へ リ
ングレギュレータのブロック図、第２図は第１図回路の
要部波形図、第３図は本発明による弛張発振器の一実施
例を示すブロック図、第４図は第３図回路の要部波形図
、第５図は第３図の弛張発振器を具体化した回路図、第
６図は第５図中回路の要部波形図である。 １・・・・・・供給電源 ２・・・・・・スイッチング手段 ３・・・・・・ダイオード ４・・・・・・コイル ５・・・・・・容量 ７・・・・・・出力電圧検出手段 ８・・・・・・基準電源 ９・・・・・・誤差増幅器 １０・・・・・・比較手段 １１・・・・・・三角波発振器 １２・・・・・・位相比較手段 １５・・・・・・水平同期信号分離手段１６・・・・・
・２分周手段 、１１ 。 １７・・・・・・奇数分周手段 １８・・・・・・位相比較手段 １９．２０・・・・・・定電流源 ２１〜２５・・・・・・ＰチャンネルＭＯ８ＦＥＴ２６
〜３０・・・・・・Ｎ−ＩＦ−ヤンネルＭＯ８ＦＥ’ｌ
’３１．３２・・・・・・容量 ３３．３４・・・・・・基準電源 ３５・・・・・・シュミットトリガ回路３６・・・・・
・２５進カウンタ ３７〜４１・・・・・・インバータ ４２．４５・・・・・・ＤＷフリップフロップ４４・・
パ・・・Ｔ型フリップフロップ４５・・・・・・カウン
タ ４６〜５６・・・・・・ＮＡＮＤゲート。 ・ １２・ 第 １ 図 第 ２ 図 ／＋ ｒ＼ ＾ ヴ −へ リ
Claims (1)
- 弛張発振手段の出力を一方の入力とする位相比較手段と
、前記弛張発振手段の出力をクロックとして計数する計
数手段と、該計数手段が所定の計数値に達したときに前
記クロックを停止するゲート手段とを具備し、前記計数
手段のスタート信号に複合同期信号を用い、この計数手
段の出力を前記位相比較手段の他方の入力とし、この位
相比較手段の出力を前記弛張発振手段の制御入力とした
ことを特徴とする位相同期制御ループを有する弛張発振
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088574A JPS61248676A (ja) | 1985-04-26 | 1985-04-26 | 弛張発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088574A JPS61248676A (ja) | 1985-04-26 | 1985-04-26 | 弛張発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61248676A true JPS61248676A (ja) | 1986-11-05 |
Family
ID=13946623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60088574A Pending JPS61248676A (ja) | 1985-04-26 | 1985-04-26 | 弛張発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61248676A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009094584A (ja) * | 2007-10-03 | 2009-04-30 | Yamaha Corp | 三角波発生回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57154983A (en) * | 1981-03-20 | 1982-09-24 | Victor Co Of Japan Ltd | Multiplying circuit of horizontal scan frequency |
-
1985
- 1985-04-26 JP JP60088574A patent/JPS61248676A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57154983A (en) * | 1981-03-20 | 1982-09-24 | Victor Co Of Japan Ltd | Multiplying circuit of horizontal scan frequency |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009094584A (ja) * | 2007-10-03 | 2009-04-30 | Yamaha Corp | 三角波発生回路 |
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