JPS6123446A - ル−プ伝送システムのノ−ド装置 - Google Patents
ル−プ伝送システムのノ−ド装置Info
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- JPS6123446A JPS6123446A JP59143483A JP14348384A JPS6123446A JP S6123446 A JPS6123446 A JP S6123446A JP 59143483 A JP59143483 A JP 59143483A JP 14348384 A JP14348384 A JP 14348384A JP S6123446 A JPS6123446 A JP S6123446A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はループ伝送システムに関するものである。
第１図は従来のシステムを示すブロック図で、図におい
て（１）は同期ノード装置、（２ａ） 、（２ｂ） 、
（２ｃ）はそ扛ぞれ通信ノード装置、（３ａｌ ） 、
（３ａ２） 、 （３ｂｌ ） 。
て（１）は同期ノード装置、（２ａ） 、（２ｂ） 、
（２ｃ）はそ扛ぞれ通信ノード装置、（３ａｌ ） 、
（３ａ２） 、 （３ｂｌ ） 。
（３ｂ２）、（３Ｃ１）、（３Ｃ２）、（３０３）はそ
ｎぞれ端末インタフェース、（４）はループ伝送路、（
５ａｌ ）、（５ａ２）、（５ｂｌ）。
ｎぞれ端末インタフェース、（４）はループ伝送路、（
５ａｌ ）、（５ａ２）、（５ｂｌ）。
（５ｂ２）、（５ｃｌ）、（５ｃ２）、（５ｃ３）はそ
ｎぞれ端末インタフェースである。
ｎぞれ端末インタフェースである。
ループ伝送路（４）上はビットシリアルの形のディジタ
ル信号が伝送される。第２図は伝送される信号のフレー
ム構成を示す図で、フレーム（４１はフレーム同期部分
（４Ｘ）と通信チャネル部分０邊から構成さｎ１通信チ
ャネル部分（４のは通信チャネル（４２ａ）として示す
通信チャネルの複数チャネルを含む。
ル信号が伝送される。第２図は伝送される信号のフレー
ム構成を示す図で、フレーム（４１はフレーム同期部分
（４Ｘ）と通信チャネル部分０邊から構成さｎ１通信チ
ャネル部分（４のは通信チャネル（４２ａ）として示す
通信チャネルの複数チャネルを含む。
第１図に示す構成のシステムは従来よく知ら扛ているの
で一般的な説明は省略するが、ループ伝送Ｍ （４）に
接続される同期ノード装置（１）は１台であって、フレ
ーム同期部分＋４１）を生成し、フレーム（ＡＯ中のデ
ィジタル信号のビット周期を決定する。
で一般的な説明は省略するが、ループ伝送Ｍ （４）に
接続される同期ノード装置（１）は１台であって、フレ
ーム同期部分＋４１）を生成し、フレーム（ＡＯ中のデ
ィジタル信号のビット周期を決定する。
同期ノード装置（１）及び各通信ノード装置（２ａ）。
（２ｂ）、（２Ｃ）にはループ伝送路（４）からの信号
を入力しその信号のビット周期のクロックでシフトして
ループ伝送路（４）へ送出するシフトレジスタを備えて
おり、同期ノード装置（１）はループ伝送路（４）から
入力さ扛る信号を中継してフレーム（４０を連続的にル
ープ伝送路（４）に送出しているが、その際フレーム同
期部分（４１）は毎回新しく生成している。
を入力しその信号のビット周期のクロックでシフトして
ループ伝送路（４）へ送出するシフトレジスタを備えて
おり、同期ノード装置（１）はループ伝送路（４）から
入力さ扛る信号を中継してフレーム（４０を連続的にル
ープ伝送路（４）に送出しているが、その際フレーム同
期部分（４１）は毎回新しく生成している。
フレーム同期部分０１）は特定のビットパタンによって
構成さｎているので各通信ノード装置（２ａ）。
構成さｎているので各通信ノード装置（２ａ）。
（２ｂ）、（２ｃ）では、このフレーム同期部分（４０
を検出して、以下に続く通信チャネルの位置を識別する
。
を検出して、以下に続く通信チャネルの位置を識別する
。
通信ノード装置では、フレーム同期部分と、当該ノード
装置が利用しない通信チャネル部分は単に中継だけを行
い、利用するチャネルについては、装置内のシフトレジ
スタの並列信号出力端子、並列信号入力端子を介して、
端末装置との間でデータの入出力を行う。
装置が利用しない通信チャネル部分は単に中継だけを行
い、利用するチャネルについては、装置内のシフトレジ
スタの並列信号出力端子、並列信号入力端子を介して、
端末装置との間でデータの入出力を行う。
通信チャネルの割当やその利用には各種の方法があるが
、この発明には直接には関係がないので省略する。
、この発明には直接には関係がないので省略する。
従来のシステムは上記のように構成さｎているので、同
期ノード装置（１）に障害があると、システム全体が停
止するという欠点があった。
期ノード装置（１）に障害があると、システム全体が停
止するという欠点があった。
この発明は上記のような従来のものの欠点を除去する丸
めになされたもので、この発明では、すべての通信ノー
ド装置に同期制御の機能を付加することによって同期ノ
ードを省略し、いずれか１つの通信ノードがマスタノー
ドとして同期制御を行い、もしマスタノードに障害が発
生したときは、あらかじめ定めて置く優先順位に従って
他の通信ノードが自動的にマスタノードとして動作する
ような制御によってシステムの信頼性を向上した。
めになされたもので、この発明では、すべての通信ノー
ド装置に同期制御の機能を付加することによって同期ノ
ードを省略し、いずれか１つの通信ノードがマスタノー
ドとして同期制御を行い、もしマスタノードに障害が発
生したときは、あらかじめ定めて置く優先順位に従って
他の通信ノードが自動的にマスタノードとして動作する
ような制御によってシステムの信頼性を向上した。
以下この発明の実施例を図面について説明する。
第３図はこの発明の一実施例を示すプロ、り図で、第１
図と同一符号は同一部分を示し、（１０ｄ）ｅ（１０ｅ
）、（１０ｆ）、（１０ｇ）、はそ扛ぞ扛ノード装置、
（３ｄｌ）−（３ｄ２）、Ｃ３ｅｌ）（３ｅ２）ｅＣ３
ｅ３）＝（３ｆ１）、（３ａｌ）−（３ｇ２）はそｎぞ
れ端末装置、（５ｄｌ）、（５ｄ２）、（５ｅｌ）？（
５ｅ２）ｔ（５ｅ３）（５ｆｌ）ｓ（５ａｌ）、（５ｇ
２）はそれぞれ端末インタフェースである。
図と同一符号は同一部分を示し、（１０ｄ）ｅ（１０ｅ
）、（１０ｆ）、（１０ｇ）、はそ扛ぞ扛ノード装置、
（３ｄｌ）−（３ｄ２）、Ｃ３ｅｌ）（３ｅ２）ｅＣ３
ｅ３）＝（３ｆ１）、（３ａｌ）−（３ｇ２）はそｎぞ
れ端末装置、（５ｄｌ）、（５ｄ２）、（５ｅｌ）？（
５ｅ２）ｔ（５ｅ３）（５ｆｌ）ｓ（５ａｌ）、（５ｇ
２）はそれぞれ端末インタフェースである。
第３図の各ノード装置はそｎぞｎ同一の構成を有し、第
４図はその構成を示すブロック図である。
４図はその構成を示すブロック図である。
第４図において（４ａ）Ｕノード装置へ入力するループ
伝送路（４）、（４ｂ）Ｕノード装置から出力するルー
プ伝送路を示し、（５）は第３図の（５ｄｌ ）等に相
肖する端末インタフェースである。また、ＱＤは同期式
受信機、（至）はフレーム同期検出器、（２）は／−ド
ＩＤ受信器、（２４はノードＩＤ比較回路、（ト）はシ
フトレジスタ、弼はマスタスレーブセレクタ、（ハ）は
切換制御回路、に）は同期式送信機、翰はインタフェー
ス回路、（至）はタイミング発生器、ｃ３ｆ）はバッフ
ァレジスタ、ｒ３湯はフレーム同期発生器、（至）はノ
ードＩＤ設定回路、（ロ）はセレクタ、（至）は並列直
列変換回路である。更に（１０１）、 （１０２） 、
（１０３） 、 （１０４）、 （１０５） 。
伝送路（４）、（４ｂ）Ｕノード装置から出力するルー
プ伝送路を示し、（５）は第３図の（５ｄｌ ）等に相
肖する端末インタフェースである。また、ＱＤは同期式
受信機、（至）はフレーム同期検出器、（２）は／−ド
ＩＤ受信器、（２４はノードＩＤ比較回路、（ト）はシ
フトレジスタ、弼はマスタスレーブセレクタ、（ハ）は
切換制御回路、に）は同期式送信機、翰はインタフェー
ス回路、（至）はタイミング発生器、ｃ３ｆ）はバッフ
ァレジスタ、ｒ３湯はフレーム同期発生器、（至）はノ
ードＩＤ設定回路、（ロ）はセレクタ、（至）は並列直
列変換回路である。更に（１０１）、 （１０２） 、
（１０３） 、 （１０４）、 （１０５） 。
（１０６）、（１０７）、（１０８）、（１０９）はそ
ｎぞれ信号線であるＯ 第５図は第３図のシステムにおいて用いら扛るフレーム
を示し、第２図と同一符号は同−又は相当部分を示し、
０３はノードＩＤで、ノードＩＤ（４３は当該フレーム
（４Ｇを構成したノード装置（すなわちマスクとして動
作するノード装置）がどのノード装置であるかを示す識
別符号である。
ｎぞれ信号線であるＯ 第５図は第３図のシステムにおいて用いら扛るフレーム
を示し、第２図と同一符号は同−又は相当部分を示し、
０３はノードＩＤで、ノードＩＤ（４３は当該フレーム
（４Ｇを構成したノード装置（すなわちマスクとして動
作するノード装置）がどのノード装置であるかを示す識
別符号である。
第３図の各ノード装置（１０ｄ）、（１０ｅ）、（１０
ｆ）、（１０ｇ）はいず牡も同期ノード装置として動作
する機能を備えていて、あらかじめ定める優先順位に従
っていずｎかのノード装置が同期ノード装置としての動
作を行うので、同期ノード装置としての動作を行ってい
るノード名をノードｌｌＸ４：ｌに入ｎ１このノード装
置をマスタノードと言い、其他のノード装ａｔスレーブ
ノード装置という。
ｆ）、（１０ｇ）はいず牡も同期ノード装置として動作
する機能を備えていて、あらかじめ定める優先順位に従
っていずｎかのノード装置が同期ノード装置としての動
作を行うので、同期ノード装置としての動作を行ってい
るノード名をノードｌｌＸ４：ｌに入ｎ１このノード装
置をマスタノードと言い、其他のノード装ａｔスレーブ
ノード装置という。
第４図に示すノード装置がスレーブノード装置として動
作する場合は（至）、Ｇυ、 Ｃ３′！Ｊ、（至）、（
財）、（至）の部分は関係なくマスタスレーブセレクタ
弼はＡ１１ｌ入力（すなわち、シフトレジスタ（ハ）か
らの入力）を同期式送信機（至）に出力する。すなわち
、ループ伝送路（４ａ庫ら入力した信号は同期式受信機
（２１）によって受信データと受信タイミングが検出さ
扛、データは信号線（ｘｏｉ）ｙａらシフトレジスタ（
ハ）の直列信号入力端子に加えら扛、受信タイミングは
信号線（１０２）を経てシフトレジスタ（ハ）をシフト
するクロックとなる。このノード装置が信号の中継だけ
を行う場合は、シフトレジスタ（ハ）から信号線（１０
３）上にシフトアウトさ扛た信号が同期式送信機（至）
を経てループ伝送路（４ｂ）上へ送出さする。
作する場合は（至）、Ｇυ、 Ｃ３′！Ｊ、（至）、（
財）、（至）の部分は関係なくマスタスレーブセレクタ
弼はＡ１１ｌ入力（すなわち、シフトレジスタ（ハ）か
らの入力）を同期式送信機（至）に出力する。すなわち
、ループ伝送路（４ａ庫ら入力した信号は同期式受信機
（２１）によって受信データと受信タイミングが検出さ
扛、データは信号線（ｘｏｉ）ｙａらシフトレジスタ（
ハ）の直列信号入力端子に加えら扛、受信タイミングは
信号線（１０２）を経てシフトレジスタ（ハ）をシフト
するクロックとなる。このノード装置が信号の中継だけ
を行う場合は、シフトレジスタ（ハ）から信号線（１０
３）上にシフトアウトさ扛た信号が同期式送信機（至）
を経てループ伝送路（４ｂ）上へ送出さする。
フレーム同期検出器のはフレーム同期部分（４１）？検
出して以下に続くチャネルのフレーム内の位置を識別す
る。端末装置とシフトレジスタ（ハ）間のデータの入出
力はシフトレジスタ（ハ）の並列信号出力端子及び連列
信号入力端子から信号線（１０４）、インタフェース回
路−、端末インタフェース（５）を介して行わ扛る。そ
の時、信号線（１０７）上のタイミング信号によって入
出力のタイミングが制御さ扛る。
出して以下に続くチャネルのフレーム内の位置を識別す
る。端末装置とシフトレジスタ（ハ）間のデータの入出
力はシフトレジスタ（ハ）の並列信号出力端子及び連列
信号入力端子から信号線（１０４）、インタフェース回
路−、端末インタフェース（５）を介して行わ扛る。そ
の時、信号線（１０７）上のタイミング信号によって入
出力のタイミングが制御さ扛る。
信号＠！ （１０４）上のデータはバッファレジスタ０
のヘモ入力さ扛る。バッファレジスタ０１）ハＦＩＦ。
のヘモ入力さ扛る。バッファレジスタ０１）ハＦＩＦ。
（ｆｉｒｓｔ −ｉｎ −ｆｉｒｓｔ −ｏｕｔ）メモ
リから構成さ扛る工２スティックバッファレジスタＣ１
１）で、シフトレジスタ（ハ）から信号線（１０３）へ
送出される通信チャネル部分（６）の信号と、バラツブ
レジスタＣ（１）からセレクタ（財）を介して並列直列
変換回路（至）から信号線（１０５）へ送信される通信
チャネル部分（４３の信号とが一致するように制御され
る。
リから構成さ扛る工２スティックバッファレジスタＣ１
１）で、シフトレジスタ（ハ）から信号線（１０３）へ
送出される通信チャネル部分（６）の信号と、バラツブ
レジスタＣ（１）からセレクタ（財）を介して並列直列
変換回路（至）から信号線（１０５）へ送信される通信
チャネル部分（４３の信号とが一致するように制御され
る。
タイミング発生器（至）はビット周期として定めらｎて
いる繰返し周期のクロ、り信号とこのクロック信号を基
準にした他のタイミング信号とを発生する。フレーム同
期発生器０′ＩＪはフレーム同期部分（４０のビットハ
ターンを出力し、ノードＩＤ設定回路（至）には当該ノ
ード装置のノードＩＤが設定される。
いる繰返し周期のクロ、り信号とこのクロック信号を基
準にした他のタイミング信号とを発生する。フレーム同
期発生器０′ＩＪはフレーム同期部分（４０のビットハ
ターンを出力し、ノードＩＤ設定回路（至）には当該ノ
ード装置のノードＩＤが設定される。
フレーム同期発生器Ｇ）の出力、ノードＩＤ設定回路（
至）の出力、及びバッファレジスタ０υの出力は、セレ
クタ（ロ）を経て第５図に示すフレーム４１を構成して
並列直列変換回路（ハ）に入力さｎタイミング発生器（
至）からのクロック信号によυビットシリアルの形に変
換さｎて信号線（１０５）を経て信号１７１（１０６）
上のクロック信号と共にマスタスレーブセレクタ（至）
のＢ個入力に入力さ扛る。
至）の出力、及びバッファレジスタ０υの出力は、セレ
クタ（ロ）を経て第５図に示すフレーム４１を構成して
並列直列変換回路（ハ）に入力さｎタイミング発生器（
至）からのクロック信号によυビットシリアルの形に変
換さｎて信号線（１０５）を経て信号１７１（１０６）
上のクロック信号と共にマスタスレーブセレクタ（至）
のＢ個入力に入力さ扛る。
ノードＩＤ設定回路（至）の出力とノードＩＤ受信器（
ハ）の出力はノードＩＤ比較回路■において所定の法則
に従って比較され、その比較結果により信号線（１０９
）上に切換信号を出力する。フレーム同期検出器＠にお
いてフレーム同期部分（４ａに対する検出信号が所定時
間以上検出さｎないときは信号線（１０８）に切換信号
が出力さｎｌこの切換信号又は信号線（１０９）上の切
換信号により切換制御回路（財）はマスタスレーブセレ
クタ（イ）を切換えてＢ側の入力を同期式送信機（ハ）
に出力し、このノード装置はマスタノード装置となる。
ハ）の出力はノードＩＤ比較回路■において所定の法則
に従って比較され、その比較結果により信号線（１０９
）上に切換信号を出力する。フレーム同期検出器＠にお
いてフレーム同期部分（４ａに対する検出信号が所定時
間以上検出さｎないときは信号線（１０８）に切換信号
が出力さｎｌこの切換信号又は信号線（１０９）上の切
換信号により切換制御回路（財）はマスタスレーブセレ
クタ（イ）を切換えてＢ側の入力を同期式送信機（ハ）
に出力し、このノード装置はマスタノード装置となる。
また当該ノード装置内でマスクとなることに対する障害
モ検出したときは切換制御回路■は信号線（１０８）、
（１０９）上の信号を無視してマスタスレーブセレクタ
（至）のＡ個入力を出力する。ノードＩＤの最も簡単な
構成例としてノード装置（１０ｄ）、（１０ｅ）、（１
０ｆ）、（１０ｇ） ｔＤノードＩＤｔ−そｎぞれ数値
１．２．８．４とする。またノードＩＤ比較回路（財）
における比較の法則としてノードＩＤ設定回路（至）か
らの数値がノードＩＤ受信器（ハ）からの数値よ２り小
さい時、信号線（１０９）上に切換信号を出力するとす
る。
モ検出したときは切換制御回路■は信号線（１０８）、
（１０９）上の信号を無視してマスタスレーブセレクタ
（至）のＡ個入力を出力する。ノードＩＤの最も簡単な
構成例としてノード装置（１０ｄ）、（１０ｅ）、（１
０ｆ）、（１０ｇ） ｔＤノードＩＤｔ−そｎぞれ数値
１．２．８．４とする。またノードＩＤ比較回路（財）
における比較の法則としてノードＩＤ設定回路（至）か
らの数値がノードＩＤ受信器（ハ）からの数値よ２り小
さい時、信号線（１０９）上に切換信号を出力するとす
る。
第６図はマスク動作の調停の一例を示すブロック図で、
第３図と同一符号は同一部分を示し、第６図（ａ）はノ
ード装置（１０ｄ）がマスタ（斜線で示す）として正常
に動作中の状態を表す。この時ノード装置（１０ｄ）の
たとえば、タイミング発生器（至）の故障が検出されて
マスタスレーブセレクタ弼のＡ個入力がループ伝送路（
４ｂ）に送出さ牡る状態になったとする。フレーム構成
中のフレーム同期部分（４υとノードＩＤ（４３とが無
信号となシ、ノード装置（ＩＩＯｅ）。
第３図と同一符号は同一部分を示し、第６図（ａ）はノ
ード装置（１０ｄ）がマスタ（斜線で示す）として正常
に動作中の状態を表す。この時ノード装置（１０ｄ）の
たとえば、タイミング発生器（至）の故障が検出されて
マスタスレーブセレクタ弼のＡ個入力がループ伝送路（
４ｂ）に送出さ牡る状態になったとする。フレーム構成
中のフレーム同期部分（４υとノードＩＤ（４３とが無
信号となシ、ノード装置（ＩＩＯｅ）。
（ｘｏｆ）、（ｔｏｇ）において共にフレーム同期検出
器（至）の検出信号が欠落し、一定時間を経て各ノード
装置（１０ｅ）、（１０ｆ）、（１０ｇ）が信号線（１
０８）上の切換信号で切換制御回路■が一斉に動作した
とする。この状態を第６回出）に示す。第６図（ｂ）の
状態で各ノード装置のノードＩＤ受信機（ハ）の出力Ｉ
Ｄ数は（１０ｆ）で９．（１０ｇ）で８． （１０ｄ）
で４． （（Ｉｏｄ：戦ノードＩＤを送出しない） （
１０ｅ）で４となるのでノード装置（１０ｅ）だけにお
いて信号線（１０９）上に切換信号が出るが、他のノー
ド装置ではこの切換信号が出す、かつフレーム同期部分
０υの検出によって信号線（１０８）上の切換信号も消
失しているので、（１０ｅ）がマスタとなシ、（１０ｆ
）、（ｌｏｇ）はスレーブに戻って第６図（Ｃ）に示す
状態になる。
器（至）の検出信号が欠落し、一定時間を経て各ノード
装置（１０ｅ）、（１０ｆ）、（１０ｇ）が信号線（１
０８）上の切換信号で切換制御回路■が一斉に動作した
とする。この状態を第６回出）に示す。第６図（ｂ）の
状態で各ノード装置のノードＩＤ受信機（ハ）の出力Ｉ
Ｄ数は（１０ｆ）で９．（１０ｇ）で８． （１０ｄ）
で４． （（Ｉｏｄ：戦ノードＩＤを送出しない） （
１０ｅ）で４となるのでノード装置（１０ｅ）だけにお
いて信号線（１０９）上に切換信号が出るが、他のノー
ド装置ではこの切換信号が出す、かつフレーム同期部分
０υの検出によって信号線（１０８）上の切換信号も消
失しているので、（１０ｅ）がマスタとなシ、（１０ｆ
）、（ｌｏｇ）はスレーブに戻って第６図（Ｃ）に示す
状態になる。
また、第６図に示すシステムが初期状態のときは各ノー
ド装置がスレーブの状態から各ノード装置がマスタの状
態となる過渡期間を経て（１ｏｄ）がマスクとなること
は上記説明から容易に理解できる所である。
ド装置がスレーブの状態から各ノード装置がマスタの状
態となる過渡期間を経て（１ｏｄ）がマスクとなること
は上記説明から容易に理解できる所である。
以上のようにこの発明によれば、専用の同期装置を含む
ことなく、どのノード装置もマスタ動作が可能で、あら
かじめ定めた優先順位によってマスタとなるノード装置
が自動的に決定されるので、信頼性の高いシステムを構
成することができる。
ことなく、どのノード装置もマスタ動作が可能で、あら
かじめ定めた優先順位によってマスタとなるノード装置
が自動的に決定されるので、信頼性の高いシステムを構
成することができる。
第１図は従来のシステムを示すブロック図、第２図は第
１図のシステムで伝送される信号のフレーム構成を示す
図、第３図はこの発明の一実施例を示すブロック図、第
４図は第３図の各ノード装置の構成を示すプロ、り図、
第５図は第３図のシステムにおいて用いらｎるフレーム
を示す図、第６図はマスク動作の調停の一例を示すブロ
ック図である。 （４）・・・・・・・・・ループ伝送路、（１０ｄ）、
（１０ｅ）、（１０ｆ）、（１０ｇ）・・・・・・・・
・そ扛ぞれノード装置、（社）・・・・・・・・・フレ
ーム同期検出器、（ハ）・・・・・・・・ノードＩＤ受
信器、（財）・・・・・・・・ノードＩＤ比較回路、（
ハ）・・・・・・・・・シフトレジスタ、（至）・・・
・・・・・・マスタスレーブセレクタ、（財）・・・・
・・・・切換制御回路、Ｇυ・・・・・・・・・・・・
バッファレジスタ、０３・・・・・・・・・フレーム同
期発生器、（至）・・・・・・・・ノードＩＤ設定回路
、０！９・・・・・・・・・並列直列変換回路。 尚、各図中同一符号は同−又は相当部分を示す。 傾人 大岩増雄 第６図
１図のシステムで伝送される信号のフレーム構成を示す
図、第３図はこの発明の一実施例を示すブロック図、第
４図は第３図の各ノード装置の構成を示すプロ、り図、
第５図は第３図のシステムにおいて用いらｎるフレーム
を示す図、第６図はマスク動作の調停の一例を示すブロ
ック図である。 （４）・・・・・・・・・ループ伝送路、（１０ｄ）、
（１０ｅ）、（１０ｆ）、（１０ｇ）・・・・・・・・
・そ扛ぞれノード装置、（社）・・・・・・・・・フレ
ーム同期検出器、（ハ）・・・・・・・・ノードＩＤ受
信器、（財）・・・・・・・・ノードＩＤ比較回路、（
ハ）・・・・・・・・・シフトレジスタ、（至）・・・
・・・・・・マスタスレーブセレクタ、（財）・・・・
・・・・切換制御回路、Ｇυ・・・・・・・・・・・・
バッファレジスタ、０３・・・・・・・・・フレーム同
期発生器、（至）・・・・・・・・ノードＩＤ設定回路
、０！９・・・・・・・・・並列直列変換回路。 尚、各図中同一符号は同−又は相当部分を示す。 傾人 大岩増雄 第６図
Claims (1)
- 【特許請求の範囲】 ビットシリアルの形のディジタル信号が伝送されるルー
プ伝送路に、複数のノード装置が互に縦続的に接続され
て、上記複数のノード装置間にデータ伝送を行うループ
伝送システムを構成した場合のループ伝送システムのノ
ード装置において、上記複数のノード装置の各ノード装
置には、並列信号入力端子と並列信号出力端子とを有し
、上記ループ伝送路からその直列信号入力端子に入力さ
れるディジタル信号を当該ディジタル信号のビット周期
をクロックとしてシフトしてその直列信号出力端子に出
力するシフトレジスタ、 上記ループ伝送路から入力されるディジタル信号に含ま
れるフレーム同期部分のビットパタンを検出するフレー
ム同期検出器、 上記ループ伝送路から入力されるディジタル信号に含ま
れ、信号同期に関しマスタとなるノード装置に対する識
別信号となるノードＩＤを受信するノードＩＤ受信器、 当該ノード装置のノードＩＤが設定されるＩＤ設定回路
、 上記フレーム同期部分のビットパタンを当該ノード装置
内で発生するフレーム同期発生器、上記シフトレジスタ
の内容がその並列信号出力端子から入力されるバッファ
レジスタ、 上記フレーム同期発生器の出力、上記ノードＩＤ設定回
路の出力、上記バッファレジスタの出力を編集して構成
したディジタル信号をビットシリアルの形で出力する並
列直列変換回路、 上記ノードＩＤ受信器の出力と上記ノードＩＤ設定回路
の出力とを所定の規則に従って比較し、この比較結果に
応じて切換信号を出力するノードＩＤ比較回路、 上記シフトレジスタの出力及び上記並列直列変換回路の
出力を入力して上記ノードＩＤ比較回路から上記切換信
号が出力されるか又は上記フレーム同期検出器からの検
出信号が所定時間欠除する場合は上記並列直列変換回路
の出力を上記ループ伝送路に送出し、その他の場合は上
記シフトレジスタの出力を上記ループ伝送路に送出する
よう切換えるマスタスレーブセレクタを備えたことを特
徴とするループ伝送システムのノード装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143483A JPS6123446A (ja) | 1984-07-11 | 1984-07-11 | ル−プ伝送システムのノ−ド装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143483A JPS6123446A (ja) | 1984-07-11 | 1984-07-11 | ル−プ伝送システムのノ−ド装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6123446A true JPS6123446A (ja) | 1986-01-31 |
Family
ID=15339749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59143483A Pending JPS6123446A (ja) | 1984-07-11 | 1984-07-11 | ル−プ伝送システムのノ−ド装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6123446A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0267038A (ja) * | 1988-08-31 | 1990-03-07 | Nec Corp | 分散形交換システムの制御方式 |
| JPH03222555A (ja) * | 1990-01-29 | 1991-10-01 | Hitachi Ltd | 電源制御方法および装置 |
| WO2005039121A1 (ja) * | 2003-10-17 | 2005-04-28 | Matsushita Electric Industrial Co., Ltd. | データ伝送システム、データ伝送装置、およびその方法 |
-
1984
- 1984-07-11 JP JP59143483A patent/JPS6123446A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0267038A (ja) * | 1988-08-31 | 1990-03-07 | Nec Corp | 分散形交換システムの制御方式 |
| JPH03222555A (ja) * | 1990-01-29 | 1991-10-01 | Hitachi Ltd | 電源制御方法および装置 |
| WO2005039121A1 (ja) * | 2003-10-17 | 2005-04-28 | Matsushita Electric Industrial Co., Ltd. | データ伝送システム、データ伝送装置、およびその方法 |
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