JPS6122863B2 - - Google Patents
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- JPS6122863B2 JPS6122863B2 JP11118580A JP11118580A JPS6122863B2 JP S6122863 B2 JPS6122863 B2 JP S6122863B2 JP 11118580 A JP11118580 A JP 11118580A JP 11118580 A JP11118580 A JP 11118580A JP S6122863 B2 JPS6122863 B2 JP S6122863B2
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- Japan
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- wiring pattern
- pattern
- metal wiring
- aluminum
- insulating film
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- Expired
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置にかかり、特に半導体基
板表面に付される絶縁膜の表面形状及び金属配線
パターンの断面構造に関するものである。
板表面に付される絶縁膜の表面形状及び金属配線
パターンの断面構造に関するものである。
従来、一層又は多層の絶縁膜を付した半導体基
板表面に形成される金属配線パターンは、金属配
線パターンの幅方向に平担な絶縁膜表面形状の上
に形成され、矩形又は台形の断面形状をなしてい
た。従つて、パターンの微細化に併い金属配線パ
ターンの幅を小さくすると、この金属配線の断面
積が比例して小さくなり、半導体素子動作時の電
流密度が高くなり金属配線が溶断する不良を発生
し、信頼性低下の原因になつていた。特に、金属
配線パターンが段差のある下地パターンを横断す
る場合、段差部の金属配線厚さが平担部の配線厚
さよりもかなり薄くなるのが普通で、上記問題が
特に著しく発生していた。逆に、この問題を防止
するために、金属配線の間隔を小さくして微細化
を図ると、フオトレジストパターンニング上の解
像度の限界を超え、配線間のブリツジシヨート等
を誘起し、歩留低下の原因となつていた。
板表面に形成される金属配線パターンは、金属配
線パターンの幅方向に平担な絶縁膜表面形状の上
に形成され、矩形又は台形の断面形状をなしてい
た。従つて、パターンの微細化に併い金属配線パ
ターンの幅を小さくすると、この金属配線の断面
積が比例して小さくなり、半導体素子動作時の電
流密度が高くなり金属配線が溶断する不良を発生
し、信頼性低下の原因になつていた。特に、金属
配線パターンが段差のある下地パターンを横断す
る場合、段差部の金属配線厚さが平担部の配線厚
さよりもかなり薄くなるのが普通で、上記問題が
特に著しく発生していた。逆に、この問題を防止
するために、金属配線の間隔を小さくして微細化
を図ると、フオトレジストパターンニング上の解
像度の限界を超え、配線間のブリツジシヨート等
を誘起し、歩留低下の原因となつていた。
この発明の目的は、パターンの微細化が可能で
かつ歩留や信頼性低下のない絶縁膜表面形状及び
金属配線パターンの断面形状を提供することにあ
る。
かつ歩留や信頼性低下のない絶縁膜表面形状及び
金属配線パターンの断面形状を提供することにあ
る。
この発明の特徴は例えば、所定の拡散、酸化、
フオトエツチング工程等を経て単体半導体素子を
形成した半導体基板の表面に一層又は多層の絶縁
膜が付され、これら絶縁膜中のコンタクト開口を
介して、おのおのの単体半導体素子を電気的に結
合する金属配線パターンが絶縁膜に接して形成さ
れた半導体装置において、金属配線パターンと接
する前記絶縁膜表面領域の一部が、金属配線パタ
ーンの幅方向に段差を形成し、さらにこの段差が
金属配線パターンの長さ方向に沿つて連続した形
状を有することである。
フオトエツチング工程等を経て単体半導体素子を
形成した半導体基板の表面に一層又は多層の絶縁
膜が付され、これら絶縁膜中のコンタクト開口を
介して、おのおのの単体半導体素子を電気的に結
合する金属配線パターンが絶縁膜に接して形成さ
れた半導体装置において、金属配線パターンと接
する前記絶縁膜表面領域の一部が、金属配線パタ
ーンの幅方向に段差を形成し、さらにこの段差が
金属配線パターンの長さ方向に沿つて連続した形
状を有することである。
次に、この発明の実施例につき図面を用いて説
明する。第１図〜第４図はこの発明の一実施例を
説明するための半導体装置の断面図である。この
実施例の絶縁膜表面形状及び金属配線パターンの
断面形状の形成方法は、所定の拡散、酸化、フオ
トエツチング工程等を経て単体半導体素子を形成
し、表面に第１層酸化シリコン膜１を付した半導
体基板２の表面に、窒化シリコン膜３、第２層酸
化シリコン膜４を順に付した後、所定のフオトレ
ジストパターンニング工程を経てフオトレジスト
パターン５を形成し（第１図）、エツチング工程
により段差パターン６を形成し（第２図）、さら
にメタライズ（第３図）、フオトエツチング工程
を経て、段差パターン６を覆うアルミニウム配線
パターン８を形成している（第４図）。
明する。第１図〜第４図はこの発明の一実施例を
説明するための半導体装置の断面図である。この
実施例の絶縁膜表面形状及び金属配線パターンの
断面形状の形成方法は、所定の拡散、酸化、フオ
トエツチング工程等を経て単体半導体素子を形成
し、表面に第１層酸化シリコン膜１を付した半導
体基板２の表面に、窒化シリコン膜３、第２層酸
化シリコン膜４を順に付した後、所定のフオトレ
ジストパターンニング工程を経てフオトレジスト
パターン５を形成し（第１図）、エツチング工程
により段差パターン６を形成し（第２図）、さら
にメタライズ（第３図）、フオトエツチング工程
を経て、段差パターン６を覆うアルミニウム配線
パターン８を形成している（第４図）。
即ち、所定の工程を経て単体半導体素子を形成
し、表面に第１層酸化シリコン膜１を付した半導
体基板２にプラズマ気相成長装置を用いて窒化シ
リコン膜３を形成する。この窒化シリコン膜は、
後に述べる第２層酸化シリコン膜４の選択エツチ
ングの際、エツチングが第１層酸化シリコン膜１
に及ぶのを防止するための保護膜であり、その厚
さは第２層酸化シリコン膜４とのエツチレートの
比を考慮して決定すればよい。次に、この窒化シ
リコン膜３に重ねて第２層酸化シリコン膜４を付
着させる。しかる後、この半導体基板をプラズマ
装置に入れ、四弗化炭素プラズマを全面に照射す
るか又はイオン注入装置によりアルゴンを全面注
入する。この処理は第２層酸化シリコン膜４を選
択エツチングして段差パターン６（第２図）を形
成する際に、段差パターン６の段差の傾斜をなだ
らかにし、後に続くメタライズ工程のステツプカ
バレジを良好にするためのものである。尚、この
傾斜角は、プラズマ処理の場合、パワーと時間イ
オン注入の場合注入エネルギー、ドーズ量によつ
て制御できる。次に、フオトレジストパターンニ
ング工程を経てフオトレジストパターン５を形成
し、エツチング処理を施す。その結果得られる段
差パターン６は、前述のプラズマ処理又はイオン
注入処理の効果により、テーパー状のなだらかな
傾斜の段差を形成する。最後に、メタライズ工程
を経てアルミニウム薄膜７を半導体基板全面に付
し、フオトエツチング工程により不必要な領域の
アルミニウムを除去し、アルミニウム配線パター
ン８を形成する。このアルミニウム配線パターン
８は、前記の段差パターン６を完全に覆うように
配置される。換言すれば、所期のアルミニウム配
線パターン８を得るために、段差パターン６の保
護膜であるフオトレジストパターン５は、アルミ
ニウム配線パターン８とほぼ同位置に形成され
る。
し、表面に第１層酸化シリコン膜１を付した半導
体基板２にプラズマ気相成長装置を用いて窒化シ
リコン膜３を形成する。この窒化シリコン膜は、
後に述べる第２層酸化シリコン膜４の選択エツチ
ングの際、エツチングが第１層酸化シリコン膜１
に及ぶのを防止するための保護膜であり、その厚
さは第２層酸化シリコン膜４とのエツチレートの
比を考慮して決定すればよい。次に、この窒化シ
リコン膜３に重ねて第２層酸化シリコン膜４を付
着させる。しかる後、この半導体基板をプラズマ
装置に入れ、四弗化炭素プラズマを全面に照射す
るか又はイオン注入装置によりアルゴンを全面注
入する。この処理は第２層酸化シリコン膜４を選
択エツチングして段差パターン６（第２図）を形
成する際に、段差パターン６の段差の傾斜をなだ
らかにし、後に続くメタライズ工程のステツプカ
バレジを良好にするためのものである。尚、この
傾斜角は、プラズマ処理の場合、パワーと時間イ
オン注入の場合注入エネルギー、ドーズ量によつ
て制御できる。次に、フオトレジストパターンニ
ング工程を経てフオトレジストパターン５を形成
し、エツチング処理を施す。その結果得られる段
差パターン６は、前述のプラズマ処理又はイオン
注入処理の効果により、テーパー状のなだらかな
傾斜の段差を形成する。最後に、メタライズ工程
を経てアルミニウム薄膜７を半導体基板全面に付
し、フオトエツチング工程により不必要な領域の
アルミニウムを除去し、アルミニウム配線パター
ン８を形成する。このアルミニウム配線パターン
８は、前記の段差パターン６を完全に覆うように
配置される。換言すれば、所期のアルミニウム配
線パターン８を得るために、段差パターン６の保
護膜であるフオトレジストパターン５は、アルミ
ニウム配線パターン８とほぼ同位置に形成され
る。
以上の結果得られたアルミニウム配線パターン
８は、幅方向に段差パターン６を横断しているた
めに、窒化シリコン膜３と段差パターン６の表面
に沿つた変形した断面形状を構成している。尚、
説明中に特記しなかつたが、メタライズ工程の前
にコンタクト開口の加工工程があることは言うま
でもない。
８は、幅方向に段差パターン６を横断しているた
めに、窒化シリコン膜３と段差パターン６の表面
に沿つた変形した断面形状を構成している。尚、
説明中に特記しなかつたが、メタライズ工程の前
にコンタクト開口の加工工程があることは言うま
でもない。
この実施例によれば、アルミニウム配線パター
ン８の断面形状が、窒化シリコン膜３と段差パタ
ーン６の表面に沿つて変形しているため、水平方
向の幅が等しく平担面上に形成されたアルミニウ
ム配線パターンの断面積よりも、かなり大きなア
ルミニウム配線断面積を得ることができる。従つ
て、本実施例の構造を採用すれば、パターンの微
細化を行つてもアルミニウムの断面積が減少する
ことなく、信頼性や歩留の低下がない。また、断
面積を変化させなければ、アルミニウム配線の間
隔を広げることが可能であり、フオトレジストパ
ターニング工程で発生する配線間ブリツジシヨー
トを防止することができ歩留向上を図れる。
ン８の断面形状が、窒化シリコン膜３と段差パタ
ーン６の表面に沿つて変形しているため、水平方
向の幅が等しく平担面上に形成されたアルミニウ
ム配線パターンの断面積よりも、かなり大きなア
ルミニウム配線断面積を得ることができる。従つ
て、本実施例の構造を採用すれば、パターンの微
細化を行つてもアルミニウムの断面積が減少する
ことなく、信頼性や歩留の低下がない。また、断
面積を変化させなければ、アルミニウム配線の間
隔を広げることが可能であり、フオトレジストパ
ターニング工程で発生する配線間ブリツジシヨー
トを防止することができ歩留向上を図れる。
上述の実施例において、アルミニウム配線パタ
ーンはアルミニウムとシリコンもしくはタンタル
のような他の金属との二層構造に変更できるし、
絶縁膜の種類は、リンガラス膜等地の絶縁膜に変
更できる。また、段差パターンのエツチングのス
トツパーに用いた窒化シリコン膜は特に無しても
エツチング時間のコントロールによつて同様の形
状を得ることができる。
ーンはアルミニウムとシリコンもしくはタンタル
のような他の金属との二層構造に変更できるし、
絶縁膜の種類は、リンガラス膜等地の絶縁膜に変
更できる。また、段差パターンのエツチングのス
トツパーに用いた窒化シリコン膜は特に無しても
エツチング時間のコントロールによつて同様の形
状を得ることができる。
第１図乃至第４図は、本発明の一実施例を工程
順に示した断面図である。 尚、図において、１……第１層酸化シリコン
膜、２……半導体基板、３……窒化シリコン膜、
４……第２層酸化シリコン膜、５……フオトレジ
ストパターン、６……段差パターン、７……アル
ミニウム薄膜、８……アルミニウム配線パターン
である。
順に示した断面図である。 尚、図において、１……第１層酸化シリコン
膜、２……半導体基板、３……窒化シリコン膜、
４……第２層酸化シリコン膜、５……フオトレジ
ストパターン、６……段差パターン、７……アル
ミニウム薄膜、８……アルミニウム配線パターン
である。
Claims (1)
- １ 半導体基板の主面上の絶縁膜に金属配線パタ
ーンが接して形成された半導体装置において、前
記金属配線パターンと接する前記絶縁膜の部分
は、該金属配線パターンの幅方向に段差を形成
し、かつ該段差は該金属配線パターンの長さ方向
に沿つて連続した形状となつていることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11118580A JPS5735347A (en) | 1980-08-13 | 1980-08-13 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11118580A JPS5735347A (en) | 1980-08-13 | 1980-08-13 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5735347A JPS5735347A (en) | 1982-02-25 |
| JPS6122863B2 true JPS6122863B2 (ja) | 1986-06-03 |
Family
ID=14554642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11118580A Granted JPS5735347A (en) | 1980-08-13 | 1980-08-13 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5735347A (ja) |
-
1980
- 1980-08-13 JP JP11118580A patent/JPS5735347A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5735347A (en) | 1982-02-25 |
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