JPS61225857A - 相補型半導体装置の製造方法 - Google Patents
相補型半導体装置の製造方法Info
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- JPS61225857A JPS61225857A JP60066294A JP6629485A JPS61225857A JP S61225857 A JPS61225857 A JP S61225857A JP 60066294 A JP60066294 A JP 60066294A JP 6629485 A JP6629485 A JP 6629485A JP S61225857 A JPS61225857 A JP S61225857A
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- Japan
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- oxide film
- semiconductor device
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- resist
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、相補型半導体装置の製造方法、とくにＬ Ｏ
Ｇ ＯＳ （Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏ
ｆ Ｓ １ｌｉｃｏｎ）構造の相補型絶縁ゲート電界
効果半導体装置（以下ｒｃＭＯ５Ｊという）の製造方法
に関するものである。
Ｇ ＯＳ （Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏ
ｆ Ｓ １ｌｉｃｏｎ）構造の相補型絶縁ゲート電界
効果半導体装置（以下ｒｃＭＯ５Ｊという）の製造方法
に関するものである。
第３図は、従来のこの種の半導体装置の製造方法の主要
段階における構造を示す断面図である。
段階における構造を示す断面図である。
まず第３図（ａ）に示すように、Ｎ型シリコン基板１に
Ｐ型ウェル領域２を形成後、たとえば、酸化シリコン膜
としての熱酸化膜３を５００人形成し、ＬＰＧＶＤで窒
化シリコン膜４を１０００人堆積する。
Ｐ型ウェル領域２を形成後、たとえば、酸化シリコン膜
としての熱酸化膜３を５００人形成し、ＬＰＧＶＤで窒
化シリコン膜４を１０００人堆積する。
次に′第３図（ｂｌに示すように、分離酸化膜としての
フィールド酸化膜を形成する予定の領域の窒化シリコン
膜４をレジスト膜５をマスクにして除去する。そしてフ
ィールド部のしきい値電圧を高めるために、Ｎ型シリコ
ン基板１をレジスト膜６で覆い、Ｐ型ウェル領域２のチ
ャネルカット領域７に熱酸化膜３（図は省略されている
）を介して矢印で示すようにボロンを５０ｋｅＶ、３Ｘ
１０”個／ ｃ ｍ ”で注入する。
フィールド酸化膜を形成する予定の領域の窒化シリコン
膜４をレジスト膜５をマスクにして除去する。そしてフ
ィールド部のしきい値電圧を高めるために、Ｎ型シリコ
ン基板１をレジスト膜６で覆い、Ｐ型ウェル領域２のチ
ャネルカット領域７に熱酸化膜３（図は省略されている
）を介して矢印で示すようにボロンを５０ｋｅＶ、３Ｘ
１０”個／ ｃ ｍ ”で注入する。
次に第３図（Ｃ１に示すように、レジスト膜５，６を除
去後、窒化シリコン膜４をマスクにしてフィールド酸化
膜８を形成する。窒化シリコン膜４および熱酸化膜３を
除去後ゲート酸化膜９を形成し、第３図（ｄ）に示すよ
うにゲートポリシリコン膜ｌＯをＣＶＤで形成する。そ
の後、Ｎ型拡散層、Ｐ型拡散層を自己整合法により形成
する。そして酸化シリコン膜を成長させ、コンタクト窓
を開けた後、アルミニウム等の配線金属によりソース電
極、ドレイン電極を形成する。
去後、窒化シリコン膜４をマスクにしてフィールド酸化
膜８を形成する。窒化シリコン膜４および熱酸化膜３を
除去後ゲート酸化膜９を形成し、第３図（ｄ）に示すよ
うにゲートポリシリコン膜ｌＯをＣＶＤで形成する。そ
の後、Ｎ型拡散層、Ｐ型拡散層を自己整合法により形成
する。そして酸化シリコン膜を成長させ、コンタクト窓
を開けた後、アルミニウム等の配線金属によりソース電
極、ドレイン電極を形成する。
従来のＬＯＧＯ３構造のＣＭＯ３の耐放射線性を高める
ためには、フィールド酸化膜８の膜厚を薄（する必要が
あるが、薄くすることによりフィールド部の寄生ＭＯ３
Ｉ−ランジスタのしきい値電圧が減少する。そこで、し
きい値電圧の低下を抑えるために、チャネルカット領域
７の注入量を多くするとＰ−Ｎ接合耐圧が減少するとい
う問題があった。本発明はこのような点に鑑みてなされ
たものであり、その目的とするところは、フィールド部
のしきい値電圧を上げＰ−Ｎ接合耐圧を減少させない半
導体装置の製造方法を提供することにある。
ためには、フィールド酸化膜８の膜厚を薄（する必要が
あるが、薄くすることによりフィールド部の寄生ＭＯ３
Ｉ−ランジスタのしきい値電圧が減少する。そこで、し
きい値電圧の低下を抑えるために、チャネルカット領域
７の注入量を多くするとＰ−Ｎ接合耐圧が減少するとい
う問題があった。本発明はこのような点に鑑みてなされ
たものであり、その目的とするところは、フィールド部
のしきい値電圧を上げＰ−Ｎ接合耐圧を減少させない半
導体装置の製造方法を提供することにある。
このような問題点を解決するために本発明は、第１導電
型の基体表面の一部に第２導電型のウェル領域を形成し
た後、基体全面に薄い酸化シリコン膜を形成し、この酸
化シリコン膜上に窒化シリコン膜を形成する工程と、分
離酸化膜を形成する予定の領域の窒化シリコン膜を第１
のレジスト膜をマスクにして除去する工程と、形成予定
の分離酸化膜の周辺部を含んで選択的に第２のレジスト
膜を形成し、第２のレジスト膜により形成される開孔部
内の酸化シリコン膜を介して開孔部内の注入個所に不純
物をイオン注入する工程と、第１および第２のレジスト
膜を除去し窒化シリコン膜をマスクとして選択酸化する
工程とを有するようにしたものである。
型の基体表面の一部に第２導電型のウェル領域を形成し
た後、基体全面に薄い酸化シリコン膜を形成し、この酸
化シリコン膜上に窒化シリコン膜を形成する工程と、分
離酸化膜を形成する予定の領域の窒化シリコン膜を第１
のレジスト膜をマスクにして除去する工程と、形成予定
の分離酸化膜の周辺部を含んで選択的に第２のレジスト
膜を形成し、第２のレジスト膜により形成される開孔部
内の酸化シリコン膜を介して開孔部内の注入個所に不純
物をイオン注入する工程と、第１および第２のレジスト
膜を除去し窒化シリコン膜をマスクとして選択酸化する
工程とを有するようにしたものである。
本発明においては、従来よりも多量の不純物をイオン注
入しても、Ｐ−Ｎ接合耐圧は減少しない。
入しても、Ｐ−Ｎ接合耐圧は減少しない。
本発明に係わる相補型半導体装置の製造方法の一実施例
を説明するための構造図を第１図に示す。
を説明するための構造図を第１図に示す。
まず第１図（ａ）に示すように、Ｎ型シリコン基板ｌに
Ｐ型つヱル領域２を形成後、熱酸化膜３および窒化シリ
コン膜４を形成する。
Ｐ型つヱル領域２を形成後、熱酸化膜３および窒化シリ
コン膜４を形成する。
次に第１図（ｂ）に示すように、フィールド酸化膜を形
成する予定の領域の窒化シリコン膜４をレジスト膜５を
マスクにして除去する。さらに、従来の製造方法による
ものよりフィ−ルド部のしきい値電圧を高めるために、
形成予定のフィールド酸化膜のエツジを除くチャネルカ
ット領域１２以外の領域をレジスト膜１１で覆い、比較
的に注入量を多くして矢印で示すポロンを、たとえば、
３×１０″個／ ｃ ｍ ”で熱酸化膜３（図は省略さ
れている）を介して注入する。第１図（Ｃ）、 （ｄ）
の製造方法は第３図（Ｃ）、 （ｄｌの製造方法と同様
であり、１２はチャネルカット領域である。
成する予定の領域の窒化シリコン膜４をレジスト膜５を
マスクにして除去する。さらに、従来の製造方法による
ものよりフィ−ルド部のしきい値電圧を高めるために、
形成予定のフィールド酸化膜のエツジを除くチャネルカ
ット領域１２以外の領域をレジスト膜１１で覆い、比較
的に注入量を多くして矢印で示すポロンを、たとえば、
３×１０″個／ ｃ ｍ ”で熱酸化膜３（図は省略さ
れている）を介して注入する。第１図（Ｃ）、 （ｄ）
の製造方法は第３図（Ｃ）、 （ｄｌの製造方法と同様
であり、１２はチャネルカット領域である。
本実施例においては、Ｎ型シリコン基板１にＰ型ウェル
領域２を形成する方法について述べたが、Ｐ型シリコン
基板にＮ型ウェル領域を形成する方法を用いても製造可
能であり、また同様の効果が得られる。
領域２を形成する方法について述べたが、Ｐ型シリコン
基板にＮ型ウェル領域を形成する方法を用いても製造可
能であり、また同様の効果が得られる。
上述した実施例は、フィールド酸化膜８の下に非常に高
濃度のＰ″領域形成する場合について説明したが、他の
実施例として、フィールド酸化膜８の下の一部分に低濃
度のＰ″領域形成する場合について説明する。この実施
例を説明するための構造図を第２図に示す。
濃度のＰ″領域形成する場合について説明したが、他の
実施例として、フィールド酸化膜８の下の一部分に低濃
度のＰ″領域形成する場合について説明する。この実施
例を説明するための構造図を第２図に示す。
第２図（ａ）、 （ｂ）の製造方法は第３図（ａ）、
（ｂ）の方法と同じである。この後、第２図（Ｃ１に示
すように、レジスト膜５，６を除去し、高濃度に注入す
る領域２１以外の領域をレジスト膜２０で覆い、たとえ
ば、３Ｘ１０”個／ｃｍ”のボロンを注入する。
（ｂ）の方法と同じである。この後、第２図（Ｃ１に示
すように、レジスト膜５，６を除去し、高濃度に注入す
る領域２１以外の領域をレジスト膜２０で覆い、たとえ
ば、３Ｘ１０”個／ｃｍ”のボロンを注入する。
そしてレジスト膜２０を除去後、窒化シリコン膜４をマ
スクにして選択酸化してフィールド酸化膜８を形成する
。第２図（ｄ）に示す２２は、一部分低濃度のＰ″領域
を有するチャネルカット領域を示す。第２図（ｄ）、
（ａ）の製造方法は第３図（Ｃ）、 （ｄ）の製造方法
と同様である。
スクにして選択酸化してフィールド酸化膜８を形成する
。第２図（ｄ）に示す２２は、一部分低濃度のＰ″領域
を有するチャネルカット領域を示す。第２図（ｄ）、
（ａ）の製造方法は第３図（Ｃ）、 （ｄ）の製造方法
と同様である。
以上説明したように本発明は、基体表面の一部にウェル
領域を形成し、基体全面に薄い酸化シリコン膜を形成し
、この酸化シリコン膜上に窒化シリコン膜を形成し、分
離酸化膜を形成する予定の領域の窒化シリコン膜をレジ
スト膜をマスクにして除去し、形成予定の分離酸化膜の
周辺部を含んで選択的にレジスト膜を形成し、このレジ
スト膜により形成される開孔部内の酸化シリコン膜を介
して開孔部内の注入個所に不純物をイオン注入し、レジ
スト膜を除去し、窒化シリコン膜をマスクとして選択酸
化するようにしたので、フィールド酸化膜を薄くしても
、フィールド部のしきい値電圧およびＰ−Ｎ接合耐圧を
減少させることなくチャネルカット領域の一部のイオン
注入量を多くでき、耐放射線性の向上が得られる効果が
ある。
領域を形成し、基体全面に薄い酸化シリコン膜を形成し
、この酸化シリコン膜上に窒化シリコン膜を形成し、分
離酸化膜を形成する予定の領域の窒化シリコン膜をレジ
スト膜をマスクにして除去し、形成予定の分離酸化膜の
周辺部を含んで選択的にレジスト膜を形成し、このレジ
スト膜により形成される開孔部内の酸化シリコン膜を介
して開孔部内の注入個所に不純物をイオン注入し、レジ
スト膜を除去し、窒化シリコン膜をマスクとして選択酸
化するようにしたので、フィールド酸化膜を薄くしても
、フィールド部のしきい値電圧およびＰ−Ｎ接合耐圧を
減少させることなくチャネルカット領域の一部のイオン
注入量を多くでき、耐放射線性の向上が得られる効果が
ある。
第１図は本発明に係わる相補型半導体装置の製造方法の
一実施例を説明するための断面図、第２図は他の実施例
を説明するための断面図、第３図は従来の相補型半導体
装置の製造方法を説明するための断面図である。 １・・・・Ｎ型シリコン基板、２・・・・Ｐ型ウェル領
域、３・・・・熱酸化膜、４・・・・窒化シリコン膜、
５．６．１１．２０・・・・レジスト膜、？、１２．２
２・・・・チャネルカット領域、８・・・・フィールド
酸化膜、９・・・・ゲート酸化膜、１０・・・・ゲート
ポリシリコン膜、２１・・・・領域。
一実施例を説明するための断面図、第２図は他の実施例
を説明するための断面図、第３図は従来の相補型半導体
装置の製造方法を説明するための断面図である。 １・・・・Ｎ型シリコン基板、２・・・・Ｐ型ウェル領
域、３・・・・熱酸化膜、４・・・・窒化シリコン膜、
５．６．１１．２０・・・・レジスト膜、？、１２．２
２・・・・チャネルカット領域、８・・・・フィールド
酸化膜、９・・・・ゲート酸化膜、１０・・・・ゲート
ポリシリコン膜、２１・・・・領域。
Claims (3)
- （１）第１導電型の基体表面の一部に第２導電型のウェ
ル領域を形成した後、基体全面に薄い酸化シリコン膜を
形成し前記酸化シリコン膜上に窒化シリコン膜を形成す
る工程と、分離酸化膜を形成する予定の領域の前記窒化
シリコン膜を第１のレジスト膜をマスクにして除去する
工程と、形成予定の前記分離酸化膜の周辺部を含んで選
択的に第２のレジスト膜を形成し、前記第２のレジスト
膜により形成される開孔部内の注入個所に不純物をイオ
ン注入する工程と、前記第１および第２のレジスト膜を
除去し前記窒化シリコン膜をマスクとして選択酸化する
工程とを有することを特徴とする相補型半導体装置の製
造方法。 - （２）注入個所は、ウェル領域であることを特徴とする
特許請求の範囲第１項記載の相補型半導体装置の製造方
法。 - （３）注入個所は、基体およびウェル領域であることを
特徴とする特許請求の範囲第１項記載の相補型半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066294A JPS61225857A (ja) | 1985-03-29 | 1985-03-29 | 相補型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066294A JPS61225857A (ja) | 1985-03-29 | 1985-03-29 | 相補型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61225857A true JPS61225857A (ja) | 1986-10-07 |
Family
ID=13311655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60066294A Pending JPS61225857A (ja) | 1985-03-29 | 1985-03-29 | 相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61225857A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5265686A (en) * | 1975-11-27 | 1977-05-31 | Sharp Corp | Production of mos semiconductor device |
| JPS5331979A (en) * | 1976-09-06 | 1978-03-25 | Nec Corp | Insulated gate type field effect semiconductor device |
| JPS5691461A (en) * | 1979-12-25 | 1981-07-24 | Fujitsu Ltd | Manufacturing of complementary mos integrated circuit |
| JPS56120140A (en) * | 1980-02-26 | 1981-09-21 | Toshiba Corp | Semiconductor and its manufacture |
| JPS57107068A (en) * | 1980-12-25 | 1982-07-03 | Fujitsu Ltd | Complementary mis semiconductor device |
| JPS5837946A (ja) * | 1981-08-31 | 1983-03-05 | Fujitsu Ltd | Ｍｉｓ型半導体集積回路装置 |
-
1985
- 1985-03-29 JP JP60066294A patent/JPS61225857A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5265686A (en) * | 1975-11-27 | 1977-05-31 | Sharp Corp | Production of mos semiconductor device |
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| JPS5837946A (ja) * | 1981-08-31 | 1983-03-05 | Fujitsu Ltd | Ｍｉｓ型半導体集積回路装置 |
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