JPS61224615A - クロツク信号周波数逓倍回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はクロック信号周波数逓倍回路に関する。

〔発明の技術的背景〕

従来のり０ツク信号周波数遁倍回路を第５図に示す。こ
の回路は排他的論理和７と、遅延素子４とからなってお
り、入力端子１より入力されたり０ツク信号は、回路７
および遅延素子４へ入力される。遅延素子４の出力端子
５からは入力信号を遅延素子４の遅延時１ｌｉｔだけ送
らせた信号が得られる。この信号と入力信号２とを回路
７により排他的論理和をとり、その結果を端子８に出力
している。第６図に端子２．６．８の信号波形の様子を
示す。

〔背景技術の問題点〕

上記の周波数逓倍回路では、遅延素子４内のＣ−８回路
の時間遅れ、およびゲートの遅延などを利用して、一定
遅延信号を得ている。

ところが、この遅延方式では、遅延時Ｗ！Ａｔは回路の
素子定数、ゲートの遅延時間などできめられているため
、遅延時間を変化させることは困難である。従って、こ
れらの回路で任意の周波数のクロック入力に対して常に
デユーティ５０％（論理値１をとる期間とＯをとる期間
とが等しい）のクロック出力を得ることは不可能である
。即ち、デユーティ５０％のクロック出力が得られるの
は遅延時間の４倍の周期を持つりＯツク入力に対しての
みであり、それ以外の場合は第６図に示すように、デユ
ーティが５０％以外の値となる。

〔発明の目的〕

本発明の目的は、上記した欠点を除去し、入力クロック
の周波数変動に対して常にデユーティ５０％の出力クロ
ックを得ることができる周波数逓倍回路を提供すること
にある。

〔発明の概要〕

本発明の周波数逓倍回路は、外部入力端子からの入力方
形波を三角波に変換し、その出力を平均値化し、該平均
値と、上記三角波信号とを比較しその大小に応じて論理
値１，０．を出力する装置に入力し、この出力信号と、
外部入力端子信号とを排他的論理和ゲートに入力し、そ
の出力を外部出力信号とするものである。

〔発明の実施例〕 本発明の一実施例の回路構成を第１図に示す。

端子９は入力端子であり、端子２２と端子１０とに結ば
れている。端子１０は、方形波入力信号を三角波信号に
変換する三角波信号発生回路１１の入力端子である。端
子１２は、回路１１の出力端子であり、電圧比較回路１
４の入力信号端子１３および比較基準信号発生回路１６
の入力端子１５とつながれている。比較基準信号発生回
路１６はその出力端子１７に端子１５より入力した信号
最大電圧の半分の電圧を出力するもので、電圧比較回路
１４の基準電圧入力端子１８と結ばれている。

電圧比較回路１４は入力端子１３と１８の入力電圧を比
較し、端子１３の電位が高い時は出力端子１９に論理値
１を出力し、端子１８の電圧が高い時は論理値Ｏを端子
１９に出力するものである。

端子１９は排他的論理和ゲート２１の入力端子２０と結
ばれている。排他的論理和ゲート２１の出力端子２３は
本実施例の周波数逓倍回路の出力端子を構成する。

第２図は第１図の周波数逓倍回路の具体的回路例を示し
たものである。図示のように本例では同じ値を持つ抵抗
２９．３３、コンデンサ３４、ＭＯＳエンハンスメント
トランジスタ３０，３２、インバータ２７で構成してい
る。この場合抵抗２９．３０とコンデンサ３４の値は、
その抵抗とコンデンサによる時定数が入力クロックの周
波数よりも大きくとられてなければならない。端子９よ
り入力されたクロックが論理値１を取る時ＭＯＳトラン
ジスタ３０がＯＮとなり一方ＭＯＳトランジスタ３２は
ＯＦＦでコンデンサ３４は抵抗２９により充電され端子
４１の電位は上昇する。

入力クロックが反転するとトランジスタ３０はＯＦＦと
なりトランジスタ３２がＯＮとなりコンデンサ３４は放
電をはじめ、端子４１の電位は下がり始める。結局端子
４１の電位は第３図に示すように、入力クロック信、号
の遷移に上昇開始、下降開始が同期した三角波となる。

第１図の比較基準信号回路１６は、第２図では増幅率１
倍の増幅器３６および同一値を持つ抵抗３８．３９、コ
ンデンサ４２で構成している。端子４１の電圧変化を、
抵抗３８．３９により分圧し、半分の電圧変化に直し、
さらにコンデンササ４２により、電圧変化の最大値、従
って回路１１から出力される三角波の平均値に端子４０
の電圧を固定する。その結果、端子４０の電圧は第３図
の示す如くとなる。この場合もコンデンサ４２、および
抵抗３８．３９でなす時定数は、クロック周期よりも長
くなければならない。

第１図の電圧比較回路１４は第２図のコンパレータ４３
で実現できる。端子４４がコンパレータ４３の出力端子
であり、その電位は第３図に示す如く、入力信号の大小
関係に応じた二値信号となる。

端子２４と端子４４の信号の排他的論理和をとると出力
端子２３に、第３図に２３で示すような出力波形が得ら
れる。図から明らかなように、端子４０の電位は端子４
１の電位の平均に一致し、また、三角波の上昇開始、下
降開始が入力クロック信号の遷移に同期しているので、
端子２３の出力は周波数が入力クロックの２倍で、デユ
ーティが５０％に保たれたものとなる。

即ち、第４図に示すように従来の回路の場合、出力クロ
ックのデユーティは設定した遅延時間と入力クロック信
号の周期との関係に大きく依存し、しかも設定遅延時間
の２倍よりも短い周期Ｔの入力クロック信号に対しては
逓倍機能を失ってしまう。これに対して本発明の回路で
は入力クロック周期Ｔに依存せずに常に５０％のデユー
ティを得ることができる。

（発明の効果） 上記の回路では入力クロック信号を、その遷移に上昇開
始、下降開始が同期した三角波に変換し、この三角波の
電圧変化に基づいて逓倍周波数の出力信号を発生してい
るので、入力クロックの周波数の如何を問わず、デユー
ティを５０％に保つことができる。

【図面の簡単な説明】

第１図は本発明の一実施例のクロック信号周波数逓倍回
路を示すブロック図、第２図は第１図の回路の具体例を
示す回路図、第３図は第２図における端子２４．４０，
４４．４５の信号波形図、第４図は従来の回路と本発明
の回路との出力特性の比較を示す図、第５図は従来のク
ロック信号周波数逓倍回路を示すブロック図、第６図は
第５図の端子２．６．８の信号波形図である。 １１・・・三角波信号発生回路、１４・・・電圧比較回
路、１６・・・比較基準信号発生回路、２１・・・排他
的論理和ゲート、２７・・・インバータ、２９．３３・
・・抵抗、３０．３２・・・ＮＭＯＳトランジスタ、３
４・・・コンデンサ、３６・・・バッファー、３８．３
９・・・抵抗、４２・・・コンデンサ、４３・・・コン
パレータ。 出願人代理人　　猪　　股　　　　清 第１図 第３図 慨４図

Claims (1)

【特許請求の範囲】
1. 入力クロック信号を受け、該入力クロック信号の遷移に
   上昇開始および下降開始が同期した三角波を発生する回
   路と、上記三角波の平均値を表わす信号を発生する回路
   と、上記三角波と上記平均値を表わす信号とを受けて比
   較をし、比較結果に応じた二値信号を出力する回路と、
   上記比較結果に応じた二値信号と上記入力クロック信号
   とを入力とする排他的論理和回路とを備え、上記排他的
   論理和回路の出力端子に入力クロック信号の２倍の周波
   数の信号を得るクロック信号周波数逓倍回路。