JPS61216455A - 半導体装置 - Google Patents
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- JPS61216455A JPS61216455A JP60058904A JP5890485A JPS61216455A JP S61216455 A JPS61216455 A JP S61216455A JP 60058904 A JP60058904 A JP 60058904A JP 5890485 A JP5890485 A JP 5890485A JP S61216455 A JPS61216455 A JP S61216455A
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- H01L2224/13109—Indium [In] as principal constituent
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- H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13644—Gold [Au] as principal constituent
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- H01L2924/01—Chemical elements
- H01L2924/01049—Indium [In]
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- H01L2924/01079—Gold [Au]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、少なくとも2個の半導体チップをI 、n系
金属のバンプにより結合してなる半導体装置において、
両方のチップのバンプ間にInの融点より低い湯度でI
nと合金をっ(る、例えばAuよりなる合金形成用金属
層を介在させて、加熱してInとの合金層を形成するこ
とにより、両方のチップの結合力を増強するものである
。
金属のバンプにより結合してなる半導体装置において、
両方のチップのバンプ間にInの融点より低い湯度でI
nと合金をっ(る、例えばAuよりなる合金形成用金属
層を介在させて、加熱してInとの合金層を形成するこ
とにより、両方のチップの結合力を増強するものである
。
本発明はIn系金属のバンプを有する半導体装置に係り
、特にチップ間の結合力を増強するバンプ構造に関する
。
、特にチップ間の結合力を増強するバンプ構造に関する
。
In系金属のバンプを有する半導体装置として、例えば
赤外検知素子がある。
赤外検知素子がある。
光起電力(p v)型赤外検知素子は水銀カドミウムテ
ルル(QgCdTe)結晶が用いられている。
ルル(QgCdTe)結晶が用いられている。
赤外検知素子と、これより来る信号の処理回路を形成し
た珪素(St)素子で構成したハイブリッド半導体装置
において、画素子の接続はインジウム(In)バンプが
用いられている。
た珪素(St)素子で構成したハイブリッド半導体装置
において、画素子の接続はインジウム(In)バンプが
用いられている。
この理由は、
(1) Inがn型HgCdTeに対して良好なオー
ミックコンタクトを形成できること、 (2) Inの融点(156,4℃)が低いこと、(
両チップの接続に際し、高温で処理をするとHgCdT
eからHgが蒸発するため、バンプ形成材料は低融点で
あることが必要である) である。
ミックコンタクトを形成できること、 (2) Inの融点(156,4℃)が低いこと、(
両チップの接続に際し、高温で処理をするとHgCdT
eからHgが蒸発するため、バンプ形成材料は低融点で
あることが必要である) である。
上記のようなハイブリッド半導体装置において、装置の
強度上バンプ間の結合力が要求されている。
強度上バンプ間の結合力が要求されている。
〔従来の技術と発明が解決しようとする問題点〕従来の
バンプ結合では、Inバンプ同志を押しつけて結合させ
ていたが、素子を損傷する危険があるため強く押しつけ
ることができないので、結合力゛か弱いという欠点があ
った。
バンプ結合では、Inバンプ同志を押しつけて結合させ
ていたが、素子を損傷する危険があるため強く押しつけ
ることができないので、結合力゛か弱いという欠点があ
った。
さらにチップ間を接着剤で結合する場合もあるが、この
場合は接着剤とチップとの熱膨張係数の差により、素子
を損傷する危険がある。
場合は接着剤とチップとの熱膨張係数の差により、素子
を損傷する危険がある。
あるいはバンプを露出させてチップを樹脂で被覆し、樹
脂同志を接着する方法もあるが、この場合も樹脂とチッ
プとの熱膨張係数の差により、素子を損傷する危険があ
る。
脂同志を接着する方法もあるが、この場合も樹脂とチッ
プとの熱膨張係数の差により、素子を損傷する危険があ
る。
上記問題点の解決は、第1の半導体チップ(1)上に形
成されたインジウム(In)、またはインジウムを含む
合金よりなるバンプ(2)を、インジウムの融点より低
い温度でインジウムと合金をつくる合金形成用金属層(
3)を介在させて、第2の半導体チップク4)のバンプ
(5)に接触させ、加熱して両半導体チップ(1)と(
4)を結合してなる半導体装置により達成される。
成されたインジウム(In)、またはインジウムを含む
合金よりなるバンプ(2)を、インジウムの融点より低
い温度でインジウムと合金をつくる合金形成用金属層(
3)を介在させて、第2の半導体チップク4)のバンプ
(5)に接触させ、加熱して両半導体チップ(1)と(
4)を結合してなる半導体装置により達成される。
前記いずれかの半導体チップ(11、または(4)がH
gCdTe結晶よりなり、また前記合金形成用金属層(
3]がAuよりなる場合は特に効果がある。
gCdTe結晶よりなり、また前記合金形成用金属層(
3]がAuよりなる場合は特に効果がある。
本発明は片方の半導体チップのInバンプを形成する時
に、Inバンプ上にAu層を形成し、他方の半導体チッ
プのInバンプ上にはAu層を形成させないで、両バン
プを押しつけて結合させた後、150℃程度の低温でア
ニールするとAuとInの合金ができることを利用して
、半導体チップを損傷することな(両パン1間の結合力
を強化するものである。
に、Inバンプ上にAu層を形成し、他方の半導体チッ
プのInバンプ上にはAu層を形成させないで、両バン
プを押しつけて結合させた後、150℃程度の低温でア
ニールするとAuとInの合金ができることを利用して
、半導体チップを損傷することな(両パン1間の結合力
を強化するものである。
第1図(1)乃至(3)は本発明の実施例を工程順に示
した基板断面図である。
した基板断面図である。
第1図(11において、第1の半導体チップとしてHg
CdTe基板1の上に、高さ10μmのInバンプ2を
形成し、Inバンプ2の上に合金形成用金属として厚さ
1ooo人のAu層3を被着する。
CdTe基板1の上に、高さ10μmのInバンプ2を
形成し、Inバンプ2の上に合金形成用金属として厚さ
1ooo人のAu層3を被着する。
第1図(2)において、第2の半導体チップとしてSi
基板4上にInバンプ5を形成し、Inバンプ5を^U
層3を介してInバンプ2の上に載せ、半導体チップ1
と4を結合する。
基板4上にInバンプ5を形成し、Inバンプ5を^U
層3を介してInバンプ2の上に載せ、半導体チップ1
と4を結合する。
第1図(3)において、結合した半導体チップをアニー
ルすると、AuとInの合金層6が形成される。
ルすると、AuとInの合金層6が形成される。
アニールの条件は、例えば150℃で4時間である。
第2図は本発明による赤外検知用ハイブリッド半導体装
置の構造を模式的に説明する基板断面図である。
置の構造を模式的に説明する基板断面図である。
図において、11はp型HgCdTe基板、12は基板
内に形成されたn型HgCdTe領域、13は絶縁層で
ある。
内に形成されたn型HgCdTe領域、13は絶縁層で
ある。
pv型素子はp型HgCdTe基板11に、Inバンプ
5は絶縁層13を開口してn型HgCdTeel域12
上に形成される。
5は絶縁層13を開口してn型HgCdTeel域12
上に形成される。
一方、41はp型Si基板で、42は基板内に形成され
たn型St領域、43は絶縁層である。
たn型St領域、43は絶縁層である。
p型Si基板41に、入力ゲート44と転送ゲート45
を形成して電荷結合素子(COD)が構成され、n型S
i領域42とp型Si基板41は人力ダイオードを構成
し、Inバンプ2は絶縁層43を開口してn型St領域
42上に形成される。
を形成して電荷結合素子(COD)が構成され、n型S
i領域42とp型Si基板41は人力ダイオードを構成
し、Inバンプ2は絶縁層43を開口してn型St領域
42上に形成される。
AuとInの合金層6で両チップは強く結合されている
。
。
以上詳細に説明したように本発明によれば、Inバンプ
間の合金層により、バンプ間の結合力を強化することが
でき、半導体装置の信頼性を向上することができる。
間の合金層により、バンプ間の結合力を強化することが
でき、半導体装置の信頼性を向上することができる。
第1図(1)乃至(3)は本発明の実施例を工程順に示
した基板断面図、 第2図は本発明による赤外検知用ハイブリッド半導体装
置の構造を模式的に説明する基板断面図である。 図において、 1は第1の半導体チップでHgCdTe基板、11はp
型HgCdTe基板、 12はn型HgCdTe5J[域、 13は絶縁層、 2はInバンプ、 3は合金形成用金属で^U層・ 4は第2の半導体チップでSt基板、 41はp型Si基板、 42はn型St領域、 43は絶縁層、 44は入力ゲート、 45は転送ゲート、 5はInバンプ、 6はAuとInの合金層
した基板断面図、 第2図は本発明による赤外検知用ハイブリッド半導体装
置の構造を模式的に説明する基板断面図である。 図において、 1は第1の半導体チップでHgCdTe基板、11はp
型HgCdTe基板、 12はn型HgCdTe5J[域、 13は絶縁層、 2はInバンプ、 3は合金形成用金属で^U層・ 4は第2の半導体チップでSt基板、 41はp型Si基板、 42はn型St領域、 43は絶縁層、 44は入力ゲート、 45は転送ゲート、 5はInバンプ、 6はAuとInの合金層
Claims (3)
- (1)第1の半導体チップ(1)上に形成されたインジ
ウム(In)、またはインジウムを含む合金よりなるバ
ンプ(2)を、 インジウムの融点より低い温度でインジウムと合金をつ
くる合金形成用金属層(3)を介在させて、第2の半導
体チップ(4)のバンプ(5)に接触させ、加熱して両
半導体チップ(1)と(4)を結合してなることを特徴
とする半導体装置。 - (2)前記いずれかの半導体チップ(1)、または(4
)が水銀カドミウムテルル(HgCdTe)結晶よりな
ることを特徴とする特許請求の範囲第1項記載の半導体
装置。 - (3)前記合金形成用金属層(3)が金(Au)よりな
ることを特徴とする特許請求の範囲第1項記載の半導体
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60058904A JPH0744251B2 (ja) | 1985-03-22 | 1985-03-22 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60058904A JPH0744251B2 (ja) | 1985-03-22 | 1985-03-22 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61216455A true JPS61216455A (ja) | 1986-09-26 |
JPH0744251B2 JPH0744251B2 (ja) | 1995-05-15 |
Family
ID=13097788
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60058904A Expired - Lifetime JPH0744251B2 (ja) | 1985-03-22 | 1985-03-22 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0744251B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005060011A1 (ja) * | 2003-12-16 | 2005-06-30 | National University Corporation Shizuoka University | 広域エネルギーレンジ放射線検出器及び製造方法 |
US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57136349A (en) * | 1981-02-16 | 1982-08-23 | Mitsubishi Electric Corp | Semiconductor device |
JPS59112652A (ja) * | 1982-12-17 | 1984-06-29 | Fujitsu Ltd | 半導体撮像装置 |
-
1985
- 1985-03-22 JP JP60058904A patent/JPH0744251B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57136349A (en) * | 1981-02-16 | 1982-08-23 | Mitsubishi Electric Corp | Semiconductor device |
JPS59112652A (ja) * | 1982-12-17 | 1984-06-29 | Fujitsu Ltd | 半導体撮像装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
WO2005060011A1 (ja) * | 2003-12-16 | 2005-06-30 | National University Corporation Shizuoka University | 広域エネルギーレンジ放射線検出器及び製造方法 |
US8044476B2 (en) | 2003-12-16 | 2011-10-25 | National University Corporation Shizuoka University | Wide range radiation detector and manufacturing method |
Also Published As
Publication number | Publication date |
---|---|
JPH0744251B2 (ja) | 1995-05-15 |
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