JPS61210696A - 基板の製造方法および電子部品支持用基板 - Google Patents

基板の製造方法および電子部品支持用基板

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JPS61210696A
JPS61210696A JP60255817A JP25581785A JPS61210696A JP S61210696 A JPS61210696 A JP S61210696A JP 60255817 A JP60255817 A JP 60255817A JP 25581785 A JP25581785 A JP 25581785A JP S61210696 A JPS61210696 A JP S61210696A
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JP
Japan
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layer
conductive
strips
conductor
dielectric material
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JP60255817A
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English (en)
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リチヤード・チヤールス・ランデイス
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International Standard Electric Corp
Original Assignee
International Standard Electric Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、高周波部品（コンポーネント）と集積回路（
ＩＣ）とを相互接続する方法およびその構成に関するも
ので、特に、マイクロコアキシャル（同軸状）サブスト
レートを形成すると共にコンポーネントとＩＣとをこの
サブストレート（基板）に接続する方法に関するもので
ある。
（従来技術） 一般に極小化された電子回路には、トランジスタ、抵抗
、コンデンサならびに種□々のＩＣから成るコンポーネ
ントが設けられており、これらが？−ドの上圧装着され
ている。これら種々のコンポーネント間の相互接続はフ
ォトマスク法や他の方法によって予じめ選択されたスト
リップパターンを？−ドの上に設けることによって実現
される。しかし乍ら、高周波領域において（即ち、ＭＩ
（ｚまたはＧＨｚレンジ）誘導性および容量性の損失（
配線における）の発生を阻止されると共和、これら間に
生じるクロスカップリング（相互結合）によって、不所
望な歪が信　　　　・号中に発生してしまう原因となっ
ていた。
従来においては、これらコンポーネントを２つの平行な
グランドプレーン間に設は九ゲート中に埋設したコンダ
クタ（導体）によって相互接続することが提案されてい
た。しかしこのような構造にも拘らず、隣接導体間での
クロスカップリングがこれら導体を離間させない限り発
生していた。このようなスベースを設けることによって
？−ドのサイズが増大してしまう結果となっていた。
他の解決法としては、ＩＣ間に伝送手段として光ファイ
バを用いることが提案されている。
しかし乍ら、このアプローチには２つの大きな欠点があ
る。即ち、第１として、電気信号を光学的信号に変換す
る必要があり、−これを再び電気信号に変換する必要が
ある。従って、追加のコンポーネントが必要となる欠点
があった。第２としては、光学ファイバを光信号トラン
スミッタまたはレシーバに対して極めて大きな注意を払
って一致させる必要がある。これによってこれら装置間
の信号の伝送を最良状態に保持する必要がある。
（発明の目的および概要） 上述した観点より明らかなように、本発明の主要目的は
、最小のサイズを有する高周波の電子部品を相互接続す
る手段を提供することである。
他の目的は、容量性および誘導性損失が最少となると共
にクロスカップリングが回避された相互接続手段を提供
することである。
また、他の目的は、上述の相互手段を得るための方法を
提供することである。
また、本発明の目的によれば、ＩＣをサブストレート中
に埋設した同軸状コンダクタ（ｃｏａｘｌａｌｃｏｎｄ
ｕｃｔｏｒ　）に接続する方法を提供し、とこで接続用
シートルド処理されていない導体（コンダクタ）の長さ
を最小限度に押えてこれの高周波インピーダンスを減少
させるととＫある。
また、本発明によれば、ＩＣへのすべての接続が同時に
行われるような方法を提供することにある。
更に本発明によれば、高速のオートメーションに適した
ＱａＡｓ　（がリウムヒ素）のような高周波ＩＣを相互
接続させる方法を提供することである。
上述したこれら目的および本発明の利益は以下の記載か
ら明らかになる。
本発明によれば、種々の電子部品（コンポーネント）を
支持すると共に相互接続させるが−ドにサブストレート
を設け、この中に、予じめ選択されたコンダクタのノｆ
ターンを埋設してあり、これらコンダクタの各々を個々
にシールドしたことを特徴とする。このサブストレート
を順番に並べられた層を重畳することによって形成し、
各層は１個またはそれ以上の導電性ラインおよび誘電性
材料を有することによって、シールドされたコンダクタ
が埋設された？−ドを形成させたことを特徴とする。
これら複数の埋設したシールド処理されたコンダクタを
露出した接続用パッドによって終端させる。各集積回路
に複数個のメタルバンプ（ｍｅｔａｌ　ｂｕｍｐｓ　）
を設け、この・９ングは集積回路にメッキされており、
これらを相互接続用に用いている。このようにバング処
理された集積回路を次に圧縮ぎンデング処理して、自動
装置を利用して埋設したシールド導体の接続用・臂ツド
にゲンデングさせたことを特徴とする。
以下図面を参照し乍ら本発明を詳述する。
第１図に示すように、従来のが−ド１０には２枚の平行
なメタリックシート１２．１４が設けられている。これ
らシートによって、これらの間に設けられた誘電体材料
１６と協動して２つのグランドプレーン（接地面）が形
成されている。例えば、番号１８で示した複数のコンダ
クタ（導体）を図示のように２枚のシート間に配置させ
る。
前述したように、隣接したコンダクタ間の容量性カップ
リングによって高周波領域において、信号の干渉が起っ
てしまう。従って、？−ドの最高動作周波数とコンダク
タ間のスイースの問題との間でトレードオフ（相殺）さ
せる必要があった。このような従来の問題点を第２図で
示したような本発明によって解決し、各コンダクタに対
して個々に独立してシールドさせたことを特徴とするも
のである。
第２図および第３図のぎ−ド２０にはメタリックベース
および誘電体材料２４の層が設けられている。この誘電
体層２４中に複数のコンダクタ２６．２Ｂ、３０．３２
．３４．３６および３８が埋設されている。絶縁の程度
に応じて、例えば２６．２８のようなコンダクタのいく
つかを断面が矩形を有するチューブラ（円筒状）シール
ド４０．４２によって完全にそれぞれシールドする。こ
れらシールドを銅のベース上に造るので、これらシール
ドをゲランドグレーンに電気的に接続することができる
。残りのコンダクタをＵ字状シールド４４によって部分
的にシールドするか、または■形状絶縁壁４６゜４８に
よって単に反結合させる。
終端させるために、各コンダクタの２つの最端部に垂直
セクション５０を設け、このセクションは第３図に示し
たゲートの頂面５４と同一平面となる矩形のパッド５２
で終端されている。
このノクット５２に類似した接続用パッドを必要に応じ
て中間位置に設けることもできる。従って、これらコン
ダクタを用いて２個またはそれ以上のデバイスを相互接
続することもできる。
例えばＧａＡｓ　ＩＣ５６、５８のような２個の高周波
デバイスを第３図に示すようにゲート２０の頂面５４に
付着させることもでき、この結果、シールド処理された
コンダクタ２６がそれらの間に延在するようになる。こ
れらデバイスにノ４ッド６０．６２をそれぞれ設ける。
次に、これらデバイスノぐラド６０および６２を周知技
術によってｉｅラッド２に接続する。例えば第３図にお
いて、ワイヤ（配線）６４および６６を、ワイヤがンデ
ングとして既知の技術を駆使して図示したよう忙それぞ
れの／４’ツドにボンデング処理する。
？−ドにシールドされたコンダクタを形成する方法が第
４〜８図に図示されている。最初、比較的広いメタリッ
クストリップ６８を銅のベース６７上に堆積させる。後
述の説明より明らかなように、この最初のストリップは
シールドの底部壁になる。ポリイミドのような低誘電率
を有する適当な材料をこのベースに与えることによって
メタリックシトリツｆ６８と共に平坦で連続した表面を
形成する。ストリップ６８を直接ベース６７に堆積させ
るか、または第４〜８図に示したように、絶縁層６９を
ベース６７と層６８との間Ｖこ堆積させる。次に、２つ
の比較的細いストリッ７°７２．７４をこのストリップ
６８上に堆積させる（第５図参照）。これらストリップ
の各々には外側エツジ７６が設けられており、このエツ
ジをストリップ６８の対応の外側エツジと連続させる。
従って、浅いチャネル７８が図示のように、ストリツｆ
６Ｂ。
７２．７４によって規定される。次に、誘電体をストリ
ップ７２．７４の頂面と同一となるまで形成する。チャ
ネル７８もまた誘電体で充満させる。
次に、３本のメタリックストリップを第５図のアッセン
ブリ上に堆積させ、２個のストリップ８０゜８２をスト
リップ７２゜７４のそれぞれの頂部にほぼオーバーラッ
プする位置に堆積させると共に、第３のス）　ＩＪタッ
グ４をチャネル７８の上方に堆積させると共にストリッ
プ８０および８２から均等に離間せしめる。誘電体を再
びこのアッセンブリの幅を横切って形成させると共に、
ストリップ８０．８４および８４．８３間にもそれぞれ
設ける。
第５図のステップを第７図で示したように繰返す。この
場合、２つの追加のストリップ８６゜８８を図示のよう
にストリップ８０．８２を越えて堆積させる。このステ
ップで用いられた誘電体によって中心ストリップ８４を
シールドで埋設する。
最後のステップにおいて、比較的広い、最終のメタルス
トリップ９０をストリップ８６゜８８上に堆積させ、こ
れによって、中心ストリップ８４の周りのシールドを完
成することができ、従って、このストリップｓ４が高周
波信号に対して導体として作用するようになる。簡単の
為に、垂直脚部５０および接続用タブ５２がこれら図面
より省略されている。しかし乍ら。
これらを、従来から広く普及されている適当なマスキン
グ技術を駆使して形成できることは明らかである。
第４〜８図においては、その断面形状が矩形のシールド
を形成する方法が図示されているが、同一原理を応用し
て他の断面形状、例えば矩形、円形および三角形等のシ
ールドを形成することもできる。例えば、水平方向に交
互に配列した複数の層によって類似の円形シールドを形
成するとともできる。
更にまた、少なくとも５つの層を有する代表的な矩形の
シールドが必要であったが（または、ベースがこのシー
ルドの底部壁を構成する場合には４つの層が必要となる
）、実圧もつと多くの層を所望の形状に応じて用いるこ
ともできる。
前述した技術をまた用いて■形状のシールド４６．４８
またはＵ形状のシールド４４の部分的シールドを形成す
ることもできる。
第４〜８図においては、連続した層を完全に堆積させる
と共に、隣接した層と一致させて表示していた。実際上
、このような−散性は不可能であることが知られている
。第９図において、上述した方法に従って製造した実際
のシールド処理されたコンダクタの断面形状が表示され
ている。この図から明らかなように、連続した層間で僅
かなミスアライメント（不一致）エラーによって側壁が
僅かに揺動しているが、シールドは完全に確保されてい
る。第９図に示したシールド内では２０Ｘ１０ミル（ｍ
ｉｌｍ、）の寸法のキャビティが形成されているが、よ
り小さなサイズのキャビティを用いることもできる。
必要に応じて、複数個の導体を第１０図に示したように
個々に独立してシールド処理することもできる。同図に
おいて、連続的な頂部９０および表面シールド用底部９
２が形成されると共に、これらの間のス（−スをこれら
表面間に垂直に延在する側壁９４によって仕切ることが
できる。導体９６をこれら側壁９４間に配置することに
よって、各コンダクタが独立してシールドされる。
一般に、集積回路を第３図に示したようなワイヤ？ンデ
ングによって６４および６６で相互接続し、この場合、
本発明の同軸状接続部九対向したグリント印刷したメタ
ルストリップを用いる。
第１１図に示したように１ワイヤ？ンデングにはワイヤ
１４′の端部上に溶融したメタルの？−ル１２′を形成
することが包含されており、次にとの？−ルおよびワイ
ヤをポンディグパッド１６′に付与する。このパッドは
通常、集積回路ゲートの衣面上のアルミニウム金属化さ
れた領域である。しかし乍ら、前述したように、高周波
において、このタイプの相互接続は不所望なものである
。この理由は高いインダクタンスおよびキャパシタンス
ならびにクロスカップリングが生じてしまうからである
。
第１２図で示したように、他の方法によれば、光学ファ
イバ１８′を利用することを特徴とするものである。信
号をこのファイノ々からまたはファイバへ適当な光学電
子デバイス２０′を介して伝送する。このデノ々イスと
しては、フォトトランジスタ（信号の受信用）またはＬ
ＥＤま゛たはレーザダイオード（送信用）が用いられる
。しかし乍ら、このような相互接続には精密なアライメ
ント（整列、−散性）が要求される。特に、ファイバ１
８′の端部２２′を、調整用ネジ２４′。
２６′または他のアライメント用の機械的手段を駆使す
ることによってこの光学電子デバイス２０′に対して予
じめ選択された特別な関係で配置させる必要がある。こ
のような調整には個人の器用さによる影響が多大となる
。即ち、個人的な優れた技量が要求される。更にまた、
極めて僅かな角度に関するミスアライメントは信号強度
に有害なものとなってしまうと共に、全体のシステムが
高価となると共に、時間の浪費が起ってしまう。また、
このような相互接続方法は自動化には不適当となってし
まうことが明らかである。前述した理由のために、最小
化したシールド処理済みコンダクタを設けることは有益
なことであり、第１３ＪＬ図および１３ｂ図で示すよう
に、コンダクタ３０’をＩＣ３４’ＣＤパツド３２′の
一方に電気的に接続する一方、このシールド３６′をこ
のＩＣのもう１つのノ母ツド３８′に接続し、□これに
例えばＩＣの接地ターミナルを設けることができる。
第１４図に更に詳細に示すように、シールド３６′をコ
ンダクタｓ　ｏ’の周りに同軸状に配置するのが好適で
ある。誘電体材料４０′をこのシールド内に設けること
によってコンダクタ３０’を支持すると共に絶縁する。
このようなタイプの接続には従来の接続方法に比べて以
下のような利益がある。即ち、実際のコンダクタを比較
的短かく製造できると共に、このシールドによって浮遊
容量を減少できると共にクロスカップリングを回避でき
る利点がある。
更に、第１５図で示したように、シールド処理されたコ
ンダクタに一組のターミナル４２′。
４４′および４１′と一緒にこのコンダクタに電気的接
続された他のブランチ４６′および４８′等を設けるこ
とができ、これらブランチは他のデ・ぐイスと中間接続
させるための異った形状を有するように設計されている
。
第１４および１５図に示されたようなシールド処理され
たコンダクタを極めて薄く製造できる場合には、これら
コンダクタは自己支持できるものではなく取扱いはかな
り困難なものとなる。しかし乍ら、このような問題点は
、これらシールド処理されたコンダクタを回路基板中に
埋設して種々の電子デバイスを支持するように用いるこ
とによって解決できる。例えば、前述した本願人に係る
特許出願明細書およびそれに開示された参考文献に開示
しであるよう釦１回路ぎ−ドを連続した基板層を重畳さ
せることにより製造することにより解決する。シールド
処理されたコンダクタの予じめ選択されたパターンを？
−ド内に形成するようにした導電性ストラブをこれら層
の部分に設けることができる。
と（ＤＪうな構成は特にシールド処理された同軸コンダ
クタを利用して電子デノ々イスを相互接続させる場合に
好適である。更にまた、このような構成を後述するよう
に回路？−げに集積回路を自動的に設置する場合にも適
している。
本発明の一実施例によれば、１個またはそれ以上のチッ
プを回路基板中に埋設したコンダクタに直接、加熱圧縮
ポンディングするようにしたことを特徴とするものであ
る。
シリンド回路基板のコンダクタおよびシールドは前述し
た本願人の特許明細書に記載された方法で製造できる。
更に、キャビティ５０′を基板１００′中に形成してコ
ンダクタ６０／の一部分を露出させ、これによって接続
用・ｅ、ド１１８１を形成すると共に、対応するシール
ド１２０′に接続されたタブ１１２／を露出させる（第
１６−１８図参照）。コンダクタ６０′を誘電体材料１
０２′によって支持すると共に、シールド１２０′から
完全に隔離させる。誘電体材料をキャビティ領域ｓ　ｏ
ｌから完全に除去しである。第１７図は、このキャビテ
ィ５０′の最終形状の断面図を示すと共に、誘電体１０
２′によって支持された接続用パッド１１８の露出した
状態を示す。
ビンディングは、テープ自動ビンディング（ｔａｐｅ　
ａｕｔｏｍａｔｅｄ　ｂｏｎｄｌｎｇ　−−−ＴＡＢ　
）の方法と類似した自動化方法によって実現される。フ
レキシブルテープの界面にシールド処理されていないコ
ンダクタヲｄ＝？ンディングするこのような方法につい
ては、文献”　Ｔａｐｓ−Ｃａｒｒｉｅｒ　Ｐａｃｋａ
ｇｌｎｇＢｏａｓｔａ　Ａｌｍｏｓｔ　Ｕｎｌｉｍｉｔ
ｅｄ　Ｐｏｔａｎｔｉａｌ　　（ＷａｉｔＰａｌｓｔｏ
ｎｏ著、１９７４年１０月２０日、　ＥＤＮ発行）、圧
詳しく説明しである。本発明によれば、単一層ＴＡＢテ
ープが多層基板によって置換されており、この多層基板
には、前述した特許出願明細書に記載された方法によっ
て完全にシールド処理された埋設コンダクタが設けられ
ている。半導体ＩＣを次に内部に埋設され九コンダクタ
にＴＡＢぎンディングする。
第１９図において、ＩＣ＆Ｃデンディングパッドサイト
上置された複数個の接続用パン！５４′を有する半導体
チッｆ５２′を下側Ｍンドツール５６′上に支持させる
。このゲンドツール５６′は、接続用バングが接続用ｉ
４ツド１１８１およびシールドタブ１１２１の真下に落
下するように正確に位置決めされる。次に、上側Ｍンド
ツール５８′をキャビティ５０′中に移動させて、ＩＣ
５２′上の接続用バングと整列した複数個の接続用パッ
ド１１８′およびシールドタブｌｌｆに加熱および加圧
する。このようにして加えられた熱および圧力によって
すべてのコンダクタおよびシールドを同時に多量にダン
ディング処理できる。このような同時に多量にダンディ
ング処理できることは自動的にアッセンブリ組立て用に
極めて適している。
第２０図において、最終的に得られたＴＡＢ、Ｉ＝’ン
ディング処理ＩＣ５２’が図示されており、このＩＣ５
２′は埋設およびシールド処理されたコンダクタ６０’
に完全に接着されているａ　ＩＣ５ｚｌ自身を同様に多
層基板中に埋設できる。このＩＣの厚さを変化できるの
で、基板の表面を越えて延在させることができる。
他の実施例が第２１図に開示されている。本例において
は、基板７０′を１個またはそれ以上のシールド処理さ
れたコンダクタ７２’と共に形成する。絶縁されたパッ
ド７４′を基板の表面上に形成すると共に、図示のよう
に垂直部分７６’によってコンダクタ７２′に接続する
。このノ母ツド７４′の頂面、即ち外側表面を基板の外
側表面とほぼ開山平面とする。
基板上に装着させる集積回路またはＩＣチッ７°７８′
に回路接続用／Ｊラッド上配置されたノクンプ８０′を
設ける。次に、このチップを前述した圧縮ビンディング
によって基板に接続する。第２１図に示したように、ノ
ぐンゾ８０のいくつかをコンダクタ７４′にゲンディン
グシ、他ノバングをコンダクタシールドに直接ビンディ
ングする。
本発明は上述した例のみに限定されず種々の変更を加え
得るものである。
【図面の簡単な説明】
第１図は従来の回路１３？）１）の断面図、第２図は本
発明による回路が−ドを示す一部断面図、 第３図は、第２図の一部の拡大断面図、第４−８図は、
第２図の？−ドを製造するステップを表わす図、 第９図は、シールド処理されたコンダクタの拡大断面図
、 ２６一 第１０図は、複数のコンダクタを示す断面図、第１１〜
１２図は、従来のワイヤデンディングを示す図、 第１３ａ〜１３ｂ図は光学ファイバを利用した時の図、 第１４〜１５図はシールドコンダクタの拡大斜視図、 第１６図は、埋設された集積回路用のサーキットボード
を示す図、 第１７図は第１６図のボードの断面図、第１８図は、第
１７図のボードの平面図、第１９図は第１８図のボード
におけるバンプされたＩＣチップを示す図、 第２０はデートに完成されたＩＣチップを示す図、およ
び 第２１図は他の実施例を示す図である。 ２６．２Ｂ、３０．、ｊ２，３４，３６．３８・・・コ
ンダクタ、４０，４２，１２０・・・シールド、５０・
・・キャビティ、６９．２４・・・誘電体材料、７８・
・・チャネル。 むく 特開昭６１−２１０１；９６（１４） 昭和　虚１・−２７８ 特許庁長官　　宇　賀　道　部　　　殿１、事件の表示 特ｌ１１昭６　（１−２５５８１７勺 ２、発明の名称 基板の製造方法および′電子部品支持用基板３、補正を
する者 事件との関係　特Ｗト出願人 インターナショナル・スタンダード・エレクトリンク・
コーポレイション４代理人 昭オ０６１年１月２８日 但し図面の簡単な説明は補正してめシます。 （２５図面の浄書（内容に変更なし）・特許庁長官　宇
　賀　道　部　　　　殿１、事件の表示 特願昭６０−２５５８１７号 ２、発明の名称 基板の製造方法および基板 ３、補正をする者 事件との関係　　特許出願人 インターナショナル・スタンダード・エレクトリックー
コーポレイション ４、代理人 ６、補正により減少する発明の数　　１７、ψ補正の創
成 明細誓全文（発明の名称を含む） ８、補正の内容　別紙の通シ補正する。 明　　　　細　　　　書 １、発明の名称 基板の製造方法および基板 ２、特許請求の範囲 （１）電子部品を支持すると共に内部に形成された同軸
状導体を有する基板（２０）を製造するに肖シ、 導電性ストリップ（６８）を第１層に設け、この第１層
の上に形成された第２層中に一組の離間された第１の導
電性ストリップ（７２）＃（７４）を形成し、これら導
電性ストリップの組（ｙ２）、（７４）の各々を前記第
１層中の前記導電性ストリップ（６８）に電気的に接触
させると共に、これと同一空間上で延在させ、更にこれ
ら導電性ストリップの組（７２Ｌ（７４）によってそれ
らの間にチャネルを規定し、このチャネルを充満させる
ため前記第２層中に誘電体材料（７０）を設け、 前記第２層の上に形成されると共に、前記導電性ストリ
ップの第１の組（ｙ２）（７４）と同一空間を延在する
第３層中に１離間した３個の導電性ストリップ（８ｏ）
、（８２）および（８４）を形成し、これらストリップ
の内の最　　　　□も外側の２個のストリップを前記導
電性ストリップの第１の組と電気的に接触させ、 じ第３層中０導電性′１す・ｆ（“）・　　　　：（ｓ
２）、Ｃｓ４）間に誘電体材料（７ｏ）を　　　　□設
け、 との第３層の上に形成された第４層中に離間　　　　″
して設けられた一組の第２の導電性ストリップ（８６）
、（８８）を形成し、これらストリップ（８６）、（８
８）の各々を前記第３層中の最も外側の導電性ス）！７
，７’と電気的に接触させると共にこれと同一空間に延
在させ、前記第４層中の前記導電性ストリップ（ｓ　ｅ
”’）　ｔ（８８）間に誘電体材料（７０）を設け。 更に、前記第４層の上に形成された第５層中に導電性ス
トリップ（９０）を形成し、とのストリップ（９０）を
前記第２の導電性ストリップの組（８６）ｊ　Ｃ８８”
）に電気的に接触させると共にこれと同一空間で延在さ
せ、これら導電性ストリップによって延在した同軸状コ
ンダクタ（導体）を形成し、この導体中では、前記第１
および第５層中の導電性ストリップと、前記第１および
第２導電性ストリップの組と、前記第３層中の最外側の
導電性ストリップとによってシールドを構成する一方、
前記第３層の中心導電性ストリップによってコンダクタ
が形成されると共に、前記導電性ス）　ＩＪツブおよび
誘電体材料によって基板を形成させるようにしたことを
特徴とする基板の製造方法。 （２）更に、 前記第４層中に導電性部分（５０）を形成し、これら導
電性部分（５０）を前記第３層の中心導電性ストリップ
の部分の上に形成されると共にこれと電気的に接触させ
： との第４層中に形成した導電性部分上に存在する開口部
を有する前記第５層の導電性ストリップを形成し； この第５層の開口部以内に導電性部分（５２）を形成し
、これら部分（５２）は前記第４層の導電性部分の上に
重ねると共にこれと電気的に接触させ、更に、前記第５
層の導電性ス）　ＩＪッグから離間させ、 これら導電性部分と第５層の導電性ス）　ＩＪツブとの
間の空間に誘電性材料（２４）を設けることによシ、第
４および第５層中の導電性部分によって前記同軸状コン
ダクタへのコンタクト手段を形成したことを特徴とする
特許島求の範囲第１項記載の方法。 （３）埋設された同軸状コンダクタを有すると共に電子
部品を支持するにＩＪ）、 ベースを形成する第１プレーナ（平坦）層と、このベー
スの上の第２層中に設けられ、延在した導電性ストリッ
プと、 この第１導電性ストリップによって包囲されないが前記
ベースの部分に亘って、前記第２層中に配置された誘電
体材料と、 第３層中に配置されると共にこれらの間にチャネルを規
定する、離間されると共に延在した導電性ストリップの
組と、このストリップの組の各々を前記第１の導電性ス
トリップに電気的に接融させると共にこれと同一空間中
に延在させ、 前記第３層中に配置され、この層の部分および前記チャ
ネルを充満させる誘電体材料と、第３層の部分を前記第
２層の誘電体材料上に形成し、 第４層中に配置されると共゛に、前記導電性ス□　　ト
リラグの組と同一空間中を延在させた少なくとも３個の
離間すると共に延在した導電性ストリップと、これらス
トリップの最も外側のスト−リップを前記第１の導電性
ストリップの組と電気的に接触させると共に、この第３
導電性ストリップをこれら最外側の導電性ストリップ間
に配置すると共に、これによって前記同軸状コンダクタ
用のコンダクタを形成し、 前記延在した導電性ス）　ＩＪツブ間の前記第４層中に
配置されると共に、前記第２および第３層の誘電体材料
上に配置した誘電体材料と、第５層中に配置した、離間
されると共に延在した一組の導電性ス）　ＩＪッゾと、
これらストリップの組の各々を前記第４層の栗も外側の
２つの導電性ストリップと電気的に接触させると共にこ
れと同一空間中に延在させ、 前記導電性ストリップの紐間の第５層中に配置されると
共に、前記第４層の誘電体材料上に配置された誘電体材
料と、 前記層の導電性ストリップと同一空間中を延在すると共
にこの上に延在する第６層中に配置された延在する導電
性ストリップと、とのストリップを前記導電性ストリッ
プの第２の組と電気的に接触させ、 更に、前記第２の導電性ス）　ＩＪツブによって占有さ
れていない前記層の部分中の前記第６層中に配置された
誘電体材料とを具え、前記層２および第６層の導電性ス
トリップと、前記第１および第２のストリップの組と、
前記館４層の最外側の導電性ストリップによってレーヤ
ドを形成し、このシールドは前記第４層中の中心導電性
ストリップによって形成された前記コンダクタの周シお
よび同軸状に配置され、更にこのシールドを前記プレー
ナベース層と接触させたことを特徴とする基板。 （４）前記ベース層を導電性材料で形成すると共に、前
記シールドをこれと電気的に接触させたことを特徴とす
る特許請求の範囲第３項記載の基板。 （５）誘電体層と、 この誘電体層中に埋設されたコンダクタと。 このコンダクタとほぼ同−空間中を延在すると共に包囲
した同軸シールドとを具えた基板において、この基板を
接続手段を有するデバイスを収納するキャビティによっ
て形成すると共に、前記コンダクタおよびシールドにこ
のキャビティ以内に配置された終端手段を設け、これに
よって前記デバイス接続手段と相互接続したことを特徴
とする基板。 （６）前記終端手段に前記デバイスに対して圧縮がンデ
ィングを行なうパッドを設けたことを特徴とする特許請
求の範囲第５項記載の基板。 （７）　　前記パッドを前記コンダクタおよびシールド
のそれぞれに対して軸状に整列させたことを特徴とする
特許請求の範囲第６項記載の基板。 ３、発明の詳細な説明 〔技術分野〕 本発明は、高周波部品（高周波コンポーネント）と集積
回路（ＩＣ）とを相互接続する方法およびその構成に関
するもので、特に、マイクロコアキシャルサブストレー
ト（同軸状極小基板）を形成すると共にコンポーネント
とＩＣとをこのサブストレート（基板）に接続する方法
に関するものである。 〔従来技術〕 一般に極小化された電子回路には、トランジスタ、抵抗
、コンデンサならびに種々のＩＣから成るコンポーネン
トが設けられておシ、これらがボード（回路基板）の上
に装着されている。 これら種々のコンポーネント間の相互接続はフォトマス
ク法や他の方法によって予じめ選択されたストリップパ
ターンを？−ドの上に設けることによって実現される。 しかし乍ら、高周波領域（即ち、ＭＨｚまたはＧＨｚレ
ンジ）においては、誘導性および容量性の損失（配線に
おける）の発生を阻止する必要があると共に、これら間
に生じるりｐスカップリング（相互結合）Ｋよって、不
所望な歪が信号中に発生してしまう原因となっていた。 従来においては、これらコン２−ネントを２つの平行な
グランドプレーン（接地面）間に設けたが−ド中に埋設
したコンダクタ（導体）によって相互接続することが提
案されていた。しかしこのような構造にも拘らず、隣接
導体間でのクロスカップリングがこれら導体を離間させ
ない限シ発生していた。このようなスベースを設けるこ
とによってが−ドのサイズが増大してしまう結果となっ
ていた。 他の解決法としては、ＩＣ間に伝送手段として光ファイ
バを用いることが提案されている。 しかし乍ら、このアプローチには２つの大きな欠点があ
る。即ち、第１として、電気信号を光学的信号に変換す
る必要があシ、これを再び電気信号に変換する必要があ
る。従って、追加のコンポーネントが必要となる欠点が
あった。第２としては、光学ファイバを光信号トランス
ミッタまたはレシーバに対して極めて大きな注意を払っ
て一致させる必要がある。これによってこれら装置間の
信号の伝送を最良状態に保持する必要がある。 〔発明の目的および概要〕 上述した観点よシ明らかなように、本発明の主要目的は
、最小のサイズを有する高周波の電子部品を相互接続す
る手段を提供することである。 他の目的は、容量性および誘導性損失が最少となると共
にクロスカップリングが回避された相互接続手段を提供
することである。 また、他の目的は、上述の相互手段を得るだめの方法を
提供することである。 まだ、本発明の目的によれは、ＩＣをサブストレード中
に埋設した同軸状コンダクタ（ｅｏａｘｉａｌｃｏｎｄ
ｕｃｔｏｒ　）　Ｋ接続する方法を提供し、とこで接続
用シールド処理されていない導体（コンダクタ）の長さ
を最小限度に押えてこれの高周波インピーダンスを減少
させることにある。 また、本発明によれば、ＩＣへのすべての接続が同時に
行われるような方法を提供することにある。 更に本発明によれば、高速のオートメーションに適した
ＧａＡｓ　（ガリウムヒ素）のような高周波ＩＣを相互
接続させる方法を提供することである。 上述したこれら目的および本発明の利益は以下の記載か
ら明らかになる。 本発明によれば、種々の電子部品（コンポーネント）を
支持すると共に相互接続させるが一ドにサブストレート
を設け、この中に、予じめ選択されたコンダクタのパタ
ーンを埋設してあシ、これらコンダクタの各々を個々に
シールドしたことを特徴とする。このサブストレートを
順番に並べられた層を重畳することによって形成し、各
層は１個まだはそれ以上の導電性ラインおよび誘電性材
料を有することによって、シールドされたコンダクタが
埋設されたボードを形成させたことを特徴とする。 これら複数の埋設したシールド処理されたコンダクタを
露出した接続用ノｆ、ドによって終端させる。各集積回
路に複数個のメタルパンツ（ｍ＠ｔａｌ　ｂｕｍｐｓ　
）を設け、このバンプは集積回路にメッキされておシ、
これらを相互接続用に用いている。このようにバンプ処
理された集積回路を次に圧結がンデング処理して、自動
装置を利用し【埋設したシールド導体の接続用ノ臂ツド
にデンデングさせたことを特徴とする。 以下図面を参照し乍ら本発明を詳述する。 第１図に示すように、従来のが−ド１０には２枚の平行
なメタリックシート１２．１４が設けられている。これ
らシートによって、これらの間に設けられた誘電体材料
１６と協動して２つのグランドプレーン（接地面）が形
成されている。例えば、番号１８で示した複数のコンダ
クタ（導体）を図示のように２枚のシート間に配置させ
る。 前述したように、隣接したコンダクタ間の容量性カップ
リングによって高周波領域において、信号の干渉が起っ
てしまう。従って、デートの最高動作周波数とコンダク
タ間のスベースの問題との間でトレードオフ（相殺）さ
せる必要があった。このような従来の問題点を第２図で
示したような本発明によって解決し、各コンダクタに対
して個々に独立してシールドさせたことを特徴とするも
のである。 第２図および第３図のポード２０にはメタリックベース
および誘電体材料２４０層が設けられている。この誘電
体層２４中に複数のコンダクタ２６．２ｇ、３０，３２
，３４　３６および３８が埋設されている。絶縁の程度
に応じて、例えば２６．２８のようなコンダクタのいく
つかを断面が矩形を有するチューブラ（円筒状）シール
ド４０．４２によって完全にそれぞれシールドする。こ
れらシールドを銅のベース上に造るので、これらシール
ドをグランドプレーンに電気的に接続することができる
。残りのコンダクタをＵ字状シールド４４によって部分
的にシールドするか、またはＩ形状絶縁壁４６゜４８に
よって単に反結合させる。 終端させるために、各コンダクタの２つの最端部に垂匝
セクション５０を設け、このセクションは第３図に示し
たが−ドの頂面５４と同一平面となる矩形のパッド５２
で終端されている。 このパッド５２に類似した接続用パッドを必要に応じて
中間位置に設けることもできる。従って、これらコンダ
クタを用いて２個またはそれ以上のデバイスを相互接続
することもできる。 例えばＧａＡｓ　ＩＣ５６、５８のような２個の高周波
デバイスを第３図に示すようにが−ド２０の頂面５４に
付着させることもでき、この結果、シールド処理された
コンダクタ２６がそれらの間に延在するようになる。こ
れらデバイスにパッド６０．６２をそれぞれ設ける。次
に、これらデバイスパッド６０および６２を周知技術に
よってノ４ッド５２に接続する。例えば第３図において
、ワイヤ（配線）６４および６６を、ワイヤがンデング
として既知の技術を駆使して図示したようにそれぞれの
パッドにがンデング処理する。 ボードにシールドされたコンダクタを形成する方法が第
４〜８図に図示されている。最初、比較的広いメタリッ
クストリアノロ８を銅のベース６７上に堆積させる。後
述の説明よシ明らかなように、この最初のストリップは
シールド・の底部壁になる。ポリイミドのような低訪電
率を有する適当な材料をこのベースに与えることによっ
てメタリックストリップ６８と共に平坦で連続した表面
を形成する。ストリッ７″ｅｓを直接ベース６７に堆積
させるか、または第４〜８図に示したように、絶縁層６
９をベース６７と層６８との間に堆積させる。次に、２
つの比較的細いストリップ７２．７４をこのストリッ７
″６８上に堆積させる（第５図参照）。これらストリッ
プの各々には外側エツジ７６が設けられておシ、このエ
ツジをストリップ６８の対応の外側エツジと連続させる
。従って、浅いチャネル７８が図示のように、ストリッ
７′６Ｂ。 ７２．７４によって規定される。次に、誘電体をストリ
ップ’１２．７４の頂面と同一となるまで形成する。チ
ャネル７８もまた誘電体で充満させる。 次に、３本のメタリックストリップを第５図のアッセン
ブリ上に堆積させ、２個のストリツｆｔｔｏ、ｓ２をス
トリップ７！２．７４のそれぞれの頂部にほぼオーバー
ラツプする位置に堆積させると共に、第３のストリップ
８４をチャネル７８の上方に堆積させると共にストリッ
プ８０および８２から均等に離間せしめる。誘電体を再
びこのアッセンブリの幅を横切って形成させると共に、
ストリップ８０．８４および８４．８３間にもそれぞれ
設ける。 第５図のステップを第７図で示したように繰返す。この
場合、２つの追加のス）　ＩＪッグ８６゜８８を図示の
ようにストリップ８０．８２を越えて堆積させる。この
ステップで用いられた誘電体によって中心ストリップ８
４をシールドで埋設する。 最後のステップにおいて、比較的広い、最終のメタルス
トリップ９０をストリップ８６゜８８上に堆積させ、こ
れによって、中心ストリップ８４の周シのシールドを完
成することができ、従って、とのス）　ＩＪツブ８４が
高周波信号に対して導体として作用するようになる。簡
単の為に、垂直脚部５０および接続用タブ５２がこれら
図面よシ省略されている。しかし乍ら、これらを、従来
から広く普及されている適当なマスキング技術を駆使し
て形成できることは明らかである。 第４〜８図においては、その断面形状が矩形のシールド
を形成する方法が図示されているが、同一原理を応用し
て他の断面形状、例えば矩形、円形および三角形等のシ
ールドを形成することもできる。例えば、水平方向に交
互に配列した複数の層によって類似の円形シールドを形
成するとともできる。 更にまた、少なくとも５つの層を有する代表的な矩形の
シールドが必要であったが（または、ベースがこのシー
ルドの底部壁を構成する場合には４つの層が必要となる
）、更にもつと多くの層を所望の形状に応じて用いるこ
ともできる。 前述した技術をまた用いてＩ形状のシールド４６．４８
″またはＵ形状のシールド４４の部分的シールドを形成
することもできる。 第４〜８図においては、連続した層を完全に堆積させる
と共に、隣接した層と一致させて表示していた。実際上
、このような−散性は不可能であることが知られている
。第９図において、上述した方法に従って製造した実際
のシールド処理されたコンダクタの断面形状が表示され
ている。この図から明らかなように、連続した層間で僅
かなばスアライメント（不一致）エラーによって側壁が
僅かに揺動しているが、シールドは完全に確保されてい
る。第９図に示したシ−ルド内では２０Ｘ１０ミル（ｍ
ｌ１ｍ）の寸法のキャビティが形成されているが、よシ
小さなサイズのキャビティを用いることもできる。 必要に応じて、複数個の導体を第１０図に示したように
個々に独立してシールド処理するとともできる。同図に
おいて、連続的な頂部９０および表面シールド用底部９
２が形成されると共に、これらの間のスベースをこれら
表面間に垂直に延在する側壁９４によって仕切ることが
できる。導体９６をこれら側壁９４間に配置することに
よって、各コンダクタが独立してシールドされる。 一般に、集積回路を第３図に示したようなワイヤがンデ
ングによって６４および６６で相互接続し、この場合、
本発明の同軸状接続部に対向したプリント印刷したメタ
ルストリップを用いる。 第１１図に示したように、ワイヤがンデングにはワイヤ
１４′の端部上に溶融したメタルのポール１２′を形成
することが包含されておシ、次にこのが一ルおよびワイ
ヤをがンデングパッド１６′に付与する。この／４’ッ
ドは通常、集積回路が−ドの表面上のアルミニウム金属
化された領域である。しかし乍ら、前述したように、高
周波において、このタイプの相互接続は不所望なもので
ある。この理由は高いインダクタンスおよびキャパシタ
ンスならびにクロスカップリングが生じてしまうからで
ある。 第１２図で示したように、他の方法によれば、光学ファ
イバ１８′を利用することを特徴とするものである。信
号をこのファイノぐからまたはファイバへ適当な光学電
子デバイス２０′を介して伝送する。このデバイスとし
ては、フォトトランジスタ（信号の受信用）またはＬＥ
Ｄまたはレーザダイオード（送信用）が用いられる。し
かし乍ら、このような相互接続には精密なアライメント
（整列、−散性）が要求される。特に、ファイバ１８′
の端部２２′を、調整用ネジ２４′。 ２６′または他のアライメント用の機械的手段を駆使す
ることによってこの光学電子デノ々イス２０’に対して
予じめ選択された特別な関係で配置させる必要がある。 このような調整には個人の器用さによる影響が多大とな
る。即ち、個人的な優れた技量が要求される。更にまた
、極めて僅かな角度に関するミスアライメントは信号強
度に有害なものとなってしまうと共に、全体のシステム
が高価となると共に、時間の浪費が起ってしまう。また
、このような相互接続方法は自動化には不適尚となって
しまうことが明らかである。前述した理由のために、最
小化したシールド処理済みコンダクタを設けることは有
益なことであシ、第１３ａ図および１３ｂ図で示すよう
に、コンダクタ３０′をＩ　Ｃ３４’のパッド３２′の
一方に電気的に接続する一方、このシールド３６′をこ
のＩＣのもう１つのパッド３８′に接続し、これに例え
ばＩＣの接地ターミナルを設けることができる。 第１４図に更に詳細に示すように、シールド３６′をコ
ンダクタ３０’の周シに同軸状に配置するのが好適であ
る。誘電体材料４０′をこのシールド内に設けることに
よってコンダクタ３０’を支持すると共に絶縁する。こ
のようなタイプの接続には従来の接続方法に比べて以下
のような利益がある。即ち、実際のコンダクタを比較的
短かく製造できると共に、このシールドによって浮遊容
量を減少できると共にクロスカップリングを回避できる
利点がある。 更に、第１５図で示したように、シールド処理されたコ
ンダクタに一組のターミナル４２′。 ４４′および４１′と一緒にこのコンダクタに電気的接
続された他のブランチ４６′および４８′等を設けるこ
とができ、これらブランチは他のデバイスと中間接続さ
れるだめの異った形状を有するように設計されている。 第１４および１５図に示されたようなシールド処理され
たコンダクタを極めて薄く製造できる場合には、これら
コンダクタは自己支持できるものではなく取扱いはかな
シ困難なものとなる。しかし乍ら、このような問題点は
、これらシールド処理されたコンダクタを回路基板中に
埋設して種々の電子デバイスを支持するように用いるこ
とによって解決できる。例えば、前述した本願人に係る
特許出願明細書およびそれに開示された参考文献に開示
しであるように、回路が−ドを連続した基板層を重畳さ
せることによシ製造することによシ解決する。シールド
処理されたコンダクタの予しめ選択されたパターンをが
一ド内に形成するようにした導電性ストラブをこれら層
の部分に設けることができる。 このような構成は特にシールド処理された同軸コンダク
タを利用して電子デノ々イスを相互接続させる場合に好
適である。更にまた、このような構成を後述するように
回路が−ドに集積回路を自動的に設置する場合にも適し
ている。 本発明の一実施例によれば、１個またはそれ以上のチッ
プを回路基板中に埋設したコンダクタに直接、加熱圧縮
ボンディングするようにしたことを特徴とするものであ
る。 プリント回路基板のコンダクタおよびシールドは前述し
た本願人の特許明細書に記載された方法で製造できる。 更に、キャビティ５０′を基板１００′中に形成してコ
ンダクタ６０’の一部分を露出させ、これによって接続
用パッド１１８′を形成すると共に、対応するシールド
１２０′に接続されたタブ１１２′を露出させる（第１
６−１８図参照）。コンダクタ６０′を誘電体材料１０
２′によって支持すると共に、シールド１２０Ｉから完
全に隔離させる。誘電体材料をキャビティ領域５０′か
ら完全に除去しである０第１７図は、このキャビティ５
０′の最終形状の断面図を示すと共に、誘電体１０２′
によって支持された接続用パッド１１８の露出した状態
を示す。 ポンディングは、テープ自動がンデイング（ｔａｐｅ　
ａｕｔｏｍａｔｅｄ　ｂｏｎｄｉｎｇ−ＴＡＢ　）の方
法と類似した自動化方法によって実現される。フレキシ
ブルテープの表面にシールド処理されていないコンダク
タをデンディングするこのような方法については、文献
＠Ｔａｐｅ−；−Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｉｎｇ
Ｂｏａｓｔｓ　Ａｌｍｏｓｔ　Ｕｎｌ１ｍｉｔ＠ｄ　Ｐ
ｏｔｅｎｔｉａｌ　（ＷａｆｔＰａｌｓｔｏｎｅ著、１
９７４年１０月２０日、　ＥＤＮ発行）、に詳しく説明
しである。本発明によれば、単一層ＴＡＢテープが多層
基板によって置換されておシ、この多層基板には、前述
した特許出願明細書に記載された方法によって完全にシ
ールド処理された埋設コンダクタが設けられている。半
導体ＩＣを次に内部に埋設されたコンダクタにＴＡＢデ
ンディングする。 第１９図において、ＩＣポンディングパッドサイト上に
配置された複数個の接続用バンプ５４′を有する半導体
チップ５２′を下側がンドツール５６′上に支持させる
。このプントツール５６′は、接続用パンツが接続用パ
ッド１１８′およびシールドタブ１１２′の真下に落下
するように正確に位置決めされる。次に、上側プントツ
ール５８′をキャビティ５０’中に移動させて、Ｉ　Ｃ
５２’上の接続用バングと整列した複数個の接続用パッ
ド１１８′およびシールドタブ１１２′に加熱および加
圧する。このようにして加えられた熱および圧力によっ
てすべてのコンダクタおよびシールドを同時に多量にデ
ンディング処理できる。このような同時に多量にポンデ
ィング処理できることは自動的にアッセンブリ組立て用
に極めて適している。 第２０図において、最終的に得られたＴＡＢ　＆ンディ
ング処理Ｉ　Ｃ５２’が図示されており、このＩ　Ｃ５
２’は埋設およびシールド処理されたコンダクタ６０’
に完全に接着されている。ＩＣ５２′自身を同様に多層
基板中に埋設できる。このＩＣの厚さを変化できるので
、基板の表面を越えて延在させることができる。 他の実施例が第２１図に開示されている。本例において
は、基板７０′を１個またはそれ以上のシールド処理さ
れたコンダクタ７２′と共に形成する。絶縁されたノ９
ツド７４′を基板の表面上に形成すると共に、図示のよ
うに垂直部分７６′によってコンダクタ７２′に接続す
る。このパッド７４′の頂面、即ち外側表面を基板の外
側表面とほぼ同一平面とする。 基板上に装着させる集積回路またはＩＣチップ７８′に
回路接続用パッド上に配置されたバンプ８０′を設ける
。次に、とのチップを前述した圧縮がンディングによっ
て基板に接続する。第２１図に示したように、バンプ８
ｏのいくつかをコンメタタフ４’ＦＣｄ？ンデイングし
、他のバンプをコンダクタシールドに直接がンディング
する０ 本発明は上述した例のみに限定されず種々の変更を加え
得るものである。 ４、図面の簡単な説明 第１図は従来の回路が−ドの断面図、 第２図は本発明による回路？−ドを示す一部断面図、 第３図は、第２図の一部の拡大断面図、第４−８図は、
第２図のが一゛ドを製造するステップを表わす図、 第９図は、シールド処理されたコンダクタの拡大断面図
、 第１０図は、複数のコンダクタを示す断面図、第１１〜
１２図は、従来のワイヤがンディングを示す図、 第１３ａ〜１３ｂ図は光学ファイバを利用した時の図、 第１４〜１５図はシールドコンダクタの拡太胴視図、 第１６図は、埋設された集積回路用のサーキットＨぐ−
ドを示す図、 第１７図は第１６図のボードの断面図、第１８図は、第
１７図のが一部の平面図、第１９図は第１８図のが一部
におけるバンプされたＩＣチップを示す図、 第２０図はボードに完成されたＩＣチップを示す図、お
よび 第２１図は他の実施例を足す図である。 ２６．２Ｂ、３０．３２，３４，３６．３８・・・コン
ダクタ、４０，４２，１２０・・・シールド、５０・・
・キャビティ、６９．２４・・・誘電体材料、７８・・
・チャネル。

Claims (4)

    【特許請求の範囲】
  1. （１）電子部品を支持すると共に内部に形成された同軸
    状導体を有する基板（２０）を製造するに当り、 導電性ストリップ（６８）を第１層に設け、この第１層
    をオーバーラップして形成された第２層中に一組の離間
    された第１の導電性ストリップ（７２）を形成し、これ
    ら導電性ストリップの組の各々を前記第１層中の前記導
    電性ストリップに電気的に接触させると共に、これと同
    一空間上で延在させ、更にこれら導電性ストリップの組
    によってそれらの間にチャネルを形成し、 このチャネルを充満させるため前記第２層中に誘電体材
    料（７０）を設け、 前記第２層をオーバーラップして形成されると共に、前
    記導電性ストリップの第１の組と同一空間を延在する第
    ３層中に離間した３個の導電性ストリップ（８０）、（
    ８２）および（８４）を形成し、これらストリップの内
    の最も外側の２個のストリップを前記導電性ストリップ
    の第１の組と電気的に接触させ、 この第３層中の導電性ストリップ間に誘電体材料（７０
    ）を設け、 この第３層をオーバーラップして形成された第４層中に
    離間して設けられた一組の第２導電性ストリップを形成
    し、これらストリップの各各を前記第３層中の最も外側
    の導電性ストリップと電気的に接触させると共にこれと
    同一空間に延在させ、 前記第４層中の前記導電性ストリップ間に誘電体材料（
    ７０）を設け、 更に、前記第４層をオーバーラップして形成された第５
    層中に導電性ストリップ（９０）を形成し、このストリ
    ップを前記第２の導電性ストリップの組に電気的に接触
    させると共にこれと同一空間で延在させ、これら導電性
    ストリップによって延在した同軸状コンダクタ（導体）
    を形成し、この導体中では、前記第１および第５層中の
    導電性ストリップと、前記第１および第２導電性ストリ
    ップの組と、前記第３層中の最外側の導電性ストリップ
    とによってシールドを構成する一方、前記第３層の中心
    導電性ストリップによってコンダクタが形成されると共
    に、前記導電性ストリップおよび誘電体材料によって基
    板を形成させるようにしたことを特徴とする基板の製造
    方法。
  2. （２）平坦な基板中に埋設された同軸状コンダクタを形
    成するに当り、 第１の延在した導電性部分を有する平坦な層を形成し、 この平坦な層の上に配置された複数の継続した平坦な層
    を形成し、これら層の各々には導電性部分が設けられ、 更に、これら継続した平坦な層の上に配置された第２の
    延在した導電性部分を有するもう１つの平坦な層を形成
    し、前記第１および第２の延在した導電性部分および前
    記継続した平坦な層の導電性部分を延在した同軸状シー
    ルド中に構成すると共に、このシールドから離間すると
    共にこの中に形成された導体中に構成するようにしたこ
    とを特徴とする同軸状導体の製造方法。
  3. （３）埋設された同軸状コンダクタを有すると共に電子
    部品を支持するに当り、 ベースを形成する第１プレーナ（平坦）層と、このベー
    スの上の第２層中に設けられた延在した導電性ストリッ
    プと、 この第１導電性ストリップによって包囲されないが前記
    ベースの部分の上の前記第２層中に配置された誘電体材
    料と、 第３層中に配置されると共にこれらの間にチャネルを規
    定する離間されると共に延在した導電性ストリップの組
    と、このストリップの組を前記第１の導電性ストリップ
    に電気的に接触させると共にこれと同一空間中に延在さ
    せ、 前記第３層中に配置され、この層の部分および前記チャ
    ネルを充満させる誘電体材料と、この層の部分を前記第
    ２層の誘電体材料上をオーバーレイさせ、 第４層中に配置されると共に、前記導電性ストリップの
    組と同一空間中を延在させた少なくとも３個の離間する
    と共に延在した導電性ストリップと、これらストリップ
    の最も外側のストリップを前記第１の導電性ストリップ
    の組と電気的に接触させると共に、この第３導電性スト
    リップをこれら最外側の導電性ストリップ間に配置する
    と共に、これによって前記同軸状コンダクタ用のコンダ
    クタを形成し、 前記延在した導電性ストリップ間の前記第４層中に配置
    されると共に、前記第２および第３層の誘電体材料上に
    配置した誘電体材料と、第５層中に配置した離間される
    と共に延在した一組の導電性ストリップと、これらスト
    リップの組の各々を前記第４層の最も外側の２つの導電
    性ストリップと電気的に接触させると共にこれと同一空
    間中に延在させ、 前記導電性ストリップの組間の第５層中に配置されると
    共に、前記第４層の誘電体材料上に配置された誘電体材
    料と、 前記他の導電性ストリップと同一空間中を延在すると共
    にこの上に延在する第６層中に配置された延在する導電
    性ストリップと、このストリップを前記導電性ストリッ
    プの第２の組と電気的に接触させ、 更に、前記第２の導電性ストリップによって占有されて
    いない前記層の部分中の前記第６層中に配置された誘電
    体材料とを具え、前記第２および第６層の導電性ストリ
    ップと、前記第１および第２のストリップの組と、前記
    第４層の最外側の導電性ストリップによって前記第４層
    中の中心導電性ストリップによって形成された前記コン
    ダクタの周りおよび同軸状に配置されたシールドを形成
    し、更にこのシールドを前記プレーナベース層と接触さ
    せたことを特徴とする基板。
  4. （４）導電性エレメント（３０′）と、 このエレメントに接続されたコンダクタターミネータ（
    ４２′）と、 このエレメントを同軸状に包囲するシールド（３６′）
    と、 更に、このシールドに接続されたシールドターミネータ
    （４４′）とを具え、コンダクタおよび前記シールドタ
    ーミネータを予じめ選択された距離だけ離間させたとと
    を特徴とするコンダクタ。
JP60255817A 1984-11-14 1985-11-14 基板の製造方法および電子部品支持用基板 Pending JPS61210696A (ja)

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