JPS6120113A - タイミング調整回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データが各々のピントに対応するタイミング
信号により識別され、格納される記憶素子において、こ
の記憶素子を動作させるのに必要なタイミング信号を時
間的に調整する装置のタイミング調整回路に関する。特
に、事前に素子の異常を検出し、誤ったタイミング信号
を発生しないようにする、事前の故障チェック機能をも
つタイミング調整回路に関する。

〔従来の技術〕

第２図は、従来のタイミング調整回路の一例を示すブロ
ック構成図である。このタイミング調整回路は、４種の
タイミング信号を発生する回路例である。

タイミング信号発生回路１、この出力に直列に接続され
た４個の遅延素子２．．２２．２．．２いそれぞれの遅
延素子の出方を一方の人力とする論理積回路でできた選
択ゲート回路３＋　、Ｌ　、３．．３４、外部の選択信
号発生回路Ｓに接続される選択制御信号入力端子４、こ
の選択制御信号を解読し、出力が選択ゲート回路の他方
の入力端子に接続されるデコード回路５、選択ゲート回
路の出力を入力とする論理和回路６、この論理和回路６
の出力が記憶素子群Ｍのタイミング信号として出力され
るタイミング信号出力端子７により構成されている。

所望とするタイミング信号は、タイミング信号発生回路
ｌの出力を基準にして、遅延素子２６．２□、２３．２
４のそれぞれの出力端から出力される遅延タイミング信
号２１．２２．２３．２４を、ｊハ択制御信号入力端子
４からの選択信号で選択するごとにより得られる。

すなわち、タイミング信号発生回路１の出力端をタイミ
ング信号に対する基準黒人と仮定する。

基準点Ａの基準タイミング信号が遅延素子２１を通過す
ると、遅延素子２．がもつ固有の遅れ時間だけ遅延した
遅延タイミング信号２Ｉが遅延素子２゜の出力端に得ら
れる。さらに、ｊＩ延素子２．の出力端のタイミング信
号が遅延素子２□を通過すると、基準黒人に対して遅延
素子２．．２２のもつ固有の遅れ時間だけ遅延した遅延
タイミング信号２２が遅延素子２□の出力端に得られる
。同様にして遅延タイミング信号２３．２４が、遅延素
子２３．２４の出力端に得られる。以上のように、基準
点Ａに対して異なった時間差をもつ４１！４の遅延タイ
ミング信号２１．２２．２３．２４が、選択ゲート回路
３６．３２．３３．３４の一方の入力端子に供給される
。

一方、デニ７−　Ｊ：回路５では選択信号発生回路４の
選択信号が、いずれか一つの選択ゲート回路３１．３□
、３３．３４の他方の入力端子に１１」として出力され
る。選択ゲート回路３３．３□、３３．３４は、論理積
回路であるので遅延タイミング信号２１．２２．２３．
２４のうち唯一の遅延タイミング信号が選択され、タイ
ミング信号出力端子７にタイミング信号として出力され
る。このとき、デコード回路５の出力は同時に２以上「
１」になることはない。

さて、このデコード回路５が同時に２以−ヒ「１」を出
力する故障（ｒｌＪ故障という。）を発４トシたとする
。いま、遅延タイミング信号２４をタイミング信号とす
るために、選択ゲート回路３４にデコード回路５から出
力線５４を介してｒｌＪを出力したとする。しかし、「
１」故障のためにたとえば出力線５１にも同時にｒｌＪ
を出力し、遅延タイミング信号２１もタイミング信号と
して論理和回路６から出力される。本来ならば、タイミ
ング信号として遅延タイミング信号２４のみが、選択ゲ
ート回路３４で選択されるべきであるが、同時に選択ゲ
ート回路３．により遅延タイミング信号２１も選択され
ることになる。ところが、遅延タイミング信号２１は遅
延タイミング信号２４より時間的に早い信号であるため
に、論理和回路６からは遅延タイミング信号２１が得ら
れてしまい、誤ったタイミング信号がタイミング信号出
力端子７から記憶素子群Ｍに供給されてしまうことにな
る。

〔発明が解決しようとする問題点〕

しかし、このような従来のタイミング調整回路では、誤
ったタイミング信号が発生しても、たとえば、記憶素子
の記憶内容を検討してみなければ気付かないという問題
点があった。

本発明は、このような従来の問題点に着目してなされた
もので、デコード回路の故障により、期待するタイミン
グ信号以外のタイミング信号が出力されるのを未然に防
ぎ、上記問題点を解決する故障チェック機能をもつタイ
ミング調整回路を提供することを目的とする。

（問題点を解決するための手段） 本発明は、タイミング信号発生回路の出力停止状態で、
デコード回路の出力部をチェックし、故障を検出するこ
とを特徴とする。

すなわち、基準とするタイミング信号を発生ずるタイミ
ング信号発生回路と、この基準タイミング信号に対して
複数の遅延タイミング信号を発生する複数の遅延素子と
、この複数の遅延タイミング信号から、一つの遅延タイ
ミング信号を選択する手段と、この手段により選択され
た遅延タイミング信号を記憶素子群に接続する出力端子
とを含み、このｉ！訳する手段には、選択制御信号の入
力端子と、複数の遅延素子に対応する複数個の出力端子
を含み、選択制御信号によりその出力端子の一つに選択
信号を送出するデコード回路と、このデコード回路の出
力と、複数の遅延タイミング信号との論理積をとる選択
ゲート回路とを含むタイミング調整回路において、タイ
ミング信号発生回路の出力がデコード回路のイネーブル
端子に接続され、デコート回路の複数の出力をそれぞれ
分岐してその論理和をとる回路と、この論理和をとる回
路の出力と、タイミング信号発生回路の出力信号の反転
論理との論理積をとる回路とを備えたことを特徴とする
。

〔作用〕

本発明は、タイミング信号発生回路がタイミング信号を
発生しないとき、すなわち動作していないときに、デコ
ード回路のイネーブル端子入力が「０」であるので、こ
のデコード回路の出力信号と、タイミング信号発生回路
の出力信号のコンブリメント信号との論理和をとること
により、デコード回路の故障を事前に検出することがで
きる。

〔実施例〕

以下、本発明の実施例方式を図面に基づいて説明する。

第１図は、本発明の一実施例を説明するブロック構成図
である。基本回路は従来例回路と同じである。第１図に
おいて、タイミング信号発生回路１の出力に、直列に本
実施例では４個の遅延素子２１．２□、２ｓ　、２−が
接続されている。それぞれの遅延素子２１．２□、２３
．２．の出力が、選択ゲート回路３１．３□、３３．３
４の一方の入力端子に接続され、選択制御信号入力端子
４に接続されたデコード回路５の出力が、選択ゲート回
路３．．３．．３．．３．の他方の入力端子に接続され
ている。選択ゲート回路３０．３２．３３．３４のそれ
ぞれの出力は、論理和回路６に入力し、さらに記憶素子
群Ｍに接続されるタイミング信号出力端子７に出力され
る。

本発明の特徴とするところは、タイミング信号発生回路
１の出力が分岐して、デコード回路５のイネーブル端子
に接続され、デコード回路５の出力を制御するとともに
、デコード回路５の出力を分岐しその論理和をとる回路
の出力信号と、タイミング信号発生回路Ｉの出力信号の
コンブリメント信号との論理積をとることにより、デコ
ード回路５の「ｌ」故障を事前に検出することである。

すなわち、第１図においてデコード回路５の出力を分岐
し、その論理和をとる回路として論理和回路８を接続し
、この論理和回路８の出力信号を一方の入力とし、タイ
ミング信号発生回路１の出力信号のコンブリメン目言号
を他方の入力として、この論理積をとる回路として論理
積回路９を接続し、この論理積回路９の出力をデコード
回路５の「１」故障検出信号９１とし、ＮＪ故障検出端
子１０に出力するところにある。

タイミング調整回路として、タイミング信号出力端子７
から、記憶素子群Ｍにタイミング信号を出力する動作に
ついては、従来例回路と同様である。また、デコード回
路５に「１」故障が発生して、誤ったタイミング信号を
タイミング信号出力端子７に出力する動作についても同
様である。本発明は、タイミング信号の発生動作以前に
このデコード回路５の「１」故障を検出することである
。

まず、タイミング信号発生回路１の出力信号１１が、分
岐されてデコード回路５のイネーブル端子に接続され、
タイミング信号発生回路】がらタイミング信号が出力さ
れたときのみ、デコード回路５が選択制御信号入力端子
４がら入力された選択制御信号をデコードし選択信号を
出方する。逆に、タイミング信号発生回路１がタイミン
グ信号を出力しないときは、デコード回路５の出力はす
べて「０」である。

デコード回路５の出力が、分岐されて入力されている論
理和回路８は、タイミング信号発生回路１がタイミング
信号を出力しないときに、デコード回路５のチェックを
行う目的で配置されたもので、この論理和回路８の出力
は論理積回路９の一方の入力端子に接続され、デコード
回路５が正常であれば、論理積回路９の一方の入力端子
はｒＯＪである。

タイミング信号発生回路１のコンブリメント出力信号１
２は、出力信号１１の逆極性になっており、タイミング
信号発生口Ｂ１がタイミング信号を出力しないときにｒ
ｌＪになり、論理積回路９の他方の入力端子を「１」に
する。

いま、デコード回路５の出力部が「１」故障を発生した
とする。タイミング信号発生回路ｌがタイミング信号を
出力しないときは、本来ならばデコード回路５の出力部
は全てｒＯＪであるが、この場合はデコード回路５の少
なくともひとつの出力が「１」になる。この「１」出力
が論理和回路８を介して、論理積回路９の一方の入力端
子に入力される。ところで、タイミング信号発生回路１
はタイミング信号を出力していないので、このコンブリ
メント出力信号１２は「１」であり、論理積回路９の他
方の入力端子に入力される。したがって、論理積回路９
で両者の論理積が成立し、論理積回路９の出力部に「１
」が得られ、「１」故障検出信号９１によりデコード回
路５の故障が事前に検出される。

以上説明したタイミング調整回路を用いた記憶装置は、
近年高速化されつつあり、遅延素子２１．２□、２３．
２４の固有遅延時間も数０秒を下回る時間単位が一般的
になり、本発明タイミング調整回路のチェック機能は、
素子の故障による数ｎ秒単位の時間づれを検出するもの
である。

また、デコード回路５の「０」故障は、タイミング信号
が出力されない方向の故障であり、第１図の論理和回路
６の出力部に簡単な検出回路を設けることにより、故障
検出は容易に実現することができる。さらに、選択信号
発生回路Ｓは一般的に固有値を出力するものであり、簡
単な素子で構成することができるために、その故障率は
極めて小さいものである。

〔発明の効果〕

本発明のタイミング調整回路は、以上説明したチェック
機能により、デコード回路の故障が容易に検出されるた
めに、期待するタイミング信号以外のタイミング信号が
、誤って出力されることを未然に防ぐことができる効果
がある。したがって、このタイミング調整回路を用いた
記憶装置の信餠性が向上する。

【図面の簡単な説明】

第１図は本発明のタイミング調整ｒ８ｉ′ｌ路の一実施
例を示すブロック構成図。 第２図は従来のタイミング調整回路の一例を示すブロッ
ク構成図。 １・・・タイミング信号発生回路、２＋　、２２．２３
、】　３ ２４・・・遅延素子、３＋　、３＝　、３ｓ　、３ａ・
・・選択ゲート回路、４・・・選択制御信号入力端子、
５・・・デコード回路、６・・・論理和回路、７・・・
タイミング信号出力端子、８・・・論理和回路、９・・
・論理積回路、１０・・・デコード回路の「１」故障検
出端子、１１・・・デコード回路のイネーブル端子に入
力するタイミング信号、１２・・・タイミング信号のコ
ンブリメント信号、２１．２２．２３．２４・・・遅延
タイミング信号、５１．５４・・・デコード回路の出力
信号（選択信号）、９１・・・デコード回路のｒ工Ｊ故
障検出信号。

Claims (1)

【特許請求の範囲】
1. （１）基準とするタイミング信号を発生するタイミング
   信号発生回路と、 この基準タイミング信号に対して複数の遅延タイミング
   信号を発生する複数の遅延素子と、この複数の遅延タイ
   ミング信号から、一つの遅延タイミング信号を選択する
   手段と、 この手段により選択された遅延タイミング信号を記憶素
   子群に接続する出力端子と を含み、 この選択する手段には、 選択制御信号の入力端子と、 上記複数の遅延素子に対応する複数個の出力端子を含み
   、上記選択制御信号によりその出力端子の一つに選択信
   号を送出するデコード回路と、このデコード回路の出力
   と、上記複数の遅延タイミング信号との論理積をとる選
   択ゲート回路とを含むタイミング調整回路において、 上記タイミング信号発生回路の出力が上記デコード回路
   のイネーブル端子に接続され、 上記デコード回路の複数の出力をそれぞれ分岐してその
   論理和をとる回路と、 この論理和をとる回路の出力と、上記タイミング信号発
   生回路の出力信号の反転論理との論理積をとる回路と を備えたことを特徴とするタイミング調整回路。