JPS61195481A - シ−ケンサ用高速カウンタ - Google Patents
シ−ケンサ用高速カウンタInfo
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- JPS61195481A JPS61195481A JP3557585A JP3557585A JPS61195481A JP S61195481 A JPS61195481 A JP S61195481A JP 3557585 A JP3557585 A JP 3557585A JP 3557585 A JP3557585 A JP 3557585A JP S61195481 A JPS61195481 A JP S61195481A
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- Japan
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- clock
- pulse motor
- sequencer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［技術分野］
本発明は生産設備等を制御するためのシーケンサの拡張
機器として用いる高速カウンタに関するものである。 ［背景技術］ 第１１図は通常のパルスモータ１の使用例を示しており
、パルスモータ１はパルスモータドライバ回路２により
駆動され且つパルスモータコントローラ３により制御さ
れる。ここで使用者はパルスモータコントローラ３に必
要な制御データを入力し、パルスモータ１を制御する。 しかしパルス“モータコントローラ３の記憶素子には限
界（通常８程度）があるため、パルスモータ１を複雑に
制御駆動することができなかった。そこでパルスモータ
１に複雑な動作をさせるために、シーケンサと高速カウ
ンタを組み合わせる方法が考えられる。 第１２図はその構成を示しており、シーケンサ４、入出
カニニット５、高速カウンタ６はデータバス７を介して
データの授受が行えるようになっている。パルスモータ
１はパルスモータドライバ回路２及びパルスモータコン
トローラ３により制御駆動される。また制御用にエンコ
ーダ２０を付設してあろ、そして上記パルスモータコン
トローラ３はシーケンサ４から入出カニニット５を介し
てスタート信号、ストップ信号、スピード切り換え信号
を受は取りその状態に応じてパルスモータドライバ回路
２にクロックを送るようになっており、クロックが送ら
れたパルスモータドライバ回路２はクロックに従ってパ
ルスモータ１を駆動する。 パルスモータコントローラ３の出力クロックは高速カウ
ンタ６にカウント信号として入力され、高速カウンタ６
はこのカウント信号をカウントしてシーケンサ４から予
め入力された設定値と常に比較し、その状態をシーケン
サ４に伝送する。シーケンサ４はこの高速カウンタ６の
力９ン夕に送った設定値と、高速カウンタ６のカウント
データが等しい状態になったらストップ信号をパルスモ
ータコントローラ３に送り、パルスモータ１を停止させ
るのである。そしてシーケンサ４はスタート信号、スト
ップ信号、スピード切り換え信号、カウント設定値を出
力し、且つ高速カウンタ６の状態信号を入力し状態を判
断せねばならず、パルスモー２１を駆動するためにシー
ケンサ４内のＣＰＵの情報処理量が増えることになり、
本来のシーケンス処理に負担が掛かっていた。またこれ
らの構成を実現するためにシーケンサ４の入出カニニッ
ト５が用いられ入出力点数が減ってしまうという欠点が
あった。 ［発明の目的］ 本発明は上述の問題点に鑑みて為されたものでその目的
とするところはシーケンサの入出カニニットを使用する
ことな（且つシーケンサの処理動作に負担を掛けること
なく、パルスモータを駆動することができるシーケンサ
用高速カウンタを提供するにある。 ［発明の開示Ｊ 第１図は本発明シーケンサ用高速カウンタ８を用いる基
本的なシーケンサシステムを示しており、シーケンサ４
、入出カニニット５、高速カウンタ８は従来と同様にデ
ータバス７によりデータの授受が行えるように接続され
ている。高速カウンタ８は内蔵した後述のクロック発生
部９からクロックをパルスモータドライバ回路２に送り
、そのクロックに従ってパルスモータ１を駆動制御する
ようになっている。第２図はその高速カウンタ８の内部
回路を示しており、該高速カウンタ８は、クロック発生
部９と、データラッチ回路１０と、カウンタ回路１１と
、コンパレータ１２、クロック制御部１３とから構成さ
れ、クロック制御部１３、クロック発生部９は第３図で
示すように、Ｖ−Ｆコンバータ１４とＤ型７リツプ７０
ツブ１５とチップセレクト回路１６．１７等から構成さ
れ、周波数設定用ボリュームＶＲ，，ＶＲ２，ＶＨ２に
より高周波数、低周波数、周波数勾配を設定することが
できるようになっている。っまりＶ−Ｆコンバータ１４
の端子（３）から出力する出力周波数ｆｏｕｔは次式で
与えられる。 ｆｏｕｔ＝［Ｖ １ｎ（Ｒａ＋ Ｖ Ｒ＋）］／ ［２
、０９・Ｒｚ ・Ｒ１・Ｃ＋ １ この式において入力電圧Ｖｉｎ、ＶＲ，は共に可変であ
るが、まず周波数設定用ボリュームＶＲ。 の値を設定することによって出力周波数ｆｏｕｔは入力
電圧Ｖｉｎに比例することになる。さてここで入力電圧
Ｖｉｎを決定する回路部について説明する。 スピード切り換え信号がＨ″ならば入力電圧Ｖｉｎはボ
リュームＶＲ，の抵抗値と、抵抗Ｒ３，Ｒ，の合成抵抗
値と、抵抗Ｒ４との比によって決まるが、このとき抵抗
Ｒ５に比べて抵抗Ｒ３の抵抗値を十分小さく設定してお
けば上記合成抵抗値は殆ど抵抗Ｒ３の抵抗値と等しくな
り、従ってＶ−Ｆコンバータ１４への入力電圧Ｖｉｎは
ほぼ一定となるので、出力周波数ｆｏｕｔはボリューム
ＶＲ，の抵抗値に依存することになる。またスピード切
り換え信号が″Ｌ″ならぽＶ−Ｆコンバータ１４への入
力電圧Ｖｉｎは（ＶＲ２＋Ｒ３）と、抵抗Ｒ４−Ｒｓの
合成抵抗との比によって決まり、ボリュームＶＲ２の抵
抗値が抵抗Ｒ，，Ｒ，の合成抵抗値よりも十分大きけれ
ばボリュームＶＲ２によって出力周波数ｆｏｕｔを変え
ることができる。このようにスピード切り換え信号がＨ
″で周波数が上がり、Ｌ”で下がるので、まずボリュー
ムＶＲ，によって最大周波数を設定し、次にその状態に
おいてボリュームＶＲ，で最低周波数を設定すれば、任
意の周波数中のパルス出力が得ることができる。尚Ｖ−
Ｆコンバータ１４の（１）端子はカレンドアー六端子、
（２）端子はクロック設定端子、（５）端子はパルス中
設定端子、（６）端子はスレシ層ルド端子、（７）端子
は入力端子である。 次に本発明のシーケンサ用高速カ
ウンタ８の全体的な動作を、例えば第４図に示すような
動作でパルスモータ１を駆動制御する場合について説明
する。 まず制御駆動するパルスモータ１の性能に応じで、低周
波数ｖＩ、高周波数ｖ２を夫々クロック制御部１３の周
波数設定用ボリュームＶＲ，、ＶＲ。 により設定する。＊たパルスモータ１の性能に合わせて
低速から高速への周波数勾配を周波数設定用ボリューム
ＶＲ，により設定する。次いでパルスモータ１を停止さ
せるのに必要なカウント数Ｔ１をシーケンサ４によりデ
ータラッチ回路１０に設定する０次ぎにパルスモータ１
を動作させる期間を定めるカウント数Ｔ２をシーケンサ
４によりカウンタ回路１１に設定する。 このカウンタ回路１１ヘカウント数を設定させる信号を
Ｄ型７リツプ７０ツブ１５の入力となるスタート信号と
して用いてやると、カウンタ回路１１にカウント数Ｔ２
を設定した時点でクロック発生部９が動作してパルスを
パルスモータドライバ回路２へ出力し、パルスモータド
ライバ回路２によりパルスモータ１を駆動する。パルス
モータ１はＶＩの周波数で動き始め、徐々に高速になり
■２の周波数で駆動される。パルスモータ１の状態はエ
ンコーダ２０からカウント信号として高速カウンタ８の
カウンタ回路１１に入力される。高速カウンタ８はカウ
ント数Ｔ２をカウントダウンして行き、残りのカウント
値がＴ１と等しくなるとコンパレータ１２から一致信号
を発生してチップセレクト回路１６を介してスピード切
り換え信号を発生させる。パルスモータ１は高周波数ｖ
２による高速から徐々に速度を下げてやがて低周波数ｖ
１による低速で駆動される０次ぎに高速カウンタ８のカ
ウント値が０になるとボロウ信号がカウンタ回路１１よ
り発生し、このボロウ信号によりチップセレクト回路１
７を介してＤ型７リツプ７０ツブ１５をクリアしてクロ
ック発生を停止させ、パルスモータ１を停止させる。以
上が一動作例であるがこのようにシーケンサ４は高速カ
ウンタ８に２つの設定値を設定するだけでよくなり、パ
ルスモータ１が駆動された後、シーケンサ４のＣＰＵは
パルスモータ１の駆動による介入を受けないのである。 尚上述の実施例はコンパレータ１２からの一致信号によ
る自動制御方式であるが第３図回路のチップセレクト回
路１６の端子ａに”Ｈ”の外部信号を入力してやると強
制的に出力クロックなり２の高周波数にすることも可能
である。 ところで上記実施例ではカウンタ回路１１にカウント数
Ｔ２を設定するクロックをスタート信号として用いてい
るわけであるが、次ぎにこの信号処理の一例を説明する
。第５図はその要部を示しており、第５図においてシー
ケンサ４からデータロード信号Ｌ ＯＡ Ｄ ｆＪｔ第
６図（ａ）に示すように入力するとそのデータロード信
号ＬＯＡＤをクロックとしてＤ型７リツプ７０ツブ１８
のＱ出力からｖ＆６図（ｂ）に示す信号がスタート信号
として出力しＤ型７リツプ７０ツブ１５のＤ端子に入力
し、Ｖ−Ｆコンバータ１４からのパルスをアンドデート
１９を介して第６図（ｅ）に示すように出力させるので
ある。ところで一般に高速カウンタ８の設定値はシーケ
ンサ４内のＣＰＵから１回で設定できないようなビット
数を必要とする０例えば８ビツトのＣＰＵを用いて４桁
（１０進）のデータをカウンタ回路１１に設定しようと
すると、８ビツトで２桁しか表すことができないため２
回に分けて設定しなければならない。第７図は４桁のデ
ータを設定するカウンタ回路１１の具体的回路を示しで
いる。ここでは上位２桁、下位２桁の順に設定するよう
になっており、まず上位２桁を設定するためにシーケン
サ４のＣＰＵのボートＰ１をｇ″Ｌ”にして、データラ
イト信号ＷＴを出力し第８図（ａ）に示すようにデータ
ロード信号ＬＯＡＤをカウンタｌｌａに与えてからデー
タＤ０〜Ｄ、をデータバス７を介して転送するとカウン
タｌ１ｍにデータが設定される０次ぎにボー）Ｐｌを”
Ｈ″に戻し、ボー）ＰＯを′Ｌ″にして第８図（ｂ）に
示すようにカウンタ１１ｂにデータロード信号ＬＯＡＤ
を与えて同様なことを行うとカウンタ１１ｂにデータが
設定されるのである。第８図（ｃ）の斜線部分がデータ
Ｄ ｏ ”−Ｄ ｔの設定タイミングを示す。 さてこのカウンタｆｌｂへのデータロード信号ＬＯＡＤ
を第５図のＤ型７リツプ７０ツブ１８のクロック入力と
するわけである。つまり予めＤ型７リツプ７０ツブ１８
がクリア信号でクリアされ、カウンタ回路１１にデータ
を設定するという命令がシーケンサ４内で実行されると
、カウンタ１１ｂへのデータロード信号ＬＯＡＤがＤ型
７リツプ７ｔｌ−）プ１８のクロックとしてｔＩｐｉ９
図（ａ）に示すように入力すると、Ｄ型７リツプ７０ツ
ブ１５にスタート信号として＃１９図（ｂ）に示すよう
に入力する。そして第９図（Ｃ）に示すＶ−Ｆコンバー
タ１４の発生クロックが入力するとＤ型７リツプ７０ツ
ブ１５のＱ出力が第９図（ｄ）に示すようになり、アン
ドデート１９を介して第９図（ｅ）に示すようなパルス
列が出力されることになる。このようにカウンタ１１ｂ
へのデータロード信号ＬＯＡＤが出力されているから外
部へパルスが出力されるまで最大クロック１周期分の遅
れだけで済み、データ設定からパルス出力までにかかる
時間、つまりシーケンサ４の実行時間を短くすることが
できるのである。 第１０図回路はデータロード信号ＬＯＡＤ以外にも選択
スイッチＳＷにより外部スタート信号ＳＴを与えること
ができるようにしたものである。
機器として用いる高速カウンタに関するものである。 ［背景技術］ 第１１図は通常のパルスモータ１の使用例を示しており
、パルスモータ１はパルスモータドライバ回路２により
駆動され且つパルスモータコントローラ３により制御さ
れる。ここで使用者はパルスモータコントローラ３に必
要な制御データを入力し、パルスモータ１を制御する。 しかしパルス“モータコントローラ３の記憶素子には限
界（通常８程度）があるため、パルスモータ１を複雑に
制御駆動することができなかった。そこでパルスモータ
１に複雑な動作をさせるために、シーケンサと高速カウ
ンタを組み合わせる方法が考えられる。 第１２図はその構成を示しており、シーケンサ４、入出
カニニット５、高速カウンタ６はデータバス７を介して
データの授受が行えるようになっている。パルスモータ
１はパルスモータドライバ回路２及びパルスモータコン
トローラ３により制御駆動される。また制御用にエンコ
ーダ２０を付設してあろ、そして上記パルスモータコン
トローラ３はシーケンサ４から入出カニニット５を介し
てスタート信号、ストップ信号、スピード切り換え信号
を受は取りその状態に応じてパルスモータドライバ回路
２にクロックを送るようになっており、クロックが送ら
れたパルスモータドライバ回路２はクロックに従ってパ
ルスモータ１を駆動する。 パルスモータコントローラ３の出力クロックは高速カウ
ンタ６にカウント信号として入力され、高速カウンタ６
はこのカウント信号をカウントしてシーケンサ４から予
め入力された設定値と常に比較し、その状態をシーケン
サ４に伝送する。シーケンサ４はこの高速カウンタ６の
力９ン夕に送った設定値と、高速カウンタ６のカウント
データが等しい状態になったらストップ信号をパルスモ
ータコントローラ３に送り、パルスモータ１を停止させ
るのである。そしてシーケンサ４はスタート信号、スト
ップ信号、スピード切り換え信号、カウント設定値を出
力し、且つ高速カウンタ６の状態信号を入力し状態を判
断せねばならず、パルスモー２１を駆動するためにシー
ケンサ４内のＣＰＵの情報処理量が増えることになり、
本来のシーケンス処理に負担が掛かっていた。またこれ
らの構成を実現するためにシーケンサ４の入出カニニッ
ト５が用いられ入出力点数が減ってしまうという欠点が
あった。 ［発明の目的］ 本発明は上述の問題点に鑑みて為されたものでその目的
とするところはシーケンサの入出カニニットを使用する
ことな（且つシーケンサの処理動作に負担を掛けること
なく、パルスモータを駆動することができるシーケンサ
用高速カウンタを提供するにある。 ［発明の開示Ｊ 第１図は本発明シーケンサ用高速カウンタ８を用いる基
本的なシーケンサシステムを示しており、シーケンサ４
、入出カニニット５、高速カウンタ８は従来と同様にデ
ータバス７によりデータの授受が行えるように接続され
ている。高速カウンタ８は内蔵した後述のクロック発生
部９からクロックをパルスモータドライバ回路２に送り
、そのクロックに従ってパルスモータ１を駆動制御する
ようになっている。第２図はその高速カウンタ８の内部
回路を示しており、該高速カウンタ８は、クロック発生
部９と、データラッチ回路１０と、カウンタ回路１１と
、コンパレータ１２、クロック制御部１３とから構成さ
れ、クロック制御部１３、クロック発生部９は第３図で
示すように、Ｖ−Ｆコンバータ１４とＤ型７リツプ７０
ツブ１５とチップセレクト回路１６．１７等から構成さ
れ、周波数設定用ボリュームＶＲ，，ＶＲ２，ＶＨ２に
より高周波数、低周波数、周波数勾配を設定することが
できるようになっている。っまりＶ−Ｆコンバータ１４
の端子（３）から出力する出力周波数ｆｏｕｔは次式で
与えられる。 ｆｏｕｔ＝［Ｖ １ｎ（Ｒａ＋ Ｖ Ｒ＋）］／ ［２
、０９・Ｒｚ ・Ｒ１・Ｃ＋ １ この式において入力電圧Ｖｉｎ、ＶＲ，は共に可変であ
るが、まず周波数設定用ボリュームＶＲ。 の値を設定することによって出力周波数ｆｏｕｔは入力
電圧Ｖｉｎに比例することになる。さてここで入力電圧
Ｖｉｎを決定する回路部について説明する。 スピード切り換え信号がＨ″ならば入力電圧Ｖｉｎはボ
リュームＶＲ，の抵抗値と、抵抗Ｒ３，Ｒ，の合成抵抗
値と、抵抗Ｒ４との比によって決まるが、このとき抵抗
Ｒ５に比べて抵抗Ｒ３の抵抗値を十分小さく設定してお
けば上記合成抵抗値は殆ど抵抗Ｒ３の抵抗値と等しくな
り、従ってＶ−Ｆコンバータ１４への入力電圧Ｖｉｎは
ほぼ一定となるので、出力周波数ｆｏｕｔはボリューム
ＶＲ，の抵抗値に依存することになる。またスピード切
り換え信号が″Ｌ″ならぽＶ−Ｆコンバータ１４への入
力電圧Ｖｉｎは（ＶＲ２＋Ｒ３）と、抵抗Ｒ４−Ｒｓの
合成抵抗との比によって決まり、ボリュームＶＲ２の抵
抗値が抵抗Ｒ，，Ｒ，の合成抵抗値よりも十分大きけれ
ばボリュームＶＲ２によって出力周波数ｆｏｕｔを変え
ることができる。このようにスピード切り換え信号がＨ
″で周波数が上がり、Ｌ”で下がるので、まずボリュー
ムＶＲ，によって最大周波数を設定し、次にその状態に
おいてボリュームＶＲ，で最低周波数を設定すれば、任
意の周波数中のパルス出力が得ることができる。尚Ｖ−
Ｆコンバータ１４の（１）端子はカレンドアー六端子、
（２）端子はクロック設定端子、（５）端子はパルス中
設定端子、（６）端子はスレシ層ルド端子、（７）端子
は入力端子である。 次に本発明のシーケンサ用高速カ
ウンタ８の全体的な動作を、例えば第４図に示すような
動作でパルスモータ１を駆動制御する場合について説明
する。 まず制御駆動するパルスモータ１の性能に応じで、低周
波数ｖＩ、高周波数ｖ２を夫々クロック制御部１３の周
波数設定用ボリュームＶＲ，、ＶＲ。 により設定する。＊たパルスモータ１の性能に合わせて
低速から高速への周波数勾配を周波数設定用ボリューム
ＶＲ，により設定する。次いでパルスモータ１を停止さ
せるのに必要なカウント数Ｔ１をシーケンサ４によりデ
ータラッチ回路１０に設定する０次ぎにパルスモータ１
を動作させる期間を定めるカウント数Ｔ２をシーケンサ
４によりカウンタ回路１１に設定する。 このカウンタ回路１１ヘカウント数を設定させる信号を
Ｄ型７リツプ７０ツブ１５の入力となるスタート信号と
して用いてやると、カウンタ回路１１にカウント数Ｔ２
を設定した時点でクロック発生部９が動作してパルスを
パルスモータドライバ回路２へ出力し、パルスモータド
ライバ回路２によりパルスモータ１を駆動する。パルス
モータ１はＶＩの周波数で動き始め、徐々に高速になり
■２の周波数で駆動される。パルスモータ１の状態はエ
ンコーダ２０からカウント信号として高速カウンタ８の
カウンタ回路１１に入力される。高速カウンタ８はカウ
ント数Ｔ２をカウントダウンして行き、残りのカウント
値がＴ１と等しくなるとコンパレータ１２から一致信号
を発生してチップセレクト回路１６を介してスピード切
り換え信号を発生させる。パルスモータ１は高周波数ｖ
２による高速から徐々に速度を下げてやがて低周波数ｖ
１による低速で駆動される０次ぎに高速カウンタ８のカ
ウント値が０になるとボロウ信号がカウンタ回路１１よ
り発生し、このボロウ信号によりチップセレクト回路１
７を介してＤ型７リツプ７０ツブ１５をクリアしてクロ
ック発生を停止させ、パルスモータ１を停止させる。以
上が一動作例であるがこのようにシーケンサ４は高速カ
ウンタ８に２つの設定値を設定するだけでよくなり、パ
ルスモータ１が駆動された後、シーケンサ４のＣＰＵは
パルスモータ１の駆動による介入を受けないのである。 尚上述の実施例はコンパレータ１２からの一致信号によ
る自動制御方式であるが第３図回路のチップセレクト回
路１６の端子ａに”Ｈ”の外部信号を入力してやると強
制的に出力クロックなり２の高周波数にすることも可能
である。 ところで上記実施例ではカウンタ回路１１にカウント数
Ｔ２を設定するクロックをスタート信号として用いてい
るわけであるが、次ぎにこの信号処理の一例を説明する
。第５図はその要部を示しており、第５図においてシー
ケンサ４からデータロード信号Ｌ ＯＡ Ｄ ｆＪｔ第
６図（ａ）に示すように入力するとそのデータロード信
号ＬＯＡＤをクロックとしてＤ型７リツプ７０ツブ１８
のＱ出力からｖ＆６図（ｂ）に示す信号がスタート信号
として出力しＤ型７リツプ７０ツブ１５のＤ端子に入力
し、Ｖ−Ｆコンバータ１４からのパルスをアンドデート
１９を介して第６図（ｅ）に示すように出力させるので
ある。ところで一般に高速カウンタ８の設定値はシーケ
ンサ４内のＣＰＵから１回で設定できないようなビット
数を必要とする０例えば８ビツトのＣＰＵを用いて４桁
（１０進）のデータをカウンタ回路１１に設定しようと
すると、８ビツトで２桁しか表すことができないため２
回に分けて設定しなければならない。第７図は４桁のデ
ータを設定するカウンタ回路１１の具体的回路を示しで
いる。ここでは上位２桁、下位２桁の順に設定するよう
になっており、まず上位２桁を設定するためにシーケン
サ４のＣＰＵのボートＰ１をｇ″Ｌ”にして、データラ
イト信号ＷＴを出力し第８図（ａ）に示すようにデータ
ロード信号ＬＯＡＤをカウンタｌｌａに与えてからデー
タＤ０〜Ｄ、をデータバス７を介して転送するとカウン
タｌ１ｍにデータが設定される０次ぎにボー）Ｐｌを”
Ｈ″に戻し、ボー）ＰＯを′Ｌ″にして第８図（ｂ）に
示すようにカウンタ１１ｂにデータロード信号ＬＯＡＤ
を与えて同様なことを行うとカウンタ１１ｂにデータが
設定されるのである。第８図（ｃ）の斜線部分がデータ
Ｄ ｏ ”−Ｄ ｔの設定タイミングを示す。 さてこのカウンタｆｌｂへのデータロード信号ＬＯＡＤ
を第５図のＤ型７リツプ７０ツブ１８のクロック入力と
するわけである。つまり予めＤ型７リツプ７０ツブ１８
がクリア信号でクリアされ、カウンタ回路１１にデータ
を設定するという命令がシーケンサ４内で実行されると
、カウンタ１１ｂへのデータロード信号ＬＯＡＤがＤ型
７リツプ７ｔｌ−）プ１８のクロックとしてｔＩｐｉ９
図（ａ）に示すように入力すると、Ｄ型７リツプ７０ツ
ブ１５にスタート信号として＃１９図（ｂ）に示すよう
に入力する。そして第９図（Ｃ）に示すＶ−Ｆコンバー
タ１４の発生クロックが入力するとＤ型７リツプ７０ツ
ブ１５のＱ出力が第９図（ｄ）に示すようになり、アン
ドデート１９を介して第９図（ｅ）に示すようなパルス
列が出力されることになる。このようにカウンタ１１ｂ
へのデータロード信号ＬＯＡＤが出力されているから外
部へパルスが出力されるまで最大クロック１周期分の遅
れだけで済み、データ設定からパルス出力までにかかる
時間、つまりシーケンサ４の実行時間を短くすることが
できるのである。 第１０図回路はデータロード信号ＬＯＡＤ以外にも選択
スイッチＳＷにより外部スタート信号ＳＴを与えること
ができるようにしたものである。
本発明は入力電圧の変化で発生クロックの周波数を変化
できるクロック発生部と、シーケンサからのデータにて
パルスモータの駆動時間用のカウント数が設定されパル
スモータに付設されるエンコーダからのパルスをダウン
カウントするカウンタ回路と、シーケンサからのデータ
にてパルスモータの停止開始時を定めるカウント数をラ
ッチするデータラッチ回路と、該データラッチ回路でラ
ッチされたカウント数にカウンタ回路のカウント数が一
致すると一致出力を発生するコンパレータと、スタート
信号の入力時からクロック発生部を動作させて発生クロ
ックの周波数を所定の低周波数か所定の高周波数まで上
昇させ、上記一致信号の入力時に発生クロックの周波数
を高周波数から低周波数に下降させるように上記入力電
圧を変化させ、カウンタ回路からのボロウ信号が入力す
るとクロック発生部の動作を停止させるクロック制御部
とを備え、上記発生クロックをパルスモータの駆動用パ
ルスとするので、シーケンサを用いてパルスモータを駆
動する際にシーケンサの入出カニニット５を使用するこ
となく、且つシーケンサのＣＰＵに負担を掛けることな
くパルスモータを駆動する二とができ、しかもシーケン
サで動作時間と停止開始時間に対応するカウント数を設
定するだけで６動的にクロックの周波数を切り換え、パ
ルスモータを制御することができるという効果がある。
できるクロック発生部と、シーケンサからのデータにて
パルスモータの駆動時間用のカウント数が設定されパル
スモータに付設されるエンコーダからのパルスをダウン
カウントするカウンタ回路と、シーケンサからのデータ
にてパルスモータの停止開始時を定めるカウント数をラ
ッチするデータラッチ回路と、該データラッチ回路でラ
ッチされたカウント数にカウンタ回路のカウント数が一
致すると一致出力を発生するコンパレータと、スタート
信号の入力時からクロック発生部を動作させて発生クロ
ックの周波数を所定の低周波数か所定の高周波数まで上
昇させ、上記一致信号の入力時に発生クロックの周波数
を高周波数から低周波数に下降させるように上記入力電
圧を変化させ、カウンタ回路からのボロウ信号が入力す
るとクロック発生部の動作を停止させるクロック制御部
とを備え、上記発生クロックをパルスモータの駆動用パ
ルスとするので、シーケンサを用いてパルスモータを駆
動する際にシーケンサの入出カニニット５を使用するこ
となく、且つシーケンサのＣＰＵに負担を掛けることな
くパルスモータを駆動する二とができ、しかもシーケン
サで動作時間と停止開始時間に対応するカウント数を設
定するだけで６動的にクロックの周波数を切り換え、パ
ルスモータを制御することができるという効果がある。
第１図は本発明を使用したシーケンサシステムの回路構
成図、＃１２図は本発明の実施例の回路構成図、＃１３
図は同上のクロック発生部、クロック制御部の具体回路
図、第４図は同上の動作説明図、第５図は本発明のスタ
ート信号生成のための回路例を示す回路図、第６図は同
上の動作説明用タイムチャート、第７図は同上のカウン
タ回路の具体回路図、＄８図、ｗｉ９図は同上の動作説
明用のタイムチャート、第１０図は本発明のスタート信
号生成のための他の回路例を示す回路図、第１１図、第
１２図は従来例の回路構成図であり、１はパルスモータ
、８は高速カウンタ、９はクロック発生部、１０はデー
タラッチ回路、１１はカウンタ回路、１２はコンパレー
タ、１３はクロック制御部である。 代理人 弁理士 石 １）長 七 第 １図 第３図 第４ｖ４ 第５ｖ！Ｊ ｇＫ６ｖ！Ｊ 第８図 第１１図 第１２図 手続補正書（自発） １ 昭和６０年４月３０日 の 昭和６０年特許穎第３５５７５号 ２２・発
明０名称 停事件との
関係 特許出願人 微性 所 大阪府
門真市大字門真１０４８番地名称（５８３）松下電工株
式会社 代表者 藤 井 貞 夫 ４、代理人 郵便番号 ５３０ ５、補正命令の日付 自 発 ）１本願明細書第６頁第３行乃至第４行を下記ように訂
正する。 ［ｆｏｕｔ＝［Ｖｉｎ（Ｒａ＋ＶＲ＋）］／［Ｋ ＠
Ｒ２＊ Ｒ＋ ・、］ 但しＫは定数」 ）、同上第８頁第４行乃至＃５行の［モータ１を止させ
るのに必要なカウント数Ｔ、Ｊを「モータを高速動作か
ら低速動作へ変える時のカウントＴ、Ｊと訂正する。
成図、＃１２図は本発明の実施例の回路構成図、＃１３
図は同上のクロック発生部、クロック制御部の具体回路
図、第４図は同上の動作説明図、第５図は本発明のスタ
ート信号生成のための回路例を示す回路図、第６図は同
上の動作説明用タイムチャート、第７図は同上のカウン
タ回路の具体回路図、＄８図、ｗｉ９図は同上の動作説
明用のタイムチャート、第１０図は本発明のスタート信
号生成のための他の回路例を示す回路図、第１１図、第
１２図は従来例の回路構成図であり、１はパルスモータ
、８は高速カウンタ、９はクロック発生部、１０はデー
タラッチ回路、１１はカウンタ回路、１２はコンパレー
タ、１３はクロック制御部である。 代理人 弁理士 石 １）長 七 第 １図 第３図 第４ｖ４ 第５ｖ！Ｊ ｇＫ６ｖ！Ｊ 第８図 第１１図 第１２図 手続補正書（自発） １ 昭和６０年４月３０日 の 昭和６０年特許穎第３５５７５号 ２２・発
明０名称 停事件との
関係 特許出願人 微性 所 大阪府
門真市大字門真１０４８番地名称（５８３）松下電工株
式会社 代表者 藤 井 貞 夫 ４、代理人 郵便番号 ５３０ ５、補正命令の日付 自 発 ）１本願明細書第６頁第３行乃至第４行を下記ように訂
正する。 ［ｆｏｕｔ＝［Ｖｉｎ（Ｒａ＋ＶＲ＋）］／［Ｋ ＠
Ｒ２＊ Ｒ＋ ・、］ 但しＫは定数」 ）、同上第８頁第４行乃至＃５行の［モータ１を止させ
るのに必要なカウント数Ｔ、Ｊを「モータを高速動作か
ら低速動作へ変える時のカウントＴ、Ｊと訂正する。
Claims (1)
- （１）入力電圧の変化で発生クロックの周波数を変化で
きるクロック発生部と、シーケンサからのデータにてパ
ルスモータの駆動時間用のカウント数が設定されパルス
モータに付設されるエンコーダからのパルスをダウンカ
ウントするカウンタ回路と、シーケンサからのデータに
てパルスモータの停止開始時を定めるカウント数をラッ
チするデータラッチ回路と、該データラッチ回路でラッ
チされたカウント数にカウンタ回路のカウント数が一致
すると一致出力を発生するコンパレータと、スタート信
号の入力時からクロック発生部を動作させて発生クロッ
クの周波数を所定の低周波数か所定の高周波数まで上昇
させ、上記一致信号の入力時に発生クロックの周波数を
高周波数から低周波数に下降させるように上記入力電圧
を変化させ、カウンタ回路からのボロウ信号が入力する
とクロック発生部の動作を停止させるクロック制御部と
を備え、上記発生クロックをパルスモータの駆動用パル
スとすることを特徴とするシーケンサ用高速カウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3557585A JPS61195481A (ja) | 1985-02-02 | 1985-02-25 | シ−ケンサ用高速カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3557585A JPS61195481A (ja) | 1985-02-02 | 1985-02-25 | シ−ケンサ用高速カウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61195481A true JPS61195481A (ja) | 1986-08-29 |
Family
ID=12445557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3557585A Pending JPS61195481A (ja) | 1985-02-02 | 1985-02-25 | シ−ケンサ用高速カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61195481A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434150B1 (ko) * | 2002-03-21 | 2004-06-04 | 엘지산전 주식회사 | 고속 카운터의 비교 출력 회로 |
-
1985
- 1985-02-25 JP JP3557585A patent/JPS61195481A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434150B1 (ko) * | 2002-03-21 | 2004-06-04 | 엘지산전 주식회사 | 고속 카운터의 비교 출력 회로 |
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