JPS6119544Y2 - - Google Patents
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- JPS6119544Y2 JPS6119544Y2 JP9367079U JP9367079U JPS6119544Y2 JP S6119544 Y2 JPS6119544 Y2 JP S6119544Y2 JP 9367079 U JP9367079 U JP 9367079U JP 9367079 U JP9367079 U JP 9367079U JP S6119544 Y2 JPS6119544 Y2 JP S6119544Y2
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Description
【考案の詳細な説明】
本考案はB級増幅動作とほぼ同じ電力効率で動
作し、かつスイツチング歪の発生しない電力増幅
回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a power amplifier circuit that operates with almost the same power efficiency as class B amplifier operation and does not generate switching distortion.
従来、オーデイオ用の電力増幅回路にはシング
ルエンデツドプツシユプル(以下SEPPと略記す
る。)回路が多用され、特に電力効率の良好なた
めに所定のアイドリング電流を流す様にはする
が、B級増幅動作をするようにバイアスしたB級
SEPP電力増幅回路が採用されている。 Conventionally, single-ended push-pull (hereinafter abbreviated as SEPP) circuits have been frequently used in power amplifier circuits for audio, and in order to achieve particularly good power efficiency, a predetermined idling current flows. Class B biased to perform class amplification operation
SEPP power amplifier circuit is adopted.
しかるにB級SEPP電力増幅回路は正の半サイ
クルの入力信号の入力期間と負の半サイクルの入
力信号の入力期間とでは、負荷に電流を供給する
トランジスタは異なり、入力信号の正負の半サイ
クルの期間の切替りに応じてトランジスタのスイ
ツチングが行われ、トランジスタのキヤリヤ蓄積
効果などに寄因してスイツチング歪が発生する欠
点があつた。 However, in a class B SEPP power amplifier circuit, the transistors that supply current to the load are different depending on the input period of the positive half cycle of the input signal and the input period of the input signal of the negative half cycle; Switching of the transistor is performed in accordance with the change of the period, and there is a drawback that switching distortion occurs due to the carrier accumulation effect of the transistor.
本考案は上記にかんがみなされたもので、上記
の欠点を解消してB級増幅動作の場合とほぼ同じ
電力効率で動作し、入力信号の正、負の半サイク
ルの入力期間の切替りに応じてトランジスタをス
イツチングさせないようにした電力増幅回路を提
供することを目的とするものであつて、以下本考
案を実施例により説明する。 The present invention has been developed in consideration of the above, and eliminates the above drawbacks, operates with almost the same power efficiency as class B amplification, and responds to the switching of the input period of the positive and negative half cycles of the input signal. The object of the present invention is to provide a power amplification circuit that does not cause transistors to switch due to switching, and the present invention will be explained below using examples.
図面は本考案の一実施例の電力増幅回路の回路
図である。 The drawing is a circuit diagram of a power amplifier circuit according to an embodiment of the present invention.
本実施例の電力増幅回路は、出力段を構成する
トランジスタ1および2はそれぞれ各別にエレク
タを正および負の電源端子+Bおよび−Bに接続
し、エミツタを抵抗5および6を各別に通して一
端を接地した負荷7に接続してSEPP回路を構成
し、トランジスタ1の入力側にはベース接地のト
ランジスタ3を通して入力信号が印加されるよう
に、トランジスタ2の入力側にはベース接地のト
ランジスタ4を通して入力信号が印加されるよう
に構成し、トランジスタ3と4のエミツタ間に電
圧増幅段(図示していない。)の出力電流により
一定電圧のバイアス電圧を発生するバイアス回路
8が接続してある。 In the power amplifier circuit of this embodiment, transistors 1 and 2 constituting the output stage have their erectors connected to the positive and negative power supply terminals +B and -B, respectively, and their emitters are passed through resistors 5 and 6 separately to one end. is connected to a grounded load 7 to form a SEPP circuit, and an input signal is applied to the input side of transistor 1 through a transistor 3 whose base is grounded, and to the input side of transistor 2 through a transistor 4 whose base is grounded. A bias circuit 8 is connected between the emitters of transistors 3 and 4 to generate a constant bias voltage based on the output current of a voltage amplification stage (not shown).
一方、トランジスタ3および4のベース・エミ
ツタ間に、流れる電流によりトランジスタ3およ
び4をオン状態にする電圧を発生する抵抗9およ
び10を各別に接続し、トランジスタ3のベース
とトランジスタ1のエミツタとの間に直列接続し
た複数のダイオード11を、トランジスタ2のエ
ミツタとトランジスタ4のベースとの間に直列接
続した複数のダイオード12をそれぞれ接続し、
トランジスタ3と4のベース間には抵抗13を接
続して構成する。 On the other hand, between the base and emitter of transistors 3 and 4, resistors 9 and 10, which generate a voltage that turns on transistors 3 and 4 by the flowing current, are connected respectively, and the base of transistor 3 and the emitter of transistor 1 are connected separately. A plurality of diodes 11 connected in series are connected between the emitter of the transistor 2 and a plurality of diodes 12 connected in series between the emitter of the transistor 2 and the base of the transistor 4, respectively.
A resistor 13 is connected between the bases of transistors 3 and 4.
上記の如く構成した電力増幅回路においてバイ
アス回路8の電圧はこの電力増幅回路がほぼB級
増幅動作を行うように設定してある。 In the power amplifier circuit configured as described above, the voltage of the bias circuit 8 is set so that the power amplifier circuit performs approximately class B amplification operation.
そこで無入力信号時にはバイアス回路8の電圧
により抵抗9,10および13にほぼ一定の電流
が流れ、抵抗9および10に流れる電流により、
トランジスタ3および4はオン状態となり、トラ
ンジスタ3および4のコレクタ電流によりトラン
ジスタ1および2もオン状態となるように設定さ
れている。トランジスタ1および2の無入力信号
時の電流はトランジスタ3および4のベース・エ
ミツタ間電圧VBE、およびダイオード11および
12の両端の電圧をトランジスタ3と4のエミツ
タ間に印加されているバイアス回路8の電圧から
差引いた電圧により定まる。 Therefore, when there is no input signal, a substantially constant current flows through the resistors 9, 10, and 13 due to the voltage of the bias circuit 8, and the current flowing through the resistors 9 and 10 causes
Transistors 3 and 4 are set to be in an on state, and transistors 1 and 2 are also set to be in an on state by collector currents of transistors 3 and 4. The current of transistors 1 and 2 when there is no input signal is determined by the base-emitter voltage V BE of transistors 3 and 4 and the voltage across diodes 11 and 12 by the bias circuit 8 applied between the emitters of transistors 3 and 4. It is determined by the voltage subtracted from the voltage.
この電力増幅回路に正の半サイクルの期間の入
力信号が印加されている場合、トランジスタ3お
よび4のエミツタ電位は正方向に移動し、トラン
ジスタ1のベースには無入力信号時のベース電流
に入力信号が重畳された電流が流入し、トランジ
スタ1のエミツタには入力信号を増幅した電流が
流れ、抵抗5を通して負荷7に流入し、負荷7に
入力信号を増幅した電力を発生させる。トランジ
スタ4はオフ方向に移動しようとする。一方トラ
ンジスタ1のエミツタ電流の増加があつた場合、
トランジスタ3のベース・エミツタ間の電圧およ
びダイオード11の両端間の電位差には殆んど変
化はないが、抵抗5に発生する電圧降下は増加す
る。この抵抗5の電圧降下の増加によりダイオー
ド12のオフ状態となる。しかしトランジスタ4
は抵抗9,13および10の径路で流れる電流に
よつて常にオン状態に維持されているため、正の
半サイクルの入力信号の印加期間においてもトラ
ンジスタ2はオフすることはなくオン状態に維持
される。 When a positive half-cycle input signal is applied to this power amplifier circuit, the emitter potentials of transistors 3 and 4 move in the positive direction, and the base current of transistor 1 is input to the base current when there is no input signal. A current with a superimposed signal flows in, and a current that amplifies the input signal flows through the emitter of transistor 1, flows into load 7 through resistor 5, and causes load 7 to generate power that is the amplified input signal. Transistor 4 attempts to move in the off direction. On the other hand, if the emitter current of transistor 1 increases,
Although there is almost no change in the voltage between the base and emitter of transistor 3 and the potential difference between both ends of diode 11, the voltage drop occurring across resistor 5 increases. This increase in voltage drop across resistor 5 turns diode 12 off. But transistor 4
Since transistor 2 is always kept on by the current flowing through the paths of resistors 9, 13, and 10, transistor 2 is not turned off and remains on even during the application period of the positive half-cycle input signal. Ru.
また負の半サイクルの入力信号が印加されてい
る場合も上記と同様に作用し、その詳細な説明は
省略するが直接増幅作用に寄与しないトランジス
タ1および3もこの期間にオフ状態となることは
なく、オン状態に維持される。 In addition, when a negative half-cycle input signal is applied, the same effect as above occurs, and although detailed explanation will be omitted, transistors 1 and 3, which do not directly contribute to the amplification effect, are also not turned off during this period. remains on.
従つて入力信号の極性にかかわらず、また入力
信号の極性の切替り時においてもトランジスタ
1,2,3および4はオフ状態となることはなく
常にオン状態に維持され、スイツチングすること
が無いためスイツチング歪の発生することはな
い。また、増幅作用に寄与し負荷に電流を供給す
るトランジスタは入力信号の極性によつて変り、
その電力効率はB級増幅動作の場合とほぼ同じで
ある。 Therefore, regardless of the polarity of the input signal, or even when the polarity of the input signal is switched, transistors 1, 2, 3, and 4 are always maintained in the on state without turning off, and there is no switching. No switching distortion occurs. In addition, the transistor that contributes to the amplification effect and supplies current to the load changes depending on the polarity of the input signal.
Its power efficiency is approximately the same as for class B amplification operation.
また、図面において破線で示した如くダイオー
ド11の陰極をトランジスタ1のエミツタへの接
続に変えてトランジスタ1のベースに接続し、同
じくダイオード12の陽極をトランジスタ2のベ
ースに接続しても同様で、トランジスタ3,4の
ベース・コレクタ間にダイオード11,12によ
り直接に逆方向電圧が印加され、前記と同様の作
用が行われ同一の効果を得ることができる。 Alternatively, the cathode of the diode 11 may be connected to the base of the transistor 1 instead of the emitter of the transistor 1, as shown by the broken line in the drawing, and the anode of the diode 12 may be connected to the base of the transistor 2. A reverse voltage is directly applied between the bases and collectors of the transistors 3 and 4 by diodes 11 and 12, and the same effect as described above is performed and the same effect can be obtained.
またダイオード11,12に直列接続した複数
のダイオードを使用しているのは増幅作用中のト
ランジスタ3または4のベース・コレクタ間電圧
をかせぐためである。 The reason why a plurality of diodes connected in series to diodes 11 and 12 is used is to increase the base-collector voltage of transistor 3 or 4 during amplification.
以上説明した如く本考案によれば、入力信号の
極性にかかわらず総てのトランジスタは常にオン
状態で動作し、スイツチングされることはなく、
スイツチング歪が発生することはない。 As explained above, according to the present invention, all transistors always operate in the on state regardless of the polarity of the input signal, and are never switched.
No switching distortion occurs.
また、入力信号の極性により負荷に電流を流す
トランジスタは入れ替り、その電力効率もB級増
幅動作の場合とほぼ同様である。 Furthermore, the transistors that cause current to flow through the load are switched depending on the polarity of the input signal, and the power efficiency is almost the same as in the case of class B amplification operation.
図面は本考案の一実施例の回路図。
1,2,3および4……トランジスタ、7……
負荷、8……バイアス回路。
The drawing is a circuit diagram of an embodiment of the present invention. 1, 2, 3 and 4...transistor, 7...
Load, 8...bias circuit.
Claims (1)
抵抗を通して負荷に接続した第1のおよび第2の
トランジスタからなるシングルエンデツドプツシ
ユプル増幅回路に、第1のおよび第2のトランジ
スタの入力側に各別に、それぞれのエミツタ間に
一定電圧のバイアスを与えるバイアス回路を接続
したベース接地の第3のおよび第4のトランジス
タを接続し、第3のおよび第4のトランジスタの
ベース・エミツタ間に各別に第3のおよび第4の
抵抗をそれぞれ接続し、第3のトランジスタのベ
ースと第1のトランジスタのエミツタもしくはベ
ースとの間に、および第2のトランジスタのエミ
ツタもしくはベースと第4のトランジスタのベー
スとの間に各別に少なくとも1個のダイオードを
それぞれ接続し、第3および第5のトランジスタ
のベース間に第5の抵抗を接続してなることを特
徴とする電力増幅回路。 The input side of the first and second transistors is connected to a single-ended push-pull amplifier circuit consisting of first and second transistors whose emitters are respectively connected to a load through first and second resistors. A third and fourth transistor with a common base connected to a bias circuit that applies a constant voltage bias between each emitter is connected separately, and a third and fourth transistor with a common base is connected between the base and emitter of the third and fourth transistors. A third and a fourth resistor are respectively connected between the base of the third transistor and the emitter or base of the first transistor, and between the emitter or base of the second transistor and the base of the fourth transistor. 1. A power amplification circuit characterized in that at least one diode is connected between the bases of the third and fifth transistors, and a fifth resistor is connected between the bases of the third and fifth transistors.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9367079U JPS6119544Y2 (en) | 1979-07-06 | 1979-07-06 |
Applications Claiming Priority (1)
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---|---|---|---|
JP9367079U JPS6119544Y2 (en) | 1979-07-06 | 1979-07-06 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5611509U JPS5611509U (en) | 1981-01-31 |
JPS6119544Y2 true JPS6119544Y2 (en) | 1986-06-12 |
Family
ID=29326576
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9367079U Expired JPS6119544Y2 (en) | 1979-07-06 | 1979-07-06 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6119544Y2 (en) |
-
1979
- 1979-07-06 JP JP9367079U patent/JPS6119544Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5611509U (en) | 1981-01-31 |
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