JPS6119542Y2 - - Google Patents

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JPS6119542Y2
JPS6119542Y2 JP8521779U JP8521779U JPS6119542Y2 JP S6119542 Y2 JPS6119542 Y2 JP S6119542Y2 JP 8521779 U JP8521779 U JP 8521779U JP 8521779 U JP8521779 U JP 8521779U JP S6119542 Y2 JPS6119542 Y2 JP S6119542Y2
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transistor
switching
diode
resistor
collector
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Description

【考案の詳細な説明】 本考案はB級増幅動作の場合とほぼ同様の電力
効率で動作し、かつスイツチング歪の発生しない
電力増幅回路に関する。
Detailed Description of the Invention The present invention relates to a power amplifier circuit which operates with almost the same power efficiency as in the case of class B amplification and which does not generate switching distortion.

オーデイオ用の電力増幅回路にはシングルエン
デツドプツシユプル(以下SEPPと略記する。)
回路、特に電力効率の良好なために所定のアイド
リング電流を流すようにバイアス設定をしたB級
SEPP電力増幅回路が用いられている。B級
SEPP電力増幅回路はトランジスタのキヤリヤ蓄
積効果などに寄因してトランジスタのスイツチン
グ時スイツチング歪が発生する。このため従来、
第1図に示した如くトランジスタ1のエミツタと
トランジスタ3のコレクタとの間にダイオード5
を接続してトランジスタ1と3とをインバーテツ
ドダーリントン接続し、トランジスタ3のコレク
タを抵抗6を通して負荷7に接続し、トランジス
タ2のエミツタとトランジスタ4のコレクタとの
間にダイオード8を接続してトランジスタ2と4
とをインバーテツドダーリントン接続し、トラン
ジスタ4のコレクタを抵抗9を通して負荷7に接
続し、トランジスタ1と2のベース間に一定電圧
でバイアスするバイアス回路11を接続して
SEPP電力増幅回路を構成し、トランジスタ1と
2のエミツタ間に抵抗10を接続した電力増幅回
路がある。
Single-ended pushpull (hereinafter abbreviated as SEPP) is used as a power amplifier circuit for audio.
Circuits, especially class B circuits with bias settings to flow a predetermined idling current for good power efficiency.
A SEPP power amplifier circuit is used. B class
In SEPP power amplifier circuits, switching distortion occurs during transistor switching due to the carrier accumulation effect of the transistors. For this reason, conventionally,
As shown in FIG. 1, a diode 5 is connected between the emitter of transistor 1 and the collector of transistor 3.
Transistors 1 and 3 are connected in an inverted Darlington connection, the collector of transistor 3 is connected to load 7 through resistor 6, and diode 8 is connected between the emitter of transistor 2 and the collector of transistor 4. transistors 2 and 4
The collector of the transistor 4 is connected to the load 7 through the resistor 9, and the bias circuit 11 for biasing with a constant voltage is connected between the bases of the transistors 1 and 2.
There is a power amplifier circuit that constitutes a SEPP power amplifier circuit and has a resistor 10 connected between the emitters of transistors 1 and 2.

上記の第1図に示した従来の電力増幅回路にお
いては無入力信号時、正の半サイクルの入力信号
の印加時および負の半サイクルの入力信号の印加
時にトランジスタ1,2,3および4はオフ状態
になることはなく、正の半サイクルの入力信号の
印加時にはトランジスタ1および3が負荷に電力
を供給し、負の半サイクルの入力信号の印加時に
はトランジスタ2および4が負荷に電力を供給し
てほぼB級動作と同じ電力効率で作動し、トラン
ジスタ1,2,3および4のオン、オフが行われ
ないためにトランジスタのスイツチングによるス
イツチング歪は発生しない。
In the conventional power amplifier circuit shown in FIG. There is no off state, with transistors 1 and 3 powering the load when a positive half-cycle input signal is applied, and transistors 2 and 4 powering the load when a negative half-cycle input signal is applied. The device operates with almost the same power efficiency as class B operation, and since transistors 1, 2, 3, and 4 are not turned on or off, switching distortion due to transistor switching does not occur.

しかるに、一方ダイオード5および8は負の半
サイクルの入力信号の入力期間および正の半サイ
クルの入力信号の入力期間においては各別にオフ
状態となり、ダイオード5,8のキヤリヤ蓄積効
果に寄因してダイオードの逆方向に流れるダイオ
ード5,8のスイツチング電流が(たとえば負の
半サイクルの入力信号から正の半サイクルの入力
信号に変つたときは第1図の矢印Aに示した如
く)トランジスタ1,2に全部流れ、かつトラン
ジスタ3,4にて増幅されるため、ダイオードに
よるスイツチング歪が発生する欠点があつた。
However, on the other hand, diodes 5 and 8 are in the off state separately during the input period of the input signal of the negative half cycle and the input period of the input signal of the positive half cycle, due to the carrier accumulation effect of the diodes 5 and 8. The switching current of the diodes 5 and 8 flowing in the opposite direction of the diodes (for example, when the input signal changes from a negative half-cycle to a positive half-cycle, as shown by arrow A in FIG. 1), the transistor 1, 2 and is amplified by transistors 3 and 4, which has the drawback of causing switching distortion due to the diode.

本考案は上記にかんがみなされたもので、上記
の欠点を解消して、B級増幅動作の場合とほぼ同
様の効率で動作し、かつトランジスタのみならず
ダイオードのスイツチングによるスイツチング歪
をも発生させない様にした電力増幅回路を提供す
ることを目的とするものであつて、この目的は本
考案によればダイオードオフ時のスイツチング電
流を流す電流路を設けてダイオードのスイツチン
グを急速に行わしめることにより達成することが
できる。
The present invention has been made in consideration of the above, and has as its object to provide a power amplifier circuit which eliminates the above drawbacks, operates with almost the same efficiency as class B amplification, and does not generate switching distortion due to switching of not only transistors but also diodes. This object can be achieved by the present invention by providing a current path through which a switching current flows when the diode is off, thereby causing rapid switching of the diode.

以下、本考案を実施例により説明する。 The present invention will be explained below with reference to examples.

第2図は本考案の一実施例の回路図である。第
2図において第1図に示した電力増幅回路と同一
構成要素には同一符号を付してある。
FIG. 2 is a circuit diagram of an embodiment of the present invention. In FIG. 2, the same components as those of the power amplifier circuit shown in FIG. 1 are given the same reference numerals.

本考案の一実施例の電力増幅回路はトランジス
タ1,2,3および4、抵抗6および7、ダイオ
ード5および8、バイアス回路11によりSEPP
電力増幅回路を構成し、抵抗10に代つてトラン
ジスタ1のエミツタとトランジスタ4のコレクタ
との間に抵抗12を、トランジスタ2のエミツタ
とトランジスタ3のコレクタとの間に抵抗13を
それぞれ接続して構成する。なお+Bおよび−B
は正および負の電源端子である。
The power amplification circuit according to one embodiment of the present invention includes transistors 1, 2, 3, and 4, resistors 6 and 7, diodes 5 and 8, and bias circuit 11.
A power amplifier circuit is constructed by connecting a resistor 12 between the emitter of transistor 1 and the collector of transistor 4 in place of resistor 10, and a resistor 13 between the emitter of transistor 2 and the collector of transistor 3, respectively. do. Note that +B and -B
are the positive and negative power terminals.

いま第2図に示した電力増幅回路において、無
入力信号時はバイアス回路11の設定により抵抗
12および13にはトランジスタ1,2,3およ
び4がオン状態となる電流を流してあり、トラン
ジスタ1,2,3および4はオン状態にあり、B
級増幅動作をするように設定してある。
In the power amplifier circuit shown in FIG. 2, when there is no input signal, the setting of the bias circuit 11 causes a current to flow through the resistors 12 and 13 so that transistors 1, 2, 3, and 4 are turned on. , 2, 3 and 4 are in the on state, and B
It is set to perform class amplification operation.

また正の半サイクルの入力信号が印加されてい
るときは、入力信号はトランジスタ1および3に
より増幅されて、トランジスタ1のエミツタ電流
およびトランジスタ3のコレクタ電流は抵抗6を
通して負荷7に流れ、電力を供給する。そこで抵
抗6の電圧降下によりダイオード8はオン状態が
維持できなくなつてオフ状態となるが、抵抗13
の両端の電圧には変化はなく(本実施例において
は0.6V)、トランジスタ2および4はオフ状態と
なることはなくオン状態が維持される。
When a positive half-cycle input signal is applied, the input signal is amplified by transistors 1 and 3, and the emitter current of transistor 1 and the collector current of transistor 3 flow through resistor 6 to load 7, supplying power. supply Therefore, due to the voltage drop across the resistor 6, the diode 8 is no longer able to maintain its on state and turns off.
There is no change in the voltage across the transistors (0.6V in this embodiment), and the transistors 2 and 4 are maintained in the on state without being turned off.

しかるにダイオード8のオフ状態への移行すな
わちスイツチングが行われるので、前記した如く
ダイオード8には逆方向にキヤリヤ蓄積効果によ
るスイツチング電流が流れる。しかしダイオード
8のスイツチング電流は抵抗9、抵抗6、抵抗1
3の径路で流れるためダイオード8のスイツチン
グが速かに行われるとともに、ダイオード8のス
イツチング電流がトランジスタ1を流れることが
無くなり、ダイオード8のスイツチングによるス
イツチング歪が発生することがない。
However, since the diode 8 shifts to the OFF state, that is, switches, a switching current flows in the diode 8 in the opposite direction due to the carrier accumulation effect, as described above. However, the switching current of diode 8 is resistor 9, resistor 6, resistor 1
Since the current flows through the path 3, switching of the diode 8 is performed quickly, and the switching current of the diode 8 does not flow through the transistor 1, so that switching distortion due to switching of the diode 8 does not occur.

勿論トランジスタ2および4はスイツチングを
行わないでトランジスタのスイツチングによるス
イツチング歪の発生もない。
Of course, transistors 2 and 4 do not perform switching, and no switching distortion occurs due to transistor switching.

また負の半サイクルの入力信号が印加されてい
るときの作用も上記と同様であるためその詳細な
説明は省略する。
Further, since the operation when a negative half-cycle input signal is applied is the same as that described above, a detailed explanation thereof will be omitted.

以上説明した如く本考案によればB級の場合と
ほぼ同様に正のおよび負の半サイクルの入力信号
により増幅作用に寄与して主に負荷に電力を供給
するトランジスタは切替るが、全てのトランジス
タは常にオン状態でスイツチングが行われること
はなくトランジスタのスイツチングによるスイツ
チング歪は発生することはない。またダイオード
のスイツチング時にはダイオードのスイツチング
電流に対する電流路が形成されていることにより
ダイオードのスイツチング速度は速まり、かつダ
イオードのスイツチング電流がトランジスタに流
れることがなく、ダイオードのスイツチングによ
るスイツチング歪も発生しない。また電力効率も
B級増幅動作の場合とほぼ同じである。
As explained above, according to the present invention, the transistors that contribute to the amplification effect and mainly supply power to the load are switched by the positive and negative half-cycle input signals, similar to the case of class B, but all The transistor is always on and no switching is performed, so switching distortion due to transistor switching does not occur. Furthermore, since a current path for the diode switching current is formed during diode switching, the diode switching speed is increased, and the diode switching current does not flow to the transistor, so that switching distortion due to diode switching does not occur. Moreover, the power efficiency is almost the same as in the case of class B amplification operation.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の電力増幅回路の回路図。第2図
は本考案の一実施例の電力増幅回路の回路図。 1,2,3および4……トランジスタ、5およ
び8……ダイオード、6……負荷、11……バイ
アス回路。
FIG. 1 is a circuit diagram of a conventional power amplifier circuit. FIG. 2 is a circuit diagram of a power amplifier circuit according to an embodiment of the present invention. 1, 2, 3 and 4...transistor, 5 and 8...diode, 6...load, 11...bias circuit.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 第1のトランジスタのエミツタと第2のトラン
ジスタのコレクタとの間に第1のダイオードを接
続して第1のトランジスタと第2のトランジスタ
とをインバーテツドダーリントン接続し、第2の
トランジスタのコレクタを第1の抵抗を通して負
荷に接続し、第3のトランジスタのエミツタと第
4のトランジスタのコレクタとの間に第2のダイ
オードを接続して第3のトランジスタと第4のト
ランジスタとをインバーテツドダーリントン接続
し、第4のトランジスタのコレクタを第2の抵抗
を通して負荷に接続し、第1のおよび第3のトラ
ンジスタベース間に一定電圧のバイアス電圧を印
加してシングルエンデツドプツシユプル電力増幅
回路を構成し、さらに第1のトランジスタのエミ
ツタと第4のトランジスタのコレクタとの間に第
3の抵抗を、第2のトランジスタのコレクタと第
3のトランジスタのエミツタとの間に第4の抵抗
を接続してなることを特徴とする電力増幅回路。
A first diode is connected between the emitter of the first transistor and the collector of the second transistor to form an inverted Darlington connection between the first transistor and the second transistor. an inverted Darlington transistor connected to the load through the first resistor, and a second diode connected between the emitter of the third transistor and the collector of the fourth transistor; the collector of the fourth transistor is connected to the load through the second resistor, and a constant bias voltage is applied between the bases of the first and third transistors to form a single-ended push-pull power amplifier circuit. a third resistor is connected between the emitter of the first transistor and the collector of the fourth transistor, and a fourth resistor is connected between the collector of the second transistor and the emitter of the third transistor. A power amplifier circuit characterized by:
JP8521779U 1979-06-18 1979-06-21 Expired JPS6119542Y2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP8521779U JPS6119542Y2 (en) 1979-06-21 1979-06-21
US06/158,893 US4334197A (en) 1979-06-18 1980-06-12 Power amplifier circuitry

Applications Claiming Priority (1)

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JP8521779U JPS6119542Y2 (en) 1979-06-21 1979-06-21

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JPS562624U JPS562624U (en) 1981-01-10
JPS6119542Y2 true JPS6119542Y2 (en) 1986-06-12

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