JP3733188B2

JP3733188B2 - Power Amplifier

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Publication number: JP3733188B2
Application number: JP31565996A
Authority: JP
Inventors: 直幸本木
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 1996-11-13
Filing date: 1996-11-13
Publication date: 2006-01-11
Anticipated expiration: 2016-11-13
Also published as: JPH10145155A

Description

【０００１】
【発明の属する技術分野】
本発明は、いわゆるオーディオ信号等の低周波信号を電力増幅するためのパワーアンプに係り、特に、回路の低消費電力化を図ったものに関する。
【０００２】
【従来の技術】
従来、この種々の回路としては、例えば、図５に示されたようなものが公知・周知となっている。
すなわち、同図を参照しつつこの従来のパワーアンプについて説明すれば、まず、このパワーアンプは、差動出力端子を有する差動増幅器Ａｍｐ１と、この差動増幅器Ａｍｐ１のそれぞれの差動出力信号を増幅するためのトランジスタＱ１〜Ｑ４を用いてなる増幅回路とを具備してなるものである。
差動増幅器Ａｍｐ１の反転入力端子（−ＩＮ）と非反転入力端子（＋ＩＮ）とには同一振幅の信号が、それぞれ印加され、出力側には、入力信号が反転増幅された反転出力信号と、入力信号が非反転増幅された非反転出力信号との２つの差動出力信号がそれぞれ得られるようになっいる。
【０００３】
そして、２つの差動出力信号の内、一方は、トランジスタＱ２のベースに印加され、このトランジスタＱ２により増幅され、このトランジスタＱ２のコレクタ側に接続されるトランジスタＱ５，Ｑ６からなるいわゆるカレントミラー回路を介して、出力端子に増幅出力されるようになっている。また、差動増幅回路Ａｍｐ１の２つの差動出力信号の内、他方は、トランジスタＱ４のベースに印加され、このトランジスタＱ４により増幅されて出力端子に出力されるようになっている。
【０００４】
【発明が解決しようとする課題】
とろこで、上述のような回路において、差動増幅器Ａｍｐ１の出力電圧利得は、トランジスタＱ２のバイアスを決定する抵抗であって、同時に差動増幅器Ａｍｐ１の負荷抵抗ともなる抵抗Ｒ１及びトランジスタＱ４のバイアスを決定する抵抗であって、同時に差動増幅器Ａｍｐ１の負荷抵抗ともなる抵抗Ｒ２のそれぞれの大きさで定まることとなるが、電圧利得を大とする観点からは、これら抵抗Ｒ１，Ｒ２の値を大とすればよいが、トランジスタＱ２，Ｑ４のバイアスを適切なものとする観点からは、あまりその値を大とすることはできす、結局、差動増幅器Ａｍｐ１の電圧利得を充分大きなものとすることはできない。
したがって、最終出力として大きな電圧利得を得ようとすると、後段側に複数の増幅回路を設ける必要が生じ、いわゆるゲインステージの増加を招くこととなる。換言すれば、素子数の増加を招くこととなり、このことは、信号位相の回転の増加を意味し、回路の不安定さを生む要因となる。
【０００５】
また、上述の構成の場合、差動増幅器Ａｍｐ１の出力段の飽和防止のために、順方向電圧の低いショットキーダイオードＤ１，Ｄ２が必要となる。これは、差動増幅器Ａｍｐ１の最終出力段の回路構成に起因するものである。すなわち、差動増幅器Ａｍｐ１の最終出力段は、例えばｐｎｐ型トランジスタのエミッタを電源側に、ｎｐｎ型トランジスタのエミッタをアース側に、それぞれ接続すると共に、相互のコレクタを接続し、この接続点を出力端子とするような構成となっている。このような構成の場合、ｎｐｎ型トランジスタが完全に飽和状態、すなわち、コレクタ・エミッタ間のいわゆるＶCEが零となると、このｎｐｎ型トランジスタがこのような状態から非導通状態へ復帰する際の動作スピードが低下するばかりか、その出力波形の歪み等を生ずることとなる。そこで、先のショットキーダイオードＤ１，Ｄ２が差動増幅器Ａｍｐ１の出力端に接続されることで、この出力点の電圧、すなわち、上述したような最終出力段のｎｐｎ型トランジスタの導通時におけるＶCEが、少なくともショットキーダイオードの順方向電圧に保持され、完全に飽和状態となることが防止されることとなり、上述のような不都合が回避されるようになっている。
【０００６】
しかしながら、特に、上述の回路をＩＣ化するような場合には、このようなショットキーダイオードを必要とするものにあっては、製造プロセスの制限を招き、それに伴う製造費用の増加による高価格化を生ずる結果となる。
さらに、上述した従来回路においては、差動増幅器の出力電圧利得が充分でないため、出力トランジスタＱ４，Ｑ６の立ち上がりが緩慢なものとなり、そのため、Ｂ級アンプに特有の出力トランジスタのベース・エミッタ電圧ＶBEに起因する出力歪みが大となる。この出力歪みを抑圧するためには、出力トランジスタに、数ｍＡのいわゆるアイドリング電流を入力信号がない場合にも流す必要があり、回路全体の消費電力の増大を招くこととなる。
【０００７】
本発明は、上記実状に鑑みてなされたもので、ＩＣ化の際に製造プロセスの制限を招くようなことがない回路構成を有し、消費電力が小さなパワーアンプを提供するものである。
また、本発明の他の目的は、出力歪みを改善するために出力段のトランジスタに大きなアイドリング電流を流す必要がなく、しかも、出力歪みの小さなパワーアンプを提供することにある。
さらに、本発明の他の目的は、いわゆるゲインステージの増加を要することなく電力増幅が可能で、かつ、消費電力が小さくて済むパワーアンプを提供することにある。
【０００８】
【課題を解決するための手段】
請求項１記載の発明に係るパワーアンプは、
入力信号に対して２つの差動出力信号を出力する差動増幅回路と、
前記差動増幅回路の２つの差動出力信号をそれぞれ増幅して出力する出力回路と、
前記差動増幅回路の差動出力信号の極性に応じて前記差動増幅回路の２つの差動出力信号が出力される一方の出力端子側の電圧を所定電圧に保持する電圧保持回路と、を具備してなるものである。
【０００９】
かかる構成においては、差動増幅回路は、いわゆる電流出力型のものが好適である。このため、差動増幅回路側からのみた入力インピーダンスを高くすることができ、大きな利得が得易いものとなる。
また、この差動増幅回路の２つの差動出力信号の極性に応じて、その何れか一方の出力端子側の電圧が、電圧保持回路により所定の電圧に保持されることとなるため、従来と異なり、出力回路の前段回路の出力電圧飽和防止のために順方向電圧の小さな、例えばショットキーダイオードのようなものを設けるような回路構成を採る必要がなく、そのため、特に、パワーアンプ全体をＩＣ化するような場合に、従来のような製造プロセス上の制限がなくなるものである。
【００１０】
特に、差動増幅回路は、差動出力信号を出力する電流出力型の差動増幅器を用いてなるものである一方、
出力回路は、差動増幅回路の非反転出力信号を増幅する電流出力型の第１の出力用増幅器と、
前記第１の出力用増幅器の出力電流の向きを反転して出力端子に出力するカレントミラー回路と、
差動増幅回路の反転出力信号を増幅して出力端子に出力する電流出力型の第２の出力用増幅器と、を具備してなるものが好適である。
また、電圧保持回路は、所定電圧が一方の入力端子に印加された演算増幅器と、
差動増幅回路の差動出力信号端子の何れか一方を、差動出力信号の極性に応じて選択的に前記演算増幅器の他方の入力端子に接続状態とするスイッチング素子と、を具備してなると共に、
前記演算増幅器の出力信号が、前記スイッチング素子を介して前記演算増幅器の他方の入力端子へ帰還されるよう構成されてなるものが好適である。
【００１１】
かかる構成においては、電流出力型の差動増幅器の入力側からみた入力インピーダンスを高くすることができ、大きな利得が得易いものとなる。
また、この差動増幅器の２つの差動出力信号の極性に応じて、電圧保持回路のスイッチング素子の動作により、その何れか一方の出力端子側の電圧が、電圧保持回路の演算増幅器の他方の入力端子へ印加され、演算増幅器の一方の入力端子の所定電圧との差動増幅がなされ、しかも、演算増幅器の出力が、先のスイッチング素子へ戻されることで、いわゆるボルテージフォロア動作を得ることができ、差動増幅器の何れか一方の出力側は、所定電圧に保持されるようになっている。したがって、従来と異なり、出力回路の前段回路の出力電圧飽和防止のために順方向電圧の小さな素子、例えばショットキーダイオードのようなものを設けるような回路構成を採る必要がなく、そのため、特に、パワーアンプ全体をＩＣ化するような場合に、従来のような製造プロセス上の制限がなくなるものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
まず、図１を参照しつつ本発明の実施の形態におけるパワーアンプの基本構成について説明する。
このパワーアンプは、差動増幅回路１と、ボルテージフォロア回路２と、出力回路３と、に大別されてなるものである。
差動増幅回路１は、例えば、公知・周知の電流出力型の差動増幅器４を用いて構成されてなるもので、２つの差動出力が得られるようになっているものである。この差動増幅回路１の２つの出力信号は、それぞれ後述するボルテージフォロア回路２及び出力回路３に印加されるようになっている。
電圧保持回路としてのボルテージフォロア回路２は、演算増幅器５と、バッファ６ａ，６ｂと、第１乃至第３のトランジスタ７〜９とを主たる構成要素として構成されたものとなっている。
【００１３】
すなわち、演算増幅器５の非反転入力端子には、互いのエミッタと互いのコレクタとがそれぞれ接続されて並列接続状態にあるｐｎｐ型の第１及び第２のトランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）７，８のコレクタが接続され、演算増幅器５の反転入力端子には、ｐｎｐ型の第３のトランジスタ（図１においては「Ｑ３」と表記）９のコレクタが接続されている。
これら第１乃至第３のトランジスタ７〜９のエミッタは、第１の定電流源１５に接続される一方、第１のトランジスタ７のベースは、差動増幅器４の反転出力端子（図１において「−」符号の付された側の出力端子）に、第２のトランジスタ８のベースは、差動増幅器４の非反転出力端子（図１においては「＋」符号の付された側の出力端子）に、それぞれ接続されると共に、第３のトランジスタ９のベースには、所定のバイアス電圧Ｖｂが印加されるようになっている。
【００１４】
また、演算増幅器５の出力端子には、２つのバッファ６ａ，６ｂが接続されて、出力信号が２つに分岐されるようになっており、一方のバッファ６ａの出力端子は、差動増幅器４の反転出力端子と共に、出力回路３を構成する第１の出力用増幅器１９に、他方のバッファ６ｂの出力端子は、差動増幅器４の非反転出力端子と共に、出力回路３を構成する第２の出力用増幅器２０に、それぞれ接続されている。
そして、結局、第１又は第２のトランジスタ７，８を介して演算増幅器５の非反転入力端子に電圧が印加され、また、第３のトランジスタ９を介して反転入力端子に印加され、演算増幅された出力信号が、バッファ６ａ，６ｂを介して、第１乃至第３のトランジスタ７〜９のベース側にフィードバックされることで、この第１乃至第３のトランジスタ７〜９、演算増幅器５及びバッファ６ａ，６ｂからなる回路は、全体としてはいわゆるボルテージフォロアとして動作するようになっている（詳細は後述）。
【００１５】
出力回路３は、反転増幅を行う第１及び第２の出力用増幅器１９，２０とカレントミラー回路２１とを有して構成されている。
第１及び第２の出力用増幅器１９，２０は、例えば、電流出力型の演算増幅器を用いてなるものである。第１の出力用増幅器１９の出力信号は、このパワーアンプの出力端子２２に直接出力されるようになっている一方、第２の出力用増幅器２０の出力信号は、カレントミラー回路２１を介して反転された後、出力端子２２に印加されるようになっており、この出力端子２２には、１８０度の位相差を有する２つの信号が得られるようになっている。
【００１６】
次に、上記構成におけるパワーアンプの動作について説明する。
まず、差動増幅器４の反転入力端子及び非反転入力端子に入力された信号が、正の半周期にある場合、非反転出力端子には、差動増幅器４が有する増幅度で増幅された入力信号に対応する正の半周期の信号が、反転出力端子には、差動増幅器４が有する増幅度で反転増幅された入力信号に対応する負の半周期の信号が、それぞれ出力されることとなる。
そして、第１のトランジスタ７のベース電圧は負極側に増大するため、第１のトランジスタ７は動作状態となり、第１のトランジスタ７を介して差動増幅器４の反転出力端子側の電圧が演算増幅器５の非反転入力端子に印加されることとなる一方、第２のトランジスタ８のベース電圧は、正極側に増大するため、第２のトランジスタ８は非動作状態となる。
【００１７】
ところで、演算増幅器５の反転入力端子には、第３のトランジスタ９を介してバイアス電圧Ｖｂが印加され、しかも、この演算増幅器５の出力は、バッファ６ａを介して第１のトランジスタ７のベースにフィードバックされるため、演算増幅器５を中心としたこの回路部分は、いわゆるボルテージフォロアとして作用することとなる。この結果、第１のトランジスタ７のベース側、すなわち、差動増幅器４の反転出力端子側は、略バイアス電圧Ｖｂに保持されることとなる。
一方、差動増幅器４の非反転出力端子側は、反転出力端子側と異なり、バイアス電圧Ｖｂには保持されないため、非反転出力信号が出力回路３の第２の出力用増幅器２０に印加されることとなる。
したがって、出力回路３の第１の出力用増幅器１９の入力段は、バイアス電圧Ｖｂに保持された状態であるため、その出力側には、一定の電流が流れるだけであるが、第２の出力用増幅器２０には、差動増幅器４の非反転出力信号が印加されることから、第２の出力用増幅器２０の出力側には、その非反転出力信号が反転増幅された信号が出力されることとなる。そして、この第２の出力用増幅器２０の出力信号は、カレントミラー回路２１によってその電流の方向が変えられて出力端子２２に出力されることとなる。
すなわち、入力信号と同様の正の半周期の増幅信号が出力端子２２に得られることとなる。
【００１８】
一方、差動増幅器４の入力信号として負の半周期が入力された場合は、差動増幅器４の非反転出力端子には、差動増幅器４が有する増幅度で増幅された入力信号に対応する負の半周期の信号が、反転出力端子には、差動増幅器４が有する増幅度で反転増幅された入力信号に対応する正の半周期の信号が、それぞれ出力されることとなる。
そして、この場合には、先に説明した入力信号が正の半周期の場合とは逆に、第１のトランジスタ７のベースには正電圧が、第２のトランジスタ８のベースには負電圧が、それぞれ印加されることとなり、第１のトランジスタ７が非動作状態となる一方、第２のトランジスタ８が動作状態となる。
このため、第２のトランジスタ８のベース側、すなわち、差動増幅器４の非反転出力端子側は、バイアス電圧Ｖｂに保持される一方、第１のトランジスタ７のベース側、すなわち、差動増幅器４の反転出力端子側には、差動増幅器４への入力信号が反転増幅されたものに対応する電圧変化が生ずることとなる。
したがって、差動増幅器４からの反転出力信号が出力回路３の第１の出力用増幅器１９によって反転増幅され、出力端子２２に出力される結果、出力端子２２には、入力信号に対応した負の半周期の信号が得られることとなる。
このパワーアンプにおいては、上述したように、差動増幅器４の出力側が所定のバイアス電圧Ｖｂにクランプされるため、従来のように、この差動増幅器４の出力の飽和を防止する観点から、差動増幅器４の出力側に、順方向電圧の低いショットキーダイオードを設ける必要がないものとなっている。
【００１９】
次に、より具体的な回路構成例について、図２を参照しつつ説明することとする。なお、図１に示された基本回路例における構成要素と同一のものについては、同一の符号を付してその詳細な説明を省略し、以下の説明においては、異なる点を中心に説明することとする。
最初に、回路構成について説明すれば、このパワーアンプは、差動増幅回路１と、ボルテージフォロア回路２と、出力回路３と、に大別されてなる点は、図１に示されたものと同様のものである。
差動増幅回路１は、図１に示された回路同様、電流出力型の差動増幅器４を用いて構成されてなるものである。
【００２０】
ボルテージフォロア回路２は、演算増幅器５の入力段に、第１乃至第３のトランジスタ７〜９が接続される点は、先の図１に示された回路例と同様であるが、演算増幅器５の反転及び非反転入力端子との接続が先の場合と丁度逆になっている。すなわち、第１乃至第３のトランジスタ７〜９のエミッタが相互に接続されて、第１の定電流源１５に接続される点は変わらないが、第１及び第２のトランジスタ７，８のコレクタは、共に演算増幅器５の反転入力端子に、第３のトランジスタ９のコレクタは、非反転入力端子に、それぞれ接続されている。
【００２１】
また、バアイス電圧Ｖｂを発生するために、電源電圧Ｖccとアースとの間に、第２の定電流源１６と、いわゆるダイオード接続された第６のトランジスタ（図２において「Ｑ６」と表記）１２とが直列接続されている。すなわち、ｎｐｎ型の第６のトランジスタ１２は、ベースとコレクタとが相互に接続されると共に、第３のトランジスタ９のベース及び第２の定電流源１６に接続される一方、エミッタはアースに接続されており、ダイオード接続された第６のトランジスタ１２に第２の定電流源１６による定電流Ｉ2が供給されることによって生ずる定電圧が、バアイス電圧Ｖｂとして第３のトランジスタ９のベースに印加されるようになっている。
【００２２】
さらに、一方のバッファ６ａは、ｐｎｐ型の第５のトランジスタ（図２においては「Ｑ５」と表記）１１及び第４の定電流源１８により、他方のバッファ６ｂは、ｐｎｐ型の第４のトランジスタ（図２においては「Ｑ４」と表記）１０及び第３の定電流源１７により、それぞれ構成されたものとなっている。
具体的には、第４のトランジスタ１０及び第５のトランジスタ１１の各々のエミッタには、電源電圧Ｖccが印加されるようになっており、第４のトランジスタ１０のコレクタは、第３の定電流源１７へ接続されると共に、差動増幅器４の非反転出力端子及び第１のトランジスタ７のベースに接続され、この接続点は、さらに、出力回路３を構成する第７のトランジスタ（図２においては「Ｑ７」と表記）１３のベースに接続されている。
また、第５のトランジスタ１１のコレクタは、第４の定電流源１８へ接続されると共に、差動増幅器４の反転出力端子及び第２のトランジスタ８のベースに接続され、この接続点は、さらに、出力回路３を構成する第８のトランジスタ（図２においては「Ｑ８」と表記）１４のベースに接続されている。
そして、第４のトランジスタ１０及び第５のトランジスタ１１の各々のベースは、演算増幅器５の出力端子に接続されており、この第４又は第５のトランジスタ１０，１１及び第１のトランジスタ７又は第２のトランジスタ８を介して、演算増幅器５の出力信号が、その入力側にフィードバックされて、いわゆるボルテージフォロア動作が得られるようになっている。
【００２３】
出力回路３は、差動増幅器４の非反転出力信号に対して増幅作用を行うｎｐｎ型の第７のトランジスタ１３と、この第７のトランジスタ１３の出力電流の方向を反転するためのｐｎｐ型の第９及び第１０のトランジスタ（図２においてはそれぞれ「Ｑ９」、「Ｑ１０」と表記）１５，１６からなるカレントミラー回路２１と、差動増幅器４の反転出力信号に対して増幅作用を行うｎｐｎ型の第８のトランジスタ１４とを具備してなるものである。
すなわち、第７のトランジスタ１３のベースには、既に述べたように、差動増幅器４の非反転出力信号が印加されるようになっている一方、そのコレクタは、第９のトランジスタ１５のコレクタに接続されおり、エミッタは、アースに接続されるようになっている。
また、第８のトランジスタ１４のベースには、既に述べたように、差動増幅器４の反転出力信号が印加されるようになっている一方、そのコレクタは、出力端子２２に接続され、エミッタは、アースに接続されるようになっている。
カレントミラー回路２１は、第９及び第１０のトランジスタ１５，１６からなり、この第９及び第１０のトランジスタ１５，１６の各々のエミッタには電源電圧Ｖccが印加されるようになっている一方、第９及び第１０のトランジスタ１５，１６のベースが相互に接続されると共に、第９のトランジスタ１５のベースとコレクタとが相互に接続されて、第９のトランジスタ１５はいわゆるダイオード接続となっている。そして、第１０のトランジスタ１６のコレクタは、出力端子２２に接続されており、この出力端子２２を介して、第１０のトランジスタ１６のコレクタと第８のトランジスタ１４のコレクタとが接続されるようになっている。
【００２４】
次に、上記構成における動作について説明する。
まず、差動増幅器４の反転入力端子及び非反転入力端子に入力された信号が、正の半周期にある場合、非反転出力端子には、差動増幅器４が有する増幅度で増幅された入力信号に対応する正の半周期の信号が、反転出力端子には、差動増幅器４が有する増幅度で反転増幅された入力信号に対応する負の半周期の信号が、それぞれ出力されることとなる。
そして、第１のトランジスタ７のベース電圧は正極側に増大するため、第１のトランジスタ７は非動作状態となる一方、第２のトランジスタ８のベース電圧は、負極側に増大するため、第２のトランジスタ８は動作状態となり、この第２のトランジスタ８を介してＣ点（図２参照）、すなわち、差動増幅器４の反転出力端子と、第５のトランジスタ１１のコレクタと、第２のトランジスタ８のベースとの接続点における電圧が演算増幅器５の反転入力端子に印加されることとなる。
【００２５】
ところで、演算増幅器５の非反転入力端子には、第３のトランジスタ９を介して、この第３のトランジスタ９のベースと、第２の定電流源１６と、第６のトランジスタ１２のコレクタ及びベースとの接続点であるＡ点に生ずる定電圧がバイアス電圧Ｖｂとして印加される。しかも、この演算増幅器５の出力は、第５のトランジスタ１１を介して第２のトランジスタ８のベースにフィードバックされるため、演算増幅器５を中心としたこの回路部分は、いわゆるボルテージフォロアとして作用することとなる。この結果、先のＣ点は、Ａ点の電圧に保持、すなわち、略バイアス電圧Ｖｂに保持されることとなる。
一方、差動増幅器４の非反転出力端子側、すなわち、差動増幅器４の非反転出力端子と、第４のトランジスタ１０のコレクタと、第３の定電流源１７と、第１のトランジスタ７のベースとの接続点であるＢ点の電位は、Ｃ点と異なり、バイアス電圧Ｖｂには保持されないため、非反転出力信号が出力回路３の第７のトランジスタ１３のベースに印加されることとなる。
【００２６】
したがって、出力回路３の第８のトランジスタ１４のベース電圧は、バイアス電圧Ｖｂに保持された状態であるため、第８のトランジスタ１４は定電流源として作用することとなり、その出力側には、一定の電流が流れる。これに対して、第７のトランジスタ１３は、アンプとして作用し、そのコレクタ側には、差動増幅器４の非反転出力信号が増幅された電流が流れることとなり、この電流がカレントミラー回路２１によって、その電流の向きが反転される結果、出力端子２２から図示されいな外部の負荷へ向かって第７のトランジスタ１３のコレクタ電流に対応する大きさの電流が流れ出ることとなる。換言すれば、入力信号と同様の正の半周期の増幅信号が出力端子２２から得られることとなる。
【００２７】
一方、差動増幅器４の入力信号として負の半周期が入力された場合は、差動増幅器４の非反転出力端子には、差動増幅器４が有する増幅度で増幅された入力信号に対応する負の半周期の信号が、反転出力端子には、差動増幅器４が有する増幅度で反転増幅された入力信号に対応する正の半周期の信号が、それぞれ出力されることとなる。
そして、この場合には、先に説明した入力信号が正の半周期の場合とは逆に、第２のトランジスタ８のベースには正電圧が、第１のトランジスタ７のベースには負電圧が、それぞれ印加されることとなり、第２のトランジスタ８が非動作状態となる一方、第１のトランジスタ７が動作状態となる。
このため、第１のトランジスタ７のベース側、すなわちＢ点がバイアス電圧Ｖｂに保持される一方、第２のトランジスタ８のベース側、すなわちＣ点には、差動増幅器４の反転出力信号に応じた電圧変化が生ずることとなる。
したがって、この場合には、差動増幅器４の反転出力信号は、第８のトランジスタ１４の増幅を受けて、出力端子２２に入力信号に対応した負の半周期の信号として出力されることとなる。一方、第７のトランジスタ１３は、定電流源として作用して、そのコレクタ側には一定の電流が流れることとなる。
【００２８】
ところで、上記構成におけるパワーアンプにおいて、差動増幅器４への入力信号が無い場合、すなわち、無信号時における出力回路３におけるいわゆるアイドリング電流は、次述するようなものとなる。
まず、無信号時において、第６のトランジスタ１２と第７のトランジスタ１３をいわゆるカレントミラー回路を構成するいわゆるカレントペアととらえることができ、また、第６のトランジスタ１２と第８のトランジスタ１４も同様にカレントぺアととらえられる。
第６のトランジスタ１２には、第２の定電流源１６による定電流Ｉ2が常時流れ、無信号時には、この電流Ｉ2がカレントペアである第７及び第８のトランジスタ１３，１４に、それぞれ各トランジスタの面積比に応じて分配され、この電流が出力段におけるアイドリング電流Ｉ₀となる。したがって、アイドリング電流Ｉ₀は、下記する式で表すことができる。
【００２９】
Ｉ₀＝Ｉ2（Ａ_Q6／２Ａ_Q7）または、
【００３０】
Ｉ₀＝Ｉ2（Ａ_Q6／２Ａ_Q8）となる。
【００３１】
ここで、Ａ_Q6は、第６のトランジスタ１２の面積を、Ａ_Q7は、第７のトランジスタ１３の面積を、Ａ_Q8は、第８のトランジスタ１４の面積を、それぞれ表すものである。
したがって、第６乃至第８のトランジスタ１２〜１４の面積を適宜に選択することにより、従来と異なり、アイドリング電流を確実に必要最小限の大きさに設定することが容易にでき、そのため、消費電力の低減が図れることとなるものである。
【００３２】
図３には、本発明に係るパワーアンプにおける出力特性のシュミレーション結果が、図４には従来回路における出力特性のシュミレーション結果が、それぞれ示されており、以下、この出力特性について説明する。
本発明に係るパワーアンプでは、出力トランジスタ（第７及び第８のトランジスタ１３，１４）へのバイアスが、従来回路に比して大きく確保できるため、出力トランジスタの立ち上がリは、従来（図４（ｂ）参照）に比して急峻となっている（図３（ｂ）参照）。このため、従来と異なり、出力トランジスタの立ち上がりを急峻にするために多くのアイドリング電流を流す必要がない。
なお、図３及び図４において、Ｑaは上述したＱ１０に対応するシュミレーション時の出力トランジスタを、Ｑbは上述したＱ８に対応するシュミレーション時の出力トランジスタを、それぞれ意味する。
【００３３】
上述した発明の実施の形態におけるトランジスタの種類は、あくまでも一例であり、ｐｎｐ型をｎｐｎ型に、ｎｐｎ型をｐｎｐ型に、それぞれ代えても同様に実現できることは勿論であり、さらには、例えば、電界効果トランジスタ（ＦＥＴ）等のバイポーラ以外のトランジスタを用いてもよいものである。
【００３４】
【発明の効果】
以上、述べたように、本発明によれば、極力少ない増幅段で大きな利得が得られ、しかも、出力電流の立ち上がりがよく、消費電力が比較的少なくて済むような構成とすることにより、従来と異なり、差動増幅回路の出力飽和防止のために、ショットキーダイオードのような順方向電圧の低いダイオードを設けることなく、飽和防止がなされるため、ＩＣ化の際に製造プロセスの制限を招くようなことがなく、ＩＣ化に適したパワーアンプを提供することができる。
また、特に、電流出力型の回路を用いることにより、入力インピーダンスを容易に大きく採ることができるので、従来と異なり、いわゆるゲインステージの増加を要することなく電力増幅が可能である。さらに、出力回路へ印加される被増幅信号を従来に比して容易に大とすることができるため、従来と異なり、出力電流の立ち上がりが急峻な出力歪みの少ない出力信号を得ることができ、しかも、そのために、出力回路におけるいわゆるアイドリング電流が小さくて済み、消費電力の低減を図ることができるものである。
またさらに、回路中のトランジスタの飽和防止のため、ショットキーダイオードを設け、このダイオードとトランジスタが電源とアースとの間で直列接続状態となるような従来のような回路構成を必要としないため、電源電圧を従来に比して小さくでき、装置の小型化に寄与することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における第１の例としてのパワーアンプの基本構成例を示す構成図である。
【図２】本発明の実施の形態における第２の例としてのパワーアンプの具体的回路例を示す回路図である。
【図３】本発明のパワーアンプにおける出力特性のシュミレーション結果の例を示す特性線図であり、図３（ａ）は出力電圧特性を、図３（ｂ）は出力電流特性を示す特性線図である。
【図４】従来の回路における出力特性のシュミレーション結果の例を示す特性線図であり、図４（ａ）は出力電圧特性を、図４（ｂ）は出力電流特性を示す特性線図である。
【図５】従来パワーアンプの回路例を示す回路図である。
【符号の説明】
１…差動増幅回路
２…ボルテージフォロア回路
３…出力回路
４…差動増幅器
７…第１のトランジスタ
８…第２のトランジスタ
９…第３のトランジスタ
１３…第７のトランジスタ
１４…第８のトランジスタ
１９…第１の出力用増幅器
２０…第２の出力用増幅器
２１…カレントミラー回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a power amplifier for amplifying power of a low-frequency signal such as a so-called audio signal, and more particularly to a circuit for reducing power consumption of a circuit.
[0002]
[Prior art]
Conventionally, as these various circuits, for example, the one shown in FIG. 5 is known and well known.
In other words, the conventional power amplifier will be described with reference to the same drawing. First, the power amplifier includes a differential amplifier Amp1 having a differential output terminal and differential output signals of the differential amplifier Amp1. And an amplifier circuit using transistors Q1 to Q4 for amplification.
A signal having the same amplitude is applied to the inverting input terminal (−IN) and the non-inverting input terminal (+ IN) of the differential amplifier Amp1, respectively, and an inverting output signal obtained by inverting and amplifying the input signal is provided on the output side. Two differential output signals with a non-inverted output signal obtained by non-inverted amplification of the input signal are obtained.
[0003]
One of the two differential output signals is applied to the base of the transistor Q2, amplified by the transistor Q2, and a so-called current mirror circuit comprising transistors Q5 and Q6 connected to the collector side of the transistor Q2. Via the output terminal. The other of the two differential output signals of the differential amplifier circuit Amp1 is applied to the base of the transistor Q4, amplified by the transistor Q4, and output to the output terminal.
[0004]
[Problems to be solved by the invention]
In the circuit as described above, the output voltage gain of the differential amplifier Amp1 is a resistor that determines the bias of the transistor Q2, and at the same time, the bias of the resistor R1 and the transistor Q4 that also serve as the load resistance of the differential amplifier Amp1. Are determined by the respective sizes of the resistors R2 which are also the load resistors of the differential amplifier Amp1, and from the viewpoint of increasing the voltage gain, the values of these resistors R1 and R2 are determined. However, from the viewpoint of making the bias of the transistors Q2 and Q4 appropriate, the value can be made too large, and eventually the voltage gain of the differential amplifier Amp1 is made sufficiently large. It is not possible.
Therefore, if a large voltage gain is to be obtained as the final output, it is necessary to provide a plurality of amplifier circuits on the rear stage side, leading to an increase in so-called gain stages. In other words, the number of elements increases, which means an increase in the rotation of the signal phase, which causes circuit instability.
[0005]
In the case of the above-described configuration, Schottky diodes D1 and D2 having low forward voltages are required to prevent saturation of the output stage of the differential amplifier Amp1. This is due to the circuit configuration of the final output stage of the differential amplifier Amp1. That is, the final output stage of the differential amplifier Amp1, for example, connects the emitter of a pnp-type transistor to the power supply side and the emitter of an npn-type transistor to the ground side, and connects the collectors to each other and outputs this connection point. The terminal is configured. In such a configuration, when the npn-type transistor is completely saturated, that is, when the so-called VCE between the collector and the emitter becomes zero, the operation speed when the npn-type transistor returns from such a state to the non-conductive state. As a result, the output waveform is distorted. Therefore, by connecting the previous Schottky diodes D1 and D2 to the output terminal of the differential amplifier Amp1, the voltage at this output point, that is, the VCE when the npn-type transistor in the final output stage as described above becomes conductive is obtained. Therefore, at least the forward voltage of the Schottky diode is maintained and the saturation state is prevented, and the inconvenience as described above is avoided.
[0006]
However, especially in the case where the above-described circuit is integrated into an IC, if such a Schottky diode is required, the manufacturing process is limited, and the cost increases due to the increase in manufacturing cost. Result.
Further, in the above-described conventional circuit, the output voltage gain of the differential amplifier is not sufficient, so that the rise of the output transistors Q4 and Q6 becomes slow. Therefore, the base-emitter voltage VBE of the output transistor peculiar to the class B amplifier. The output distortion caused by this becomes large. In order to suppress this output distortion, it is necessary to pass a so-called idling current of several mA through the output transistor even when there is no input signal, leading to an increase in power consumption of the entire circuit.
[0007]
The present invention has been made in view of the above circumstances, and provides a power amplifier that has a circuit configuration that does not cause a limitation of a manufacturing process when an IC is formed, and has low power consumption.
Another object of the present invention is to provide a power amplifier that does not require a large idling current to flow through a transistor in the output stage in order to improve output distortion and that has low output distortion.
Another object of the present invention is to provide a power amplifier that can amplify power without requiring an increase in a so-called gain stage and that requires less power consumption.
[0008]
[Means for Solving the Problems]
The power amplifier according to the invention of claim 1 is:
A differential amplifier circuit that outputs two differential output signals with respect to an input signal;
An output circuit that amplifies and outputs two differential output signals of the differential amplifier circuit;
A voltage holding circuit that holds a voltage on one output terminal side from which two differential output signals of the differential amplifier circuit are output according to the polarity of the differential output signal of the differential amplifier circuit at a predetermined voltage; It is provided.
[0009]
In such a configuration, the differential amplifier circuit is preferably a so-called current output type. Therefore, the input impedance only from the differential amplifier circuit side can be increased, and a large gain can be easily obtained.
In addition, according to the polarity of the two differential output signals of the differential amplifier circuit, the voltage on either output terminal side is held at a predetermined voltage by the voltage holding circuit. In contrast, it is not necessary to adopt a circuit configuration in which a forward voltage, for example, a Schottky diode, is provided in order to prevent output voltage saturation of the preceding circuit of the output circuit. In such a case, there are no restrictions on the manufacturing process as in the prior art.
[0010]
In particular, the differential amplifier circuit uses a current output type differential amplifier that outputs a differential output signal,
The output circuit includes a current output type first output amplifier that amplifies the non-inverted output signal of the differential amplifier circuit;
A current mirror circuit that inverts the direction of the output current of the first output amplifier and outputs it to the output terminal;
A current output type second output amplifier that amplifies the inverted output signal of the differential amplifier circuit and outputs the amplified output signal to the output terminal is preferable.
The voltage holding circuit includes an operational amplifier in which a predetermined voltage is applied to one input terminal;
A switching element that selectively connects one of the differential output signal terminals of the differential amplifier circuit to the other input terminal of the operational amplifier according to the polarity of the differential output signal. With
It is preferable that the output signal of the operational amplifier is configured to be fed back to the other input terminal of the operational amplifier via the switching element.
[0011]
In such a configuration, the input impedance viewed from the input side of the current output type differential amplifier can be increased, and a large gain can be easily obtained.
Further, depending on the polarities of the two differential output signals of this differential amplifier, the voltage of one of the output terminals is changed to the other of the operational amplifier of the voltage holding circuit by the operation of the switching element of the voltage holding circuit. Applied to the input terminal, differential amplification with a predetermined voltage of one input terminal of the operational amplifier is performed, and the output of the operational amplifier is returned to the previous switching element, so that a so-called voltage follower operation can be obtained. The output side of either one of the differential amplifiers is held at a predetermined voltage. Therefore, unlike the prior art, it is not necessary to employ a circuit configuration in which an element having a low forward voltage, for example, a Schottky diode, is provided to prevent output voltage saturation of the previous circuit of the output circuit. When the entire power amplifier is made into an IC, there is no restriction on the manufacturing process as in the prior art.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 4.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, the basic configuration of the power amplifier in the embodiment of the present invention will be described with reference to FIG.
This power amplifier is roughly divided into a differential amplifier circuit 1, a voltage follower circuit 2, and an output circuit 3.
The differential amplifier circuit 1 is configured by using, for example, a known and well-known current output type differential amplifier 4, and two differential outputs can be obtained. Two output signals of the differential amplifier circuit 1 are applied to a voltage follower circuit 2 and an output circuit 3 described later, respectively.
The voltage follower circuit 2 as a voltage holding circuit is configured by using an operational amplifier 5, buffers 6a and 6b, and first to third transistors 7 to 9 as main components.
[0013]
That is, the non-inverting input terminal of the operational amplifier 5 is connected to the emitters and the collectors of the pnp-type first and second transistors connected in parallel with each other (in FIG. 1, "Q1" ”,“ Q2 ”) 7 and 8 are connected, and the inverting input terminal of the operational amplifier 5 is connected to the collector of a pnp-type third transistor (indicated as“ Q3 ”in FIG. 1) 9. Has been.
The emitters of the first to third transistors 7 to 9 are connected to the first constant current source 15, while the base of the first transistor 7 is the inverting output terminal of the differential amplifier 4 (in FIG. The base of the second transistor 8 is the non-inverting output terminal of the differential amplifier 4 (in FIG. 1, the output terminal on the side labeled “+”). In addition, a predetermined bias voltage Vb is applied to the base of the third transistor 9 while being connected to each other.
[0014]
Further, two buffers 6a and 6b are connected to the output terminal of the operational amplifier 5 so that the output signal is branched into two, and the output terminal of one buffer 6a is connected to the differential amplifier 4. Together with the inverting output terminal of the first output amplifier 19 constituting the output circuit 3 and the output terminal of the other buffer 6 b together with the non-inverting output terminal of the differential amplifier 4 as the second output circuit 3. Each is connected to the output amplifier 20.
Eventually, a voltage is applied to the non-inverting input terminal of the operational amplifier 5 via the first or second transistor 7 or 8, and is applied to the inverting input terminal via the third transistor 9. The output signal is fed back to the base side of the first to third transistors 7 to 9 through the buffers 6a and 6b, so that the first to third transistors 7 to 9, the operational amplifier 5, and The circuit comprising the buffers 6a and 6b operates as a so-called voltage follower as a whole (details will be described later).
[0015]
The output circuit 3 includes first and second output amplifiers 19 and 20 that perform inverting amplification and a current mirror circuit 21.
The first and second output amplifiers 19 and 20 are formed using, for example, current output type operational amplifiers. The output signal of the first output amplifier 19 is directly output to the output terminal 22 of the power amplifier, while the output signal of the second output amplifier 20 is passed through the current mirror circuit 21. After being inverted, it is applied to the output terminal 22, and two signals having a phase difference of 180 degrees can be obtained at the output terminal 22.
[0016]
Next, the operation of the power amplifier in the above configuration will be described.
First, when the signals input to the inverting input terminal and the non-inverting input terminal of the differential amplifier 4 are in a positive half cycle, the input amplified at the amplification factor of the differential amplifier 4 is input to the non-inverting output terminal. A positive half-cycle signal corresponding to the signal is output to the inverting output terminal, and a negative half-cycle signal corresponding to the input signal inverted and amplified with the amplification factor of the differential amplifier 4 is output. Become.
Since the base voltage of the first transistor 7 increases to the negative side, the first transistor 7 is in an operating state, and the voltage on the inverting output terminal side of the differential amplifier 4 is supplied to the operational amplifier via the first transistor 7. 5, while the base voltage of the second transistor 8 increases to the positive side, the second transistor 8 becomes non-operating.
[0017]
By the way, the bias voltage Vb is applied to the inverting input terminal of the operational amplifier 5 via the third transistor 9, and the output of the operational amplifier 5 is applied to the base of the first transistor 7 via the buffer 6a. Since this is fed back, this circuit portion around the operational amplifier 5 acts as a so-called voltage follower. As a result, the base side of the first transistor 7, that is, the inverting output terminal side of the differential amplifier 4 is held at substantially the bias voltage Vb.
On the other hand, the non-inverting output terminal side of the differential amplifier 4 is not held at the bias voltage Vb, unlike the inverting output terminal side, so that the non-inverting output signal is applied to the second output amplifier 20 of the output circuit 3. It will be.
Therefore, since the input stage of the first output amplifier 19 of the output circuit 3 is held at the bias voltage Vb, only a constant current flows on the output side, but the second output Since the non-inverted output signal of the differential amplifier 4 is applied to the amplifier 20, the signal obtained by inverting and amplifying the non-inverted output signal is output to the output side of the second output amplifier 20. It will be. The output signal of the second output amplifier 20 is output to the output terminal 22 by changing the direction of the current by the current mirror circuit 21.
That is, an amplified signal having a positive half cycle similar to the input signal is obtained at the output terminal 22.
[0018]
On the other hand, when a negative half cycle is input as the input signal of the differential amplifier 4, the non-inverting output terminal of the differential amplifier 4 corresponds to the input signal amplified by the amplification factor of the differential amplifier 4. The negative half-cycle signal is output to the inverting output terminal as the positive half-cycle signal corresponding to the input signal that is inverted and amplified with the amplification factor of the differential amplifier 4.
In this case, a positive voltage is applied to the base of the first transistor 7 and a negative voltage is applied to the base of the second transistor 8, contrary to the case where the input signal described above has a positive half cycle. Are applied, and the first transistor 7 is deactivated, while the second transistor 8 is activated.
Therefore, the base side of the second transistor 8, that is, the non-inverting output terminal side of the differential amplifier 4 is held at the bias voltage Vb, while the base side of the first transistor 7, that is, the differential amplifier 4. On the inverting output terminal side, a voltage change corresponding to a signal obtained by inverting and amplifying the input signal to the differential amplifier 4 occurs.
Therefore, the inverted output signal from the differential amplifier 4 is inverted and amplified by the first output amplifier 19 of the output circuit 3 and is output to the output terminal 22. As a result, the output terminal 22 has a negative value corresponding to the input signal. A half-cycle signal is obtained.
In this power amplifier, as described above, since the output side of the differential amplifier 4 is clamped to a predetermined bias voltage Vb, the difference is prevented from the viewpoint of preventing the saturation of the output of the differential amplifier 4 as in the prior art. There is no need to provide a Schottky diode having a low forward voltage on the output side of the dynamic amplifier 4.
[0019]
Next, a more specific circuit configuration example will be described with reference to FIG. The same components as those in the basic circuit example shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. In the following description, different points will be mainly described. And
First, the circuit configuration will be described. This power amplifier is roughly divided into a differential amplifier circuit 1, a voltage follower circuit 2, and an output circuit 3, as shown in FIG. It is the same thing.
The differential amplifier circuit 1 is configured by using a current output type differential amplifier 4 as in the circuit shown in FIG.
[0020]
The voltage follower circuit 2 is the same as the circuit example shown in FIG. 1 in that the first to third transistors 7 to 9 are connected to the input stage of the operational amplifier 5. The connection with the inverting and non-inverting input terminals is exactly the reverse of the previous case. That is, the emitters of the first to third transistors 7 to 9 are connected to each other and connected to the first constant current source 15, but the collectors of the first and second transistors 7 and 8 are not changed. Are connected to the inverting input terminal of the operational amplifier 5, and the collector of the third transistor 9 is connected to the non-inverting input terminal.
[0021]
Further, in order to generate the baice voltage Vb, a second constant current source 16 and a so-called diode-connected sixth transistor (denoted as “Q6” in FIG. 2) 12 are provided between the power supply voltage Vcc and the ground. Are connected in series. That is, the npn-type sixth transistor 12 has a base and a collector connected to each other, and is connected to the base of the third transistor 9 and the second constant current source 16, while the emitter is connected to the ground. The constant voltage generated by supplying the constant current I2 from the second constant current source 16 to the diode-connected sixth transistor 12 is applied to the base of the third transistor 9 as the baice voltage Vb. It has become so.
[0022]
Further, one buffer 6a is composed of a pnp-type fifth transistor (denoted as “Q5” in FIG. 2) 11 and a fourth constant current source 18, and the other buffer 6b is composed of a pnp-type fourth transistor. (Indicated as “Q4” in FIG. 2) 10 and the third constant current source 17, respectively.
Specifically, the power supply voltage Vcc is applied to the emitters of the fourth transistor 10 and the fifth transistor 11, and the collector of the fourth transistor 10 is connected to the third constant current. In addition to being connected to the source 17, it is connected to the non-inverting output terminal of the differential amplifier 4 and the base of the first transistor 7, and this connection point is further connected to a seventh transistor (in FIG. 2) constituting the output circuit 3. Is represented by “Q7”).
The collector of the fifth transistor 11 is connected to the fourth constant current source 18 and is connected to the inverting output terminal of the differential amplifier 4 and the base of the second transistor 8. The output circuit 3 is connected to the base of an eighth transistor 14 (denoted as “Q8” in FIG. 2).
The bases of the fourth transistor 10 and the fifth transistor 11 are connected to the output terminal of the operational amplifier 5, and the fourth or fifth transistor 10, 11 and the first transistor 7 or the The output signal of the operational amplifier 5 is fed back to the input side via the two transistors 8 so that a so-called voltage follower operation is obtained.
[0023]
The output circuit 3 includes an npn-type seventh transistor 13 that amplifies the non-inverted output signal of the differential amplifier 4 and a pnp-type for inverting the direction of the output current of the seventh transistor 13. A current mirror circuit 21 composed of ninth and tenth transistors (represented as “Q9” and “Q10” in FIG. 2) 15 and 16, respectively, and an npn for amplifying the inverted output signal of the differential amplifier 4 And an eighth transistor 14 of the type.
That is, as described above, the non-inverted output signal of the differential amplifier 4 is applied to the base of the seventh transistor 13, while its collector is connected to the collector of the ninth transistor 15. The emitter is connected to ground.
Further, as described above, the inverted output signal of the differential amplifier 4 is applied to the base of the eighth transistor 14, while its collector is connected to the output terminal 22, and its emitter is It is designed to be connected to ground.
The current mirror circuit 21 includes ninth and tenth transistors 15 and 16, and the power supply voltage Vcc is applied to the emitters of the ninth and tenth transistors 15 and 16, respectively. The bases of the ninth and tenth transistors 15 and 16 are connected to each other, and the base and collector of the ninth transistor 15 are connected to each other, so that the ninth transistor 15 has a so-called diode connection. . The collector of the tenth transistor 16 is connected to the output terminal 22, and the collector of the tenth transistor 16 and the collector of the eighth transistor 14 are connected via the output terminal 22. It has become.
[0024]
Next, the operation in the above configuration will be described.
First, when the signals input to the inverting input terminal and the non-inverting input terminal of the differential amplifier 4 are in a positive half cycle, the input amplified at the amplification factor of the differential amplifier 4 is input to the non-inverting output terminal. A positive half-cycle signal corresponding to the signal is output to the inverting output terminal, and a negative half-cycle signal corresponding to the input signal inverted and amplified with the amplification factor of the differential amplifier 4 is output. Become.
Then, since the base voltage of the first transistor 7 increases to the positive side, the first transistor 7 becomes non-operating, while the base voltage of the second transistor 8 increases to the negative side. The transistor 8 of the second transistor 8 is in an operating state, and the point C (see FIG. 2) through the second transistor 8, that is, the inverting output terminal of the differential amplifier 4, the collector of the fifth transistor 11, and the second transistor The voltage at the connection point with the base of 8 is applied to the inverting input terminal of the operational amplifier 5.
[0025]
By the way, the non-inverting input terminal of the operational amplifier 5 is connected to the base of the third transistor 9, the second constant current source 16, and the collector and base of the sixth transistor 12 via the third transistor 9. A constant voltage generated at a point A, which is a connection point between and, is applied as a bias voltage Vb. Moreover, since the output of the operational amplifier 5 is fed back to the base of the second transistor 8 via the fifth transistor 11, this circuit portion centered on the operational amplifier 5 acts as a so-called voltage follower. It becomes. As a result, the previous point C is held at the voltage at point A, that is, is held at substantially the bias voltage Vb.
On the other hand, the non-inverting output terminal side of the differential amplifier 4, that is, the non-inverting output terminal of the differential amplifier 4, the collector of the fourth transistor 10, the third constant current source 17, and the first transistor 7 Unlike the point C, the potential at the point B, which is a connection point with the base, is not held at the bias voltage Vb, so that the non-inverted output signal is applied to the base of the seventh transistor 13 of the output circuit 3. .
[0026]
Accordingly, since the base voltage of the eighth transistor 14 of the output circuit 3 is held at the bias voltage Vb, the eighth transistor 14 acts as a constant current source, and the output side has a constant voltage. Current flows. On the other hand, the seventh transistor 13 acts as an amplifier, and a current obtained by amplifying the non-inverted output signal of the differential amplifier 4 flows on the collector side thereof. As a result of reversing the direction of the current, a current having a magnitude corresponding to the collector current of the seventh transistor 13 flows from the output terminal 22 toward an external load (not shown). In other words, an amplified signal having a positive half cycle similar to that of the input signal is obtained from the output terminal 22.
[0027]
On the other hand, when a negative half cycle is input as the input signal of the differential amplifier 4, the non-inverting output terminal of the differential amplifier 4 corresponds to the input signal amplified by the amplification factor of the differential amplifier 4. The negative half-cycle signal is output to the inverting output terminal as the positive half-cycle signal corresponding to the input signal that is inverted and amplified with the amplification factor of the differential amplifier 4.
In this case, contrary to the case where the input signal described above has a positive half cycle, a positive voltage is applied to the base of the second transistor 8 and a negative voltage is applied to the base of the first transistor 7. Are applied, and the second transistor 8 becomes non-operating, while the first transistor 7 becomes active.
For this reason, the base side of the first transistor 7, that is, the point B is held at the bias voltage Vb, while the base side of the second transistor 8, that is, the point C corresponds to the inverted output signal of the differential amplifier 4. Voltage change will occur.
Therefore, in this case, the inverted output signal of the differential amplifier 4 is amplified by the eighth transistor 14 and output to the output terminal 22 as a negative half-cycle signal corresponding to the input signal. . On the other hand, the seventh transistor 13 acts as a constant current source, and a constant current flows to the collector side.
[0028]
By the way, in the power amplifier having the above configuration, when there is no input signal to the differential amplifier 4, that is, when there is no signal, a so-called idling current in the output circuit 3 is as described below.
First, when there is no signal, the sixth transistor 12 and the seventh transistor 13 can be regarded as a so-called current pair constituting a so-called current mirror circuit, and the sixth transistor 12 and the eighth transistor 14 are also the same. Is taken as the current pair.
A constant current I2 from the second constant current source 16 always flows through the sixth transistor 12, and when there is no signal, the current I2 is the current pair of the seventh and eighth transistors 13 and 14, respectively. Is divided according to the area ratio of the output current, and this current is the idling current I in the output stage. ₀ It becomes. Therefore, the idling current I ₀ Can be represented by the following formula.
[0029]
I ₀ = I2 (A _Q6 / 2A _Q7 Or
[0030]
I ₀ = I2 (A _Q6 / 2A _Q8 )
[0031]
Where A _Q6 Is the area of the sixth transistor 12, A _Q7 Is the area of the seventh transistor 13, A _Q8 These represent the areas of the eighth transistor 14 respectively.
Therefore, by appropriately selecting the areas of the sixth to eighth transistors 12 to 14, unlike the conventional technique, the idling current can be easily set to the minimum necessary level, and thus the power consumption Can be reduced.
[0032]
FIG. 3 shows the simulation result of the output characteristic in the power amplifier according to the present invention, and FIG. 4 shows the simulation result of the output characteristic in the conventional circuit. The output characteristic will be described below.
In the power amplifier according to the present invention, since the bias to the output transistors (seventh and eighth transistors 13 and 14) can be ensured larger than that in the conventional circuit, the rise of the output transistor is less than the conventional one (see FIG. 4 (b)) (see FIG. 3 (b)). For this reason, unlike the prior art, it is not necessary to flow a large amount of idling current in order to make the rise of the output transistor steep.
3 and 4, Qa means an output transistor at the time of simulation corresponding to Q10 described above, and Qb means an output transistor at the time of simulation corresponding to Q8 described above.
[0033]
The types of transistors in the above-described embodiments of the present invention are merely examples, and it is a matter of course that the same can be realized by replacing the pnp type with the npn type and the npn type with the pnp type. A transistor other than a bipolar transistor such as a field effect transistor (FET) may be used.
[0034]
【The invention's effect】
As described above, according to the present invention, a configuration in which a large gain can be obtained with as few amplification stages as possible, an output current rises well, and power consumption is relatively small can be achieved. Unlike the case of the differential amplifier circuit, the saturation is prevented without providing a diode having a low forward voltage such as a Schottky diode to prevent the output saturation of the differential amplifier circuit. Thus, a power amplifier suitable for an IC can be provided.
In particular, by using a current output type circuit, the input impedance can be easily increased. Therefore, unlike the prior art, power amplification is possible without requiring an increase in so-called gain stage. Furthermore, since the amplified signal applied to the output circuit can be easily increased as compared with the conventional case, unlike the conventional case, an output signal with a sharp output current rise and less output distortion can be obtained. In addition, for this purpose, a so-called idling current in the output circuit can be reduced, and power consumption can be reduced.
Furthermore, a Schottky diode is provided to prevent saturation of the transistor in the circuit, and a conventional circuit configuration in which the diode and the transistor are connected in series between the power source and the ground is not required. The power supply voltage can be reduced as compared with the conventional case, which can contribute to downsizing of the apparatus.
[Brief description of the drawings]
FIG. 1 is a configuration diagram showing a basic configuration example of a power amplifier as a first example in an embodiment of the present invention;
FIG. 2 is a circuit diagram showing a specific circuit example of a power amplifier as a second example in the embodiment of the present invention;
FIG. 3 is a characteristic diagram showing an example of a simulation result of output characteristics in the power amplifier of the present invention, FIG. 3 (a) is an output voltage characteristic, and FIG. 3 (b) is a characteristic diagram showing an output current characteristic. It is.
4 is a characteristic diagram showing an example of a simulation result of output characteristics in a conventional circuit, FIG. 4 (a) is an output voltage characteristic, and FIG. 4 (b) is a characteristic diagram showing an output current characteristic. .
FIG. 5 is a circuit diagram showing a circuit example of a conventional power amplifier.
[Explanation of symbols]
1 ... Differential amplifier circuit
2 ... Voltage follower circuit
3. Output circuit
4 ... Differential amplifier
7: First transistor
8 ... second transistor
9 ... Third transistor
13: Seventh transistor
14: Eighth transistor
19: First output amplifier
20 ... Second output amplifier
21 ... Current mirror circuit

Claims

A differential amplifier circuit that outputs two differential output signals with respect to an input signal;
An output circuit that amplifies and outputs two differential output signals of the differential amplifier circuit;
A voltage holding circuit for holding a voltage at one output terminal to which two differential output signals of the differential amplifier circuit are output in accordance with the polarity of the differential output signal of the differential amplifier circuit at a predetermined voltage;
A power amplifier comprising:

While the differential amplifier circuit uses a current output type differential amplifier that outputs a differential output signal,
The output circuit includes a current output type first output amplifier that amplifies the non-inverted output signal of the differential amplifier circuit;
A current mirror circuit that inverts the direction of the output current of the first output amplifier and outputs it to the output terminal;
A current output type second output amplifier that amplifies the inverted output signal of the differential amplifier circuit and outputs the amplified output signal to the output terminal;
The power amplifier according to claim 1, further comprising:

The voltage holding circuit includes an operational amplifier in which a predetermined voltage is applied to one input terminal,
A switching element that selectively connects one of the differential output signal terminals of the differential amplifier circuit to the other input terminal of the operational amplifier according to the polarity of the differential output signal. With
3. The power amplifier according to claim 2, wherein an output signal of the operational amplifier is fed back to the other input terminal of the operational amplifier via the switching element.

The switching element includes two pnp transistors, and the emitters of the two pnp transistors are connected to each other and to a constant current source, while the collectors are connected to each other and an operational amplifier. The base of one of the two pnp transistors is connected to one differential output signal terminal of the differential amplifier circuit, and the base of the other transistor is the differential amplifier circuit 4. The power amplifier according to claim 3, wherein the power amplifier is connected to the other differential output signal terminal.

5. The power amplifier according to claim 4, wherein an npn type transistor is used instead of the pnp type transistor.

5. The power amplifier according to claim 4, wherein a field effect transistor is used in place of the pnp type transistor.