JPS6119545Y2 - - Google Patents

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JPS6119545Y2
JPS6119545Y2 JP1979093671U JP9367179U JPS6119545Y2 JP S6119545 Y2 JPS6119545 Y2 JP S6119545Y2 JP 1979093671 U JP1979093671 U JP 1979093671U JP 9367179 U JP9367179 U JP 9367179U JP S6119545 Y2 JPS6119545 Y2 JP S6119545Y2
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transistor
base
emitter
transistors
switching
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Description

【考案の詳細な説明】 本考案はB級増幅動作の場合とほぼ同じ電力効
率で動作し、かつスイツチング歪の発生しない電
力増幅回路に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a power amplifier circuit that operates with almost the same power efficiency as a class B amplifier operation and does not generate switching distortion.

従来、オーデイオ用の電力増幅回路にはシング
ルエンデツトプツシユプル(以下SEPPと略記す
る。)回路が多用され、特に電力効率の良好なた
めに所定のアイドリグン電流を流す様にはする
が、B級増幅動作をするようにバイアスしたB級
SEPP電力増幅回路が採用されている。
Conventionally, single-ended push-pull (hereinafter abbreviated as SEPP) circuits have been frequently used in power amplifier circuits for audio, and in order to achieve particularly good power efficiency, a predetermined idle current flows. Class B biased to perform class amplification operation
SEPP power amplifier circuit is adopted.

しかるにB級SEPP電力増幅回路は正の半サイ
クルの入力信号の入力期間と負の半サイクルの入
力信号の入力期間とでは、負荷に電流を供給する
トランジスタは異なり、入力信号の正負の半サイ
クルの期間の切替りに応じてトランジスタのスイ
ツチングが行われ、トランジスタのキヤリヤ蓄積
効果などに起因してスイツチング歪が発生する欠
点があつた。
However, in a class B SEPP power amplifier circuit, the transistors that supply current to the load are different depending on the input period of the positive half cycle of the input signal and the input period of the input signal of the negative half cycle; Switching of the transistor is performed in accordance with the switching of the period, and there is a drawback that switching distortion occurs due to the carrier accumulation effect of the transistor.

本考案は上記にかんがみなされたもので、上記
の欠点を解消してB級増幅動作の場合とほぼ同じ
電力効率で動作し、入力信号の正、負の半サイク
ルの入力期間の切替りに応じてトランジスタをス
イツチングさせないようにした電力増幅回路を提
供することを目的とするものであつて、以下本考
案を実施例により説明する。
The present invention has been developed in consideration of the above, and eliminates the above drawbacks, operates with almost the same power efficiency as class B amplification, and responds to the switching of the input period of the positive and negative half cycles of the input signal. The object of the present invention is to provide a power amplification circuit that does not cause transistors to switch due to switching, and the present invention will be explained below using examples.

図面は本考案の一実施例の電力増幅回路の回路
図である。
The drawing is a circuit diagram of a power amplifier circuit according to an embodiment of the present invention.

本実施例の電力増幅回路は、出力段を構成する
トランジスタ1および2はそれぞれ各別にコレク
タを正および負の電源端子+Bおよび−Bに接続
し、エミツタを抵抗5および6を各別に通して一
端を接地した負荷7に接続してSEPP回路を構成
し、トランジスタ1の入力側にはベース接地のト
ランジスタ3を通して入力信号が印加されるよう
に、トランジスタ2の入力側にはベース接地のト
ランジスタ4を通して入力信号が印加される様に
構成し、トランジスタ3と4のエミツタ間に電圧
増幅段(図示していない。)の出力電流により一
定電圧のバイアス電圧を発生するバイアス回路8
が接続してある。一方、トランジスタ3および4
のベース・エミツタ間に、流れる電流によりトラ
ンジスタ3および4をオン状態にする電圧を発生
する抵抗9および10を各別に接続し、トランジ
スタ3のベースとトランジスタ1のエミツタとの
間に直列接続した複数のダイオード11を、トラ
ンジスタ2のエミツタとトランジスタ4のベース
との間に直列接続した複数のダイオード12をそ
れぞれ接続し、トランジスタ3のベースとトラン
ジスタ2のエミツタとの間におよびトランジスタ
4のベースとトランジスタ1のエミツタとの間に
それぞれ各別の抵抗13および14を接続して構
成する。
In the power amplifier circuit of this embodiment, transistors 1 and 2 constituting the output stage have their collectors connected to positive and negative power supply terminals +B and -B, respectively, and their emitters are connected to one end through resistors 5 and 6, respectively. is connected to a grounded load 7 to form a SEPP circuit, and an input signal is applied to the input side of transistor 1 through a transistor 3 whose base is grounded, and to the input side of transistor 2 through a transistor 4 whose base is grounded. A bias circuit 8 configured to receive an input signal and generate a constant bias voltage between the emitters of transistors 3 and 4 using the output current of a voltage amplification stage (not shown).
is connected. On the other hand, transistors 3 and 4
A plurality of resistors 9 and 10 are connected in series between the base of transistor 3 and the emitter of transistor 1, and resistors 9 and 10 are connected separately between the base and emitter of transistors 3 and 4 to generate a voltage that turns on transistors 3 and 4 by the flowing current. A diode 11 is connected in series between the emitter of transistor 2 and the base of transistor 4, and a plurality of diodes 12 are respectively connected between the base of transistor 3 and the emitter of transistor 2, and between the base of transistor 4 and the base of transistor 4. 1, and separate resistors 13 and 14 are connected between the two emitters.

上記の如く構成した電力増幅回路においてバイ
アス回路8の電圧はこの電力増幅回路がほぼB級
増幅動作を行うように設定してある。
In the power amplifier circuit configured as described above, the voltage of the bias circuit 8 is set so that the power amplifier circuit performs approximately class B amplification operation.

そこで無入力信号時には、トランジスタ3はバ
イアス回路8の電圧によつて流れる電流にて抵抗
9と13の電圧降下により常にオン状態となるよ
うに設定されており、同様にトランジスタ4は抵
抗10と14の電圧降下により常にオン状態とな
る様に設定されており、トランジスタ1および2
はトランジスタ3および4のコレクタ電流により
常にオン状態となる様に設定されている。トラン
ジスタ1および2の無入力時の電流はトランジス
タ3および4のベース・エミツタ間の電圧VBE
ダイオード11および12の両端の電圧降下、抵
抗5および6の抵抗値で定まる。
Therefore, when there is no input signal, the transistor 3 is set to be always on due to the voltage drop across the resistors 9 and 13 due to the current flowing by the voltage of the bias circuit 8. Transistors 1 and 2 are set to always be in the on state due to a voltage drop in
is set to be always on due to the collector currents of transistors 3 and 4. The current of transistors 1 and 2 when there is no input is the voltage between the base and emitter of transistors 3 and 4, V BE ,
It is determined by the voltage drop across diodes 11 and 12 and the resistance values of resistors 5 and 6.

この電力増幅回路に正の半サイクルの期間の入
力信号が印加されている場合、トランジスタ3お
よび4のエミツタ電位は正方向に移動し、トラン
ジスタ1のベースには無入力信号時のベース電流
に入力信号が重畳された電流が流入し、トランジ
スタ1のエミツタには入力信号を増幅した電流が
流れ、抵抗5を通して負荷7に流入し、負荷7に
入力信号を増幅した電力を発生させる。トランジ
スタ4はオフ方向に移行しようとする。一方、ト
ランジスタ1のエミツタ電流の増加があつた場
合、トランジスタ3のベース・エミツタ間の電圧
BEおよびダイオード11の両端間の電位差には
殆んど変化はないが、抵抗5に発生する電圧降下
は増大する。この抵抗5に発生する電圧降下の増
加によりダイオード12はオフ状態となる。しか
し、抵抗14の両端の電圧は一定で変わらず、
又、抵抗10,14のみでトランジスタ4はオン
出来る様にバイアスがかけられている為、トラン
ジスタ4はオフ状態にはならず、オン状態に維持
され、従つてトランジスタ2もオフ状態になるこ
とは無く、オン状態に維持される。
When a positive half-cycle input signal is applied to this power amplifier circuit, the emitter potentials of transistors 3 and 4 move in the positive direction, and the base current of transistor 1 is input to the base current when there is no input signal. A current with a superimposed signal flows in, and a current that amplifies the input signal flows through the emitter of transistor 1, flows into load 7 through resistor 5, and causes load 7 to generate power that is the amplified input signal. Transistor 4 tends to turn off. On the other hand, when the emitter current of transistor 1 increases, there is almost no change in the voltage V BE between the base and emitter of transistor 3 and the potential difference between both ends of diode 11, but a voltage drop occurs across resistor 5. increases. This increase in voltage drop occurring across resistor 5 causes diode 12 to turn off. However, the voltage across the resistor 14 is constant and does not change.
Also, since the transistor 4 is biased so that it can be turned on only by the resistors 10 and 14, the transistor 4 is not turned off but is maintained in the on state, and therefore the transistor 2 is also not turned off. No, it remains on.

また一方、ダイオード12のオフ状態となつた
とき、ダイオード12のキヤリヤ蓄積効果によつ
てダイオード12の逆方向にスイツチング電流が
流れるが、このスイツチング電流に対して、ダイ
オード12→抵抗6→抵抗5→抵抗14→ダイオ
ード12の径路が存在するため、この径路をスイ
ツチング電流が流れてキヤリアを逃すので、ダイ
オード12のスイツチングはこの径路のインピー
ダンスを小さくすることにより急速に行われ、ダ
イオード12のスイツチングによるスイツチング
歪も殆んど発生しない。
On the other hand, when the diode 12 is turned off, a switching current flows in the opposite direction of the diode 12 due to the carrier accumulation effect of the diode 12. Since there is a path from the resistor 14 to the diode 12, the switching current flows through this path and misses the carrier, so the switching of the diode 12 is performed rapidly by reducing the impedance of this path, and the switching due to the switching of the diode 12 Almost no distortion occurs.

また負の半サイクルの入力信号が印加されてい
る場合の動作も上記と同様であるため、その詳細
な説明は省略するが、この場合も増幅作用に直接
寄与しないトランジスタ3および1もオフ状態と
なることはなく、オン状態に維持される。またダ
イオード11のスイツチングも急速に行われる。
Furthermore, since the operation when a negative half-cycle input signal is applied is the same as above, a detailed explanation thereof will be omitted, but in this case as well, transistors 3 and 1, which do not directly contribute to the amplification effect, are also in the off state. It never turns on and remains on. The switching of diode 11 also occurs rapidly.

従つて入力信号の極性にかかわらず、また入力
信号の極性の切替り時においてもトランジスタ
1,2,3および4はオフ状態となることはなく
常にオン状態に維持され、スイツチングすること
が無いためスイツチング歪の発生することはな
い。またダイオードのスイツチングによるスイツ
チング歪も殆んどない。また、増幅作用に寄与し
負荷に電流を供給するトランジスタは入力信号の
極性によつて変り、その電力効率はB級増幅動作
の場合とほぼ同じである。
Therefore, regardless of the polarity of the input signal, or even when the polarity of the input signal is switched, transistors 1, 2, 3, and 4 are always maintained in the on state without turning off, and there is no switching. No switching distortion occurs. There is also almost no switching distortion due to diode switching. Further, the transistor that contributes to the amplification action and supplies current to the load changes depending on the polarity of the input signal, and its power efficiency is approximately the same as in the case of class B amplification operation.

またダイオード11の陰極の接続点をトランジ
スタ1のエミツタからそのベースへ、ダイオード
12の陽極の接続点をトランジスタ2のエミツタ
からそのベースへ変更しても差支えない。この場
合はトランジスタ3および4のベース・コレクタ
間にダイオード11,12により直接に逆方向電
圧が印加され、前記と同様の作用が行われ、同じ
効果を得るとができる。
Further, the connection point of the cathode of the diode 11 may be changed from the emitter of the transistor 1 to its base, and the connection point of the anode of the diode 12 may be changed from the emitter of the transistor 2 to its base. In this case, a reverse voltage is directly applied between the bases and collectors of transistors 3 and 4 by diodes 11 and 12, and the same effect as described above is performed and the same effect can be obtained.

またダイオード11および12に直列接続した
複数のダイオードを用いたのは増幅作用中のトラ
ンジスタ3または4のベース・コレクタ間電圧を
かせぐためである。
The reason why a plurality of diodes connected in series to diodes 11 and 12 is used is to increase the base-collector voltage of transistor 3 or 4 during amplification.

以上説明した如く本考案によれば、入力信号の
極性にかかわらず総てのトランジスタは常にオン
状態で動作し、スイツチングすることはなく、ス
イツチング歪が発生することはない。
As explained above, according to the present invention, all transistors always operate in the on state regardless of the polarity of the input signal, and switching does not occur, so that switching distortion does not occur.

また入力信号の極性により負荷に電流を流すト
ランジスタは入れ替り、その電力効率はB級増幅
動作の場合とほぼ同様である。
Furthermore, the transistors that cause current to flow through the load are switched depending on the polarity of the input signal, and the power efficiency is almost the same as in the case of class B amplification operation.

【図面の簡単な説明】[Brief explanation of the drawing]

図面は本考案の一実施例の回路図。 1,2,3および4……トランジスタ、7……
負荷、8……バイアス回路。
The drawing is a circuit diagram of an embodiment of the present invention. 1, 2, 3 and 4...transistor, 7...
Load, 8...bias circuit.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] エミツタとそれぞれ各別に第1のおよび第2の
抵抗を通して負荷に接続した第1のおよび第2の
トランジスタからなるシングルエンテツトプツシ
ユプル増幅回路に、第1のおよび第2のトランジ
スタの入力側に各別に、それぞれのエミツタ間に
一定電圧のバイアスを与えるバイアス回路を接続
したベース接地の第3のおよび第4のトランジス
タを接続し、第3のおよび第4のトランジスタの
ベース・エミツタ間に各別に第3のおよび第4の
抵抗をそれぞれ接続し、第3のトランジスタのベ
ースと第1のトランジスタのエミツタもしくはベ
ースとの間に、および第2のトランジスタのエミ
ツタもしくはベースと第4のトランジスタのベー
スとの間に各別に少なくとも1個のダイオードを
それぞれ接続し、第3のトランジスタのベースと
第2のトランジスタのエミツタとの間に、および
第4のトランジスタのベースと第1のトランジス
タのエミツタとの間に各別に第5のおよび第6の
抵抗を接続してなることを特徴とする電力増幅回
路。
A single-entity push-pull amplifier circuit consisting of a first and second transistor connected to the emitter and a load through first and second resistors, respectively, is connected to the input side of the first and second transistors. Separately, a third and fourth transistor with a common base connected to a bias circuit that applies a constant voltage bias between each emitter is connected, and a separate transistor is connected between the base and emitter of the third and fourth transistors. 3 and a fourth resistor are connected, respectively, between the base of the third transistor and the emitter or base of the first transistor, and between the emitter or base of the second transistor and the base of the fourth transistor. At least one diode is connected between the base of the third transistor and the emitter of the second transistor, and between the base of the fourth transistor and the emitter of the first transistor. A power amplification circuit characterized in that a fifth and a sixth resistor are connected to each other separately.
JP1979093671U 1979-07-06 1979-07-06 Expired JPS6119545Y2 (en)

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4925785A (en) * 1972-08-17 1974-03-07
JPS5231788A (en) * 1975-09-04 1977-03-10 Matsushita Electric Ind Co Ltd Ultrasnic probe

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