JPS6119144A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6119144A JPS6119144A JP13961684A JP13961684A JPS6119144A JP S6119144 A JPS6119144 A JP S6119144A JP 13961684 A JP13961684 A JP 13961684A JP 13961684 A JP13961684 A JP 13961684A JP S6119144 A JPS6119144 A JP S6119144A
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- JP
- Japan
- Prior art keywords
- substrate
- element isolation
- opening
- oxide film
- ion implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野
本発明は半導体装置の製造方法に関し、特に集積回路に
おける素子分離領域の製造方法に関する。
おける素子分離領域の製造方法に関する。
（２）従来技術の説明
従来、半導体装置、特に集積回路の素子分離に関しては
、シリコン窒化膜をマスクとして基板に一部埋設せる厚
いフィールド酸化膜を形成する方法が主流であったが、
素子分離領域の大きさ・バーズビークの制御等の問題が
あυ、集積度を高める上での制限要因となってきている
。ために、近年種々の素子分離法の提案がなされている
が、いずれも素子分離端部の結晶欠陥の発生、素子分離
工程の複雑化による費用０時間の増加等の問題があり、
なお一層の改善が必要である。
、シリコン窒化膜をマスクとして基板に一部埋設せる厚
いフィールド酸化膜を形成する方法が主流であったが、
素子分離領域の大きさ・バーズビークの制御等の問題が
あυ、集積度を高める上での制限要因となってきている
。ために、近年種々の素子分離法の提案がなされている
が、いずれも素子分離端部の結晶欠陥の発生、素子分離
工程の複雑化による費用０時間の増加等の問題があり、
なお一層の改善が必要である。
（３）発明の目的
本発明の目的は、素子分離領域が小さく、素子分離端部
に結晶欠陥を生じない素子分離方法を、工程を複雑化す
ることなく得られる方法を提供することにある。
に結晶欠陥を生じない素子分離方法を、工程を複雑化す
ることなく得られる方法を提供することにある。
（４）発明の構成
本発明は、半導体基板表面の酸化膜に開口部を明け、該
開口部に基板と同じ導電型の不純物と酸素とをイオン注
入により高濃度に導入した後酸化して所定の形状を有す
る素子分離領域を得る工程を特徴とする半導体装置の製
造方法である。
開口部に基板と同じ導電型の不純物と酸素とをイオン注
入により高濃度に導入した後酸化して所定の形状を有す
る素子分離領域を得る工程を特徴とする半導体装置の製
造方法である。
（５）実施例
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の素子分離法の工程の流れ図である。
第１図（５）の工程は基板（ここではＰ型基板とする）
１を酸化して熱酸化膜２を得る工程である。
１を酸化して熱酸化膜２を得る工程である。
第１図（Ｂｌは、第１図（５）に通常の７オトレジスト
３にパターン転写後、酸化膜をエッチした基板１に対す
るイオン注入工程であシ、ポロンイオン及び酸素イオン
を開口部４全通して高濃度に注入する。
３にパターン転写後、酸化膜をエッチした基板１に対す
るイオン注入工程であシ、ポロンイオン及び酸素イオン
を開口部４全通して高濃度に注入する。
この時イオン打込エネルギーは適当に制御して濃度ピー
ク位置の基板表面よシの深さが後工程での酸化量により
決定される最適値となるように配慮することが望ましい
。第１図（Ｃ）はフォトレジスト３の剥離後の素子分離
酸化工程であシ、高イオン注入による結晶の格子乱れ、
酸素イオンの初期存在高不純物量による酸化速度の増大
を利用し、開口部付近の酸素供給量大による酸化速度の
増大とつシ合わせることにより、素子分離領域５の形状
を制御する。この時、素子分離に必要な寄性ＭＯ８効果
の防止は注入されたボロンイオンの拡散により行なわれ
る。また、酸化工程の雰囲気として水蒸気を微量添加す
ることにょシ形状の制御をよシ容易にすることは半導体
製造方法の一般的方法である。第１図（ト）は第１図（
ｑにレジスト６を塗布し、ドライエツチングにより平滑
にエツチングを行なう工程である。
ク位置の基板表面よシの深さが後工程での酸化量により
決定される最適値となるように配慮することが望ましい
。第１図（Ｃ）はフォトレジスト３の剥離後の素子分離
酸化工程であシ、高イオン注入による結晶の格子乱れ、
酸素イオンの初期存在高不純物量による酸化速度の増大
を利用し、開口部付近の酸素供給量大による酸化速度の
増大とつシ合わせることにより、素子分離領域５の形状
を制御する。この時、素子分離に必要な寄性ＭＯ８効果
の防止は注入されたボロンイオンの拡散により行なわれ
る。また、酸化工程の雰囲気として水蒸気を微量添加す
ることにょシ形状の制御をよシ容易にすることは半導体
製造方法の一般的方法である。第１図（ト）は第１図（
ｑにレジスト６を塗布し、ドライエツチングにより平滑
にエツチングを行なう工程である。
以上の工程により第１図（匂に示す平滑な素子分離済基
板７を得ることができる。
板７を得ることができる。
本製造方法によれば素子分離領域端部は酸化膜のみから
形成され、窒化膜を使用した場合の端部の結晶欠陥や窒
素汚染の問題は解消される。また、高イオン注入量によ
る酸化速度増から横方向への喰い込みや形状の問題も解
消され、素子分離領域を縮少することが可能となシ、集
積回路に適した素子分離を行なうことが可能となる。
形成され、窒化膜を使用した場合の端部の結晶欠陥や窒
素汚染の問題は解消される。また、高イオン注入量によ
る酸化速度増から横方向への喰い込みや形状の問題も解
消され、素子分離領域を縮少することが可能となシ、集
積回路に適した素子分離を行なうことが可能となる。
以上の実施例では基板をＰ型としたが、Ｎ型でも可能で
あることは明らかであシ、本発明の範囲に含まれる。ま
た、相補形半導体装置の製造にも使用可能であシ、本発
明の範囲に含まれる。
あることは明らかであシ、本発明の範囲に含まれる。ま
た、相補形半導体装置の製造にも使用可能であシ、本発
明の範囲に含まれる。
（６）発明の効果
本発明は以上説明したように、不純物イオン及び酸素イ
オンの同時注入法により、集積回路に適した素子分離を
行なえる効果がある。
オンの同時注入法により、集積回路に適した素子分離を
行なえる効果がある。
第１図は本発明の実施例の素子分離法を工程順に示す断
面図である。 １・・・・・・基板、２・・・・・・熱酸化膜、３・・
・・・・フォトレジスト、４・・・・・・酸化膜開口部
、５・・・・・・素子分離領域、６・・・・・・レジス
ト、７・・・・・・素子分離済基板。 箭Ｉ 図
面図である。 １・・・・・・基板、２・・・・・・熱酸化膜、３・・
・・・・フォトレジスト、４・・・・・・酸化膜開口部
、５・・・・・・素子分離領域、６・・・・・・レジス
ト、７・・・・・・素子分離済基板。 箭Ｉ 図
Claims (1)
- 半導体基板表面の酸化膜に開口部を形成し、該開口部に
基板と同じ導電型の不純物と酸素とをイオン注入により
導入する工程と、該基板を酸化して所定の形状を有する
素子分離領域を得る工程とを有することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13961684A JPS6119144A (ja) | 1984-07-05 | 1984-07-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13961684A JPS6119144A (ja) | 1984-07-05 | 1984-07-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6119144A true JPS6119144A (ja) | 1986-01-28 |
Family
ID=15249437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13961684A Pending JPS6119144A (ja) | 1984-07-05 | 1984-07-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6119144A (ja) |
-
1984
- 1984-07-05 JP JP13961684A patent/JPS6119144A/ja active Pending
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