JPS6118794B2 - - Google Patents

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JPS6118794B2
JPS6118794B2 JP11402078A JP11402078A JPS6118794B2 JP S6118794 B2 JPS6118794 B2 JP S6118794B2 JP 11402078 A JP11402078 A JP 11402078A JP 11402078 A JP11402078 A JP 11402078A JP S6118794 B2 JPS6118794 B2 JP S6118794B2
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Japan
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memory
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JP11402078A
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Jan Rui Jiroo Joruju
Anri Morie Jan
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SEE II II HANIIUERU BURU
Original Assignee
SEE II II HANIIUERU BURU
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Publication date
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Publication of JPS6118794B2 publication Critical patent/JPS6118794B2/ja
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    • G07—CHECKING-DEVICES
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    • G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
    • G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
    • G07F7/0866—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means by active credit-cards adapted therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
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    • G06Q20/08—Payment architectures
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    • G06Q20/105—Payment architectures specially adapted for electronic funds transfer [EFT] systems; specially adapted for home banking systems involving programming of a portable memory device, e.g. IC cards, "electronic purses"
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    • G06Q20/3433—Cards including a counter the counter having monetary units
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    • G06Q20/367—Payment architectures, schemes or protocols characterised by the use of specific devices or networks using electronic wallets or electronic money safes involving electronic purses or money safes
    • G06Q20/3678—Payment architectures, schemes or protocols characterised by the use of specific devices or networks using electronic wallets or electronic money safes involving electronic purses or money safes e-cash details, e.g. blinded, divisible or detecting double spending
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    • G07F7/02—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by keys or other credit registering devices

Description

【発明の詳細な説明】 発明の分野 この発明は情報を有する物品および該情報をプ
リントおよび（または）処理するための外部手段
を用いて予め定められた均等な単位の勘定記録を
行なうための装置、特に本出願人が先に提案した
型式の装置（特開昭53−123048号）の改良に関す
る。
従来の技術 この種の装置は、初期量または差引き残高を記
録し、受けたサービスや物品に対応する金額を記
録する物品、例えばカードと、該物品に初期の金
額を記入即ちプリントすることができるデバイス
と、要求に応じて行なわれたサービスまたは物品
に対応する額で物品に記録されている利用可能な
金額を変更することができるデバイスと、該物品
および上記デバイス間の接続装置とによつて形成
されている。
このような装置の目的は行なわれる取引きで用
いられるデータの識別や記録に使用することがで
きる、整数個の単位を記録することができる記録
用媒体または取引き媒体を作るのを可能にするこ
とにある。
上述の先の特開昭53−123048号で提案されてい
る装置は特に、例えばカードによつて形成される
情報搬体物品を備えており、この物品もしくはカ
ードには、行なわれたサービスや供給された品物
に対する勘定が、或る数の離散した等しい単位の
形態で、符号化された言語で記録される。
使用者がカードを入手した時点では、カードは
そのメモリに使用者の希望に応じて引き出すこと
のできる予め定められた貸付金額を記録しておつ
て、この貸付金額は最初の値から結局的には零に
減少する。利用可能な貸付金額が全て使用し尽く
されてしまうとカードのメモリは再使用できない
ので、使い切つたカードの再使用が不可能となつ
て、使用者が新しいカードを入手したい場合には
この使い切つたカードを差し出さなければならな
いようになつている。
一枚のカードで非常に多数回のサービスや品物
の入手を可能にするためには、カードに最初にプ
リントもしくは記入される値は非常に大きくな
り、このことはカードを購入する時の支払いが非
常に高額になることを意味する。
発明の目的 従つてカードをより経済的にかつ安心して携帯
できるようにすると共に、カードを分割して有効
化できるようにすることが望ましい。
よつて本発明の目的はカードの不正な使用を非
常に困難にすると共に、カードの「更新」を可能
にすることにある。
発明の構成 この発明によれば、情報を記憶するためのメモ
リ、およびこのメモリを制御するための回路を含
んだ、情報を有する物品と、 前記物品の前記メモリ内に記憶された情報を処
理するための外部手段と、 前記物品と前記外部手段とを結合してデータの
交換を行なうための、前記物品内に設けられた結
合手段と、 を備え、 前記物品の前記メモリは前記外部手段によつて
アクセス可能な有効化フイールドを含んでおり、
この有効化フイールドは複数の情報ビツトを有し
ており、そして前記物品の前記メモリはさらに前
記有効化フイールドの前記情報ビツトに対応する
複数のゾーンを含んでおり、前記情報ビツトの
各々は、対応のゾーンが有効化されているか否か
を示すようにしたことを特徴とする、予め定めら
れた均等な単位の勘定記録を行なう装置が提供さ
れる。
作 用 上のような構成によれば、物品の１つまたは２
つ以上のゾーンが有効化され、そして次の段階で
は新しいゾーンが有効化され、このようにして物
品のメモリの全容量を使い切るまで順次ゾーンの
有効化が行なわれる。
物品もしくはカードの使用中、メモリの他のゾ
ーンが有効化される可能性があるので、このよう
な他のゾーンの有効化に用いられるプリント機械
を使用することなしにメモリの他のゾーンを有効
化しようとする不正な試みを阻止する必要があ
る。そしてこの機能は物品もしくはカードに設け
られているキーによつて達成される。
実施例 本発明の理解を深めるために、以下添付図面を
参照して具体例について説明する。
第１図は本発明によるカードのような物品の情
報内容の構成もしくは配列、組織を示す略図であ
る。この情報内容は２進形態にある。
カードの頭部のフイールド１で示した部分には
カードを適当な処理装置で使用することを可能に
するカードの識別コードが記録されている。
フイールド２には特定の使用と関連してクレジ
ツトの１単位に割当てられる値の識別を可能にす
るコードがプリントされている。
フイールド３にはカードの識別を可能にするサ
ービス番号もしくは一連番号がプリントされてい
る。
これ等３つのフイールド１，２および３内のコ
ード間には可逆性がない。即ちこれ等のコード
は、処理装置によつて認識された予め定められた
コードを、該処理装置によつて認識されるが但し
別の種類の品物やサービスに割当てられている別
のコードに変換するように処理することはできな
い。この目的でｎビツトのフイールドがこれ等コ
ードに用いられておつて、各ビツトの１つの状態
から他の状態への切換は不可逆性である。
この種の符号化に関する詳細については前述し
た特開昭53−123048号に開示された装置に詳細が
ある。
フイールド４は１ないしＺの番号が付けられた
多数のゾーンを有効化するためのものである。
拡大して詳細に示しているように、この有効化
フイールド４はそれぞれゾーン１およびＺに対応
して１ないしＺで示すＺ個のビツトを有してい
る。フイールド４内のビツトの１つを「１」状態
へ不可逆的に切換えることにより、対応のゾーン
が有効化される。カードの汎用性を高めるために
種々のゾーンないしＺ内のビツトの値は同じでは
ない。
例えば１つのゾーンにおいて、ビツトは該ゾー
ンにおける該ビツトの機能に依存して異なつた単
位の値をとることができ、そして第９図に示すよ
うにサブゾーン１におけるビツトは値Ｖをとり、
サブゾーン２におけるビツトは値5Vをとり、サ
ブゾーン３におけるビツトは10Vの値をとり、サ
ブゾーン４におけるビツトは20Vの値をとり、サ
ブゾーン５におけるビツトは値50Vをとり、そし
てサブゾーン６におけるビツトは値100Vをとる
ことができる。この例においては、サブゾーン２
〜６におけるビツトは個々の単位の倍数に割付け
られる。しかしながら、それらは個々の単位の約
数に割付けられることもできる。
有効化フイールド４の機能はカードを処理する
機械に対して処理すべきゾーン（複数であつても
よい）１ないしＺを指令することになる。ここで
「ゾーンの処理」とは問題のゾーンにおける１つ
または２つ以上のビツトを処理機械もしくは装置
の制御下で「０」から「１」に切換えて、それに
よりこれ等ゾーンに記録されているデータによつ
て表される全貸付を減少することを意味する。
前述した特開昭53−123048号に開示されている
ように、カードのメモリの１つまたは２つ以上の
ゾーン内のビツトの状態の切換はカードが処理さ
れる際に「０」から「１」に行なわれ、この切換
は不可逆性である。即ち「１」から「０」への切
換は行なわれ得ない。
メモリのゾーンが全て使用されてしまつた時に
は、カードの交付者側が、残存しているゾーンの
うちの１つもしくは２つ以上のゾーンに対して処
理することを許容した場合にカードの再使用をす
ることができ、この挿作はカードを適当なプリン
ト機械または貸付機械に挿入することによつて実
行される。
不正使用の可能性を排除するために、カードの
有効化ビツトのアドレスは貸付機械から、カード
内に記録されているキーと同一のキーによつて、
スクランブル形態でカードに伝送される。貸付機
械においては、このキーはフイールド３における
サービス番号もしくは一連番号によつて保護され
たメモリ内に存在する。
第２図は本発明による装置の全体的構成を示す
輪理ダイヤグラムである。カードは循環アドレス
発生器１１によつてアドレスされるPROM型のプ
ログラム可能なメモリ１０を備えている。なお循
環アドレス発生器１１は、カードにプリントその
他の処理を行なう機械に設けられたクロツク６８
から同期信号（信号Ｈ）を受ける。
メモリ１０は入力端子EMおよび出力端子SM
を備えている。
入力端子EMは機械から信号Ｓを受け、この信
号はイクスクルーシブ・オア・ゲート１２にも印
加される。該ゲート１２の第２の入力端子は符号
化キーＣを発生するループ接続のシフト・レジス
タ１３の出力端子に接続されている。
イクスクルーシブ・オア・ゲート１２の出力端
子はアドレス発生器１１に接続されている。
メモリ１０の出力端子SMはアドレス発生器１
１に接続されまた要素２４を介して、カードを機
械に接続し信号ＥおよびＳを伝送する線路に接続
されている。ここで信号Ｅはカードから機械（プ
リントまたは処理機械）に伝送される信号であ
る。
アドレス発生器１１には後述するサイクルおよ
び位相信号（制御信号）を発生するための発生器
１４が接続されている。
機械側にはカードへの書き込みおよび読み取り
を行なうための回路（図示してはないが前述の特
開昭53−123048号に開示されている回路と同じで
ある）に加えて、ループ接続されたシフト・レジ
スタ１５が設けられており、このレジスタ１５で
はカードのフイールド３におけるサービス番号ま
たは一連番号によつて与えられる情報に基づいて
キーＭが発生される。このレジスタ１５はイクス
クルーシブ・オア・ゲート１６に接続されてお
り、該オア・ゲート１６の第２の入力端子には機
械によつて発生されるアドレスが供給されそして
該オア・ゲートの出力端子は信号ＥおよびＳを伝
送する線路に接続されている。機械はまたメモリ
６７を備えており、このメモリ６７はＥ／Ｓ線路
に接続されて、各取引きでカードから読み出され
たデータを記憶する働きをなす。カードと機械と
の間の動作を同期するのに必要とされるクロツク
信号はクロツク６８によつて発生される。
第３図は第２図のアドレス発生器１１の詳細な
ダイヤグラムである。
この発生器は有効アドレスのためのレジスタ１
８と附随的なアドレスのためのレジスタ１９とか
らの出力信号を受ける比較器１７を備えている。
レジスタ１８はメモリ１０の出力端子SMに接
続されておりそしてレジスタ１９はイクスクルー
シブ・オア・ゲート１２に接続されている。
比較器１７の出力端子はレジスタ１９から出力
信号を受けてアドレスAOないしＡ１０を発生す
る選択器２０に接続されている。
第４図は第２図に示したカードの回路の詳細な
論理ダイヤグラムである。
参照数字１０はメモリを表し、１１はアドレス
発生器、２１はキー発生器、１４はサイクルおよ
び位相信号を発生するための発生器そして２２は
カードの論理回路に電源電圧Ｖ１ならびにメモリ
１０をプログラムするための電圧Ｖ２を供給する
電源を表し、この電源２２からは零リセツト信号
RAZが発生され、この信号はインバータ２３に
よつて信号RAZに変換される。
発生器１４はサイクル信号Ｃ１ないしＣ５（第
７図）および位相信号φ１，φ２，φ３，φ４お
よびφ７（第７図および第８図参照）を発生する
シフト・レジスタによつて形成されている。位相
信号φ５およびφ６はアドレス発生器１１（第６
図参照）によつて発生される。
メモリ１０の出力端子SMは、サイクル信号Ｃ
１，Ｃ３およびＣ５によつて可能化される論理ア
ンド・ゲート２４によつて、信号ＥおよびＳを伝
送する接続線路に接続されている。
メモリ１０は回路２５に接続された書き込み制
御入力端子CEを有しており、回路２５はそれぞ
れ信号Ｃ４，φ７およびＣ２，φ５を受ける２つ
の論理ナンド・ゲート２７および２８ならびに論
理アンド・ゲート２６から構成されている。
キー発生器２１は信号φ１，φ３，Ｃ２，Ｈお
よびRAZを受け、そしてアドレス発生器１１は
信号φ１，φ２，φ３，φ４，Ｃ２，Ｈ，RAZ
およびRAZならびにプリント機械（もしくは処
理機械）からの信号Ｓを受ける。アドレス・ビツ
トAOないしＡ１０に加えて、発生器１１は信号
φ５およびφ６を発生する。
第５図は第４図のキー発生器２１の詳細な論理
ダイヤグラムである。発生器２１はキーＣを決定
する２つのシフト・レジスタ３１および３２の入
力端子Ａ，Ｂ，ＣおよびＤの論理状態を設定する
要素３０を備えている。
キー発生器は信号Ｃ２およびφ１を受けるナン
ド・ゲート３３によつて制御され、またアンド・
ゲート３５を介して信号Ｃ２，φ３，Ｈを受ける
と共にインバータ３６と信号Ｈによつて可能化さ
れるアンド・ゲート３７とを介してナンド・ゲー
ト３３からの出力信号を受けるオア・ゲート３４
によつて制御される。
第６図は第２図、第３図および第４図のアドレ
ス発生器１１の詳細な論理ダイヤグラムである。
この発生器１１はアドレスAOないしＡ１０を
発生するレジスタ４１，４２および４３によつて
形成される計数器を備えている。
要素４４，４５および４６は有効化されるビツ
トの実効アドレス、ならびに比較器５１によつて
発生される附随アドレスを受けるレジスタであ
る。第３図に示した比較器１７は第６図では、信
号Ｃ２によつて可能化されるアンド・ゲート４９
を介して計数器４１，４２，４３を制御する２つ
の二安定フリツプ・フロツプ４７および４８によ
り構成されている。フリツプ・フロツプ４７は、
レジスタ４６の出力端子に接続されかつ別のイク
スクルーシブ・オア・ゲート５１の出力端子に接
続されたイクスクルーシブ・オア・ゲート５０に
よつて制御される。なおゲート５１はメモリ１０
の入力端子EMに印加される信号を受け、キー信
号Ｃにより可能化される。
イクスクルーシブ・オア・ゲート５１からの出
力信号はまたレジスタ４４ないし４６を制御す
る。
フリツプ・フロツプ４８は、信号Ｈ、Ｃ２およ
びφ４によつて可能化されるアンド・ゲート５２
により制御される。フリツプ・フロツプ４７およ
び４８は、信号φ１およびＣ２によつて可能化さ
れるアンド・ゲート５４の出力信号ならびに信号
RAZにより可能化されるアンド・ゲート５３に
より零にリセツトされる。
レジスタ４４ないし４６は信号RAZにより零
にリセツトされそして計数レジスタ４１ないし４
３はオア・ゲート５５によつて零にリセツトされ
る。このオア・ゲート５５は信号Ｈおよびφ６に
より可能化されるアンド・ゲート５６の出力信号
によるか、または信号RAZによるかのいずれか
によつて可能化されるものである。
計数レジスタ４１ないし４３へのレジスタ４４
ないし４６の内容の転送指令は、アンド・ゲート
４９によつて可能化される一連のオア・ゲート５
７により、信号Ｃ２およびφ５により可能化され
るナンド・ゲート５８の制御下で行なわれる。
レジスタ４４ないし４６を通るビツトの進行は
オア・ゲート５９によつて制御即ち同期化され、
このオア・ゲート５９は、アンド・ゲート６０を
介して信号Ｃ２，φ３およびＨによるか、または
アンド・ゲート６１からの出力信号によるかのい
ずれかにより可能化される。
最後に、アドレス発生器１１は、信号Ｃ２およ
びφ４の制御下で２つの二安定フリツプ・フロツ
プ６３および６４によつて位相信号φ５およびφ
６を発生する。第７図は、循環信号もしくはサイ
クル信号Ｃ１ないしＣ５と位相信号φ７を示す。
第８図は、第７図のサイクルＣ２の間の位相信号
φ１ないしφ６を示す。第７図および第８図のク
ロツク信号Ｈは外部の装置もしくは機械から供給
される。
図示の装置が動作する方法は以下の通りであ
る。カードへの書き込み（カードのメモリに貸付
金額をプリントする）とカードの処理（メモリ内
で支払いを為す）との両方の動作について説明す
る。動作は５つのサイクルＣ１ないしＣ５で生じ
る。
サイクルＣ１はカードのメモリ１０を読み取る
サイクルである。サイクルＣ１の間、有効化され
ていないゾーンを含む全メモリ１０が読み取ら
れ、そのイメージはメモリ６７に記憶される。
サイクルＣ２は有効化フイールド４（ゾーン１
ないしＺを有効化するためのフイールド）内に書
き込むためのものである。カードのメモリの１つ
または２つ以上のゾーン内に貸付金額を入れるこ
とを望む場合は、１つまたは２つ以上のビツトが
０状態から１状態に変えられる。
例えばゾーン１，２，３および４を使用したい
場合にはプリント機械はフイールド４の最初から
４つのビツトを「１」に切換える。
他方カードで支払いがなされる場合には、処理
機械は支払われる額に対応するビツトを利用可能
なメモリゾーンにおいて「１」状態に変える。
書き込まれるビツトのアドレスはプリントまた
は処理機械によつて発生される。このアドレスは
キー発生器１５（第２図）によつて一義的な形態
ではなく、スクランブル形態で発生される。
カード（第３図）では、イクスクルーシブ・オ
ア・ゲート１２によつてアドレスが解読され、そ
れは比較器１７で書き込まれるビツトのアドレス
（レジスタ１８に記憶されている）と比較され
る。２つのカードが同じであればビツトがプリン
トされる（選択器２０）。他方２つのビツトが異
なる場合には好ましくはメモリの最後のビツトが
プリントされる。この以上は次いで処理機械によ
つて検出され、カードは拒否される。
サイクルＣ３はサイクルＣ１と同じ読み取りサ
イクルである。
サイクルＣ４はフイールド１，２，３，および
４が保護されてゾーン１ないしＺだけがアクセス
可能である書き込みサイクルである。
最後にサイクルＣ５はサイクルＣ１と同じ読み
取りサイクルである。
次にカードへの或る額の貸付の書き込み処理に
ついて詳述する。
カードが適性位置に配置されて接続がなされる
と、信号RAZ（第７図）の発生でサイクルＣ１
が始まる。このサイクルはアンド・ゲート６０を
介し、信号Ｃ２，φ３およびＨならびにアンド・
ゲート６１からの出力信号によつて一完全サイク
ルとなる。論理アンド・ゲート６１は信号Ｈなら
びにナンド・ゲート６２からの出力信号（反転信
号）によつて有効化される。なおゲート６２は信
号Ｃ２，φ２およびSM（反転メモリ出力）によ
り有効化される。
ゲート６２の出力はまたはレジスタ４４ないし
４６に供給される。
最後に発生器１１は信号Ｃ２およびφ４の制御
下で２つの二安定フリツプ・フロツプ６３および
６４を介して位相信号φ５およびφ６を発生す
る。
第８図には位相信号φ１ないしφ６およびクロ
ツク信号Ｈが示されている。クロツク信号Ｈは前
記の装置に開示されている機械（プリントまたは
処理機械）によつて供給されるものである。
第７図にはサイクル信号Ｃ１ないしＣ５および
位相信号φ７が示されている。
上に述べた装置の動作は次のとおりである。カ
ードへの書き込み（カードのメモリに貸付をプリ
ントすること）またはカードの処理（メモリに債
務を記憶すること）に関係なく動作は５つのサイ
クルＣ１ないしＣ５で行なわれる。
サイクルＣ１は有効にされないゾーンを含めメ
モリ全体の読み取りが行なわれるカードのメモリ
１０の読み取りサイクルである。
サイクルＣ２は有効ゾーン（ゾーン１ないしＺ
を有効化するフイールド）への書き込みサイクル
である。
カードのメモリの１つまたは２つ以上のゾーン
に貸付を記入したい場合には有効化フイールド４
の１もしくは２つ以上のビツトがメモリ１０のア
ドレシングによつて「０」状態から１状態に切換
えられる。
全ての読み出されたデータ（信号Ｅ）は貸付機
械に伝送される。異常が検出された場合にはカー
ドは拒否される。
カードが既に使用し尽くされたと仮定する。即
ちフイールド１，２および３に既に書き込みが行
なわれており、カードの「更新」が必要とされて
いると仮定する。
するとサイクルＣ１の終了時に信号Ｃ２が現れ
る。（第７図および第８図参照）。Ｃ２はカードの
メモリの有効化フイールド４に書き込みを行なう
ためのクロツク信号Ｈの141周期の短いサイクル
である。
この書き込み動作は機械がサイクルＣ１中にフ
イールド３におけるカードから一連番号を認識し
ていると言う事実により可能である。この一連番
号が用いられるキーである。
附随信号を使用する目的は、キー発生器２１か
らの信号との比較の後に有効化フイールド４にプ
リント即ち書き込まれるべき次の有効化ビツトの
アドレスをカードに与えるためである。
信号φ２が現れると、有効化フイールド４が読
み取られる。フイールド４において、最初のビツ
トが零であると検出された時にはこのビツトのア
ドレスがレジスタ４４ないし４６に供給される。
サイクルＣ２の位相φ３中カードは「１」にセ
ツトされるべき有効化ビツトのアドレスを受信す
る。この場合、この受信は最上位ビツトと共に生
ずる。
位相φ３において、差異が検出されなかつた場
合にはフリツプ・フロツプ４７は「０」状態に留
まる。差異が検出されるとフリツプ・フロツプ４
７は「１」状態に切換わる。
位相φ４において、フリツプ・フロツプ４７が
「０」であるとフリツプ・フロツプ４８は「０」
状態に留まり、他方前者が「１」状態にある時に
はフリツプ・フロツプ４８も同様に「１」状態に
なる。位相φ３中レジスタ３１および３２の内容
はループ形態で11回シフトされる。このシフトで
キーＣが発前されてアドレス発生器１１に伝送さ
れる。
位相φ５中フリツプ・フロツプ４８が「０」状
態である場合にはレジスタ４４ないし４６の内容
が計数器４１ないし４３に転送される。フリツ
プ・フロツプ４８が「１」状態にある時には、計
数器４１ないし４３には11個の「１」ビツトが置
数される。
位相φ６中に計数器４１ないし４３は零にリセ
ツトされる。
位相φ３中に書き込まれるビツトの実際のアド
レスと機械から与えられたアドレスとの間の比較
で差異が検出された場合にはメモリの最後のビツ
トが位相φ５中に「１」にセツトされる。このこ
とは第８図の上の部分にクロツク信号Ｈおよびメ
モリ・アドレスが示されている箇所に図示されて
いる。アドレス信号が正しい場合、例えば、アド
レス指定されるのはメモリの有効フイールドの67
番目のビツトである。アドレシングが正しくない
場合にはアドレス指定されるのは2047番目のビツ
トである。
したがつて2047番目のビツトがアドレス指定さ
れるとこれは不正な使用が試みられていることを
表し、これは処理機械によつて容易に検出され
る。
（キーＣを知らない）不正な使用者が有効化ビ
ツトを正しく設定し得る確率は1/2048であるか
ら、本装置は不正な使用に対して大きく保護され
ていると言える。
サイクルＣ２の終了時でサイクルＣ３が始ま
る。このサイクルＣ３は読み取りサイクルであ
る。
サイクルＣ４中のカードのフイールド１，２，
３および４は保護され、ゾーン１ないしＺだけが
相φ７の開始でアクセス可能となる。この時点で
問題のゾーンのビツトは「１」にセツトされる。
カードのメモリ全体がサイクルＣ４の終りにア
ドレス指定される時サイクルＣ５が始まる。この
サイクルは読み取りサイクルである。
メモリ全体が読み取られると動作サイクルは終
了する。
このようにして貸付機械はフイールド３におけ
るカードの一連番号を記録することができ、これ
により或る種の疑しいカードのチエツクが可能と
なる。この目的でカードには非破壊メモリもしく
は永久メモリ（第２図の６５）が設けられておつ
て、このメモリに対しオペレータは６６で同期識
別コード（第２図）を用いアクセスすることがで
きる。カードの一連番号によつてアドレス指定さ
れると、このメモリは貸付機械のキー・レジスタ
１５に用いられるべきキーを供給する。
このようにして一旦適性に貸付が与えられたカ
ードは任意適当な処理機械で使用することができ
る。
カードを挿入し、接続がなされた後に同じサイ
クルＣ１ないしＣ５が処理機械の場合にも実行さ
れる。
処理機械はカードに対し債務処理を行なう即ち
処理されるゾーンにおいて、債務額に対応するビ
ツトに「１」を設定する。
サイクルＣ１中カードのメモリが読み取られ
る。
サイクルＣ２中機械は貸付処理の場合と異なつ
て関連のビツト・アドレスでカードのメモリの有
効化フイールドに「１」ではなく「０」を書き込
むことを命令する。このプリントもしくは書き込
み要求はメモリに対して何の作用をももたらさな
い。と言うのへ「１」状態にあるビツトは状態を
変えることができず、そして「０」にあるビツト
はこの状態に留まることしかできないからであ
る。このようにして機械により伝送されるアドレ
スは所望のアドレスとなる。
サイクルＣ３はサイクルＣ１と同じ読み取りサ
イクルである。
書き込みサイクルであるサイクルＣ４中にはフ
イールド１，２，３および４は保護されそして有
効化フイールド４によつて許可されたゾーンおよ
びサブ・ゾーンだけが債務機械に対しアクセスが
可能となつて「１」が書き込まれる。
最後にサイクルＣ５はサイクルＣ１と同じ読み
取りサイクルである。
不正な使用があつた場合にはカードのメモリの
最後のビツトは「１」にセツトされている。この
ようなカードが貸付機械に挿入されると、最初の
読み取りサイクルＣ１でメモリの最後のビツトが
「１」であると検出されてカードは拒否される。
以上本発明の一具体例について説明したがこれ
は本発明を制限するものではなく、当業者には本
発明の範囲から逸脱することなく種々な形や変更
が可能であろうことを付記しておく。
【図面の簡単な説明】
第１図は本発明による物品の情報内容の構成も
しくは配列を示すダイヤグラム、第２図は物品に
設けられた回路並びに該物品の書き込みもしくは
プリント機械および（または）処理機械に設けら
れた回路の１部を略示する論理ダイヤグラム、第
３図は第２図の装置で用いられるアドレス発生器
のより詳細な論理ダイヤグラム、第４図は物品の
回路を示すより詳細な論理ダイヤグラム、第５図
は第２図の装置で用いられるキー発生器の詳細な
論理ダイヤグラム、第６図は第４図の装置で用い
られるアドレス発生器の詳細な論理ダイヤグラ
ム、第７図および第８図は物品の情報内容を書き
込んだり、読み取つたりする際のサイクル信号お
よび位相信号ダイヤグラムそして第９図は各ビツ
トに異なつた値を割り当てることを可能にする一
ゾーンのフオーマツトを示す。 １０，６７……メモリ、１１……アドレス発生
器、１４……発生器、１５……シフト・レジス
タ、１２，１６，５０，５１……イクスクルーシ
ブ・オア・ゲート、１７，５１……比較器、１
８，１９，４１，４２，４３，４４，４６……レ
ジスタ、２０……選択器、２１……キー発生器、
２３，３６……インバータ、３３，５８，６２…
…ナンド・ゲート、３４……オア・ゲート、３
５，４９，５３，５５，６０……アンド・ゲー
ト、４７，４８……フリツプ・フロツプ。

Claims (1)

  1. 【特許請求の範囲】 １ 情報を記憶するためのメモリ、およびこのメ
    モリを制御するための回路を含んだ、情報を有す
    る物品と、 前記物品の前記メモリ内に記憶された情報を処
    理するための外部手段と、 前記物品と前記外部手段とを結合してデータの
    交換を行なうための、前記物品内に設けられた結
    合手段と、 を備え、 前記物品の前記メモリは前記外部手段によつて
    アクセス可能な有効化フイールドを含んでおり、
    この有効化フイールドは複数の情報ビツトを有し
    ており、そして前記物品の前記メモリはさらに前
    記有効化フイールドの前記情報ビツトに対応する
    複数のゾーンを含んでおり、前記情報ビツトの
    各々は、対応のゾーンが有効化されているか否か
    を示すようにしたことを特徴とする、予め定めら
    れた均等な単位の勘定記録を行なう装置。 ２ 前記ゾーンの各々には使用可能な単位の数を
    示す情報が記憶されており、有効化されたゾーン
    内の使用可能な単位は前記外部手段によつて取捨
    される特許請求の範囲第１項記載の予め定められ
    た均等な単位の勘定記録を行なう装置。 ３ 前記有効化フイールドへのアクセスは前記物
    品内に具現された予め定められたキーによつて得
    られ、このキーは前記外部手段によつてアクセス
    可能である特許請求の範囲第１項記載の予め定め
    られた均等な単位の勘定記録を行なう装置。 ４ 前記物品内に具現された前記キーは符号化形
    態にある特許請求の範囲第３項の予め定められた
    均等な単位の勘定記録を行なう装置。 ５ 前記物品の前記メモリにおけるビツトの変更
    は不可逆的である特許請求の範囲第１項ないし第
    ４項いずれか記載の予め定められた均等な単位の
    勘定記録を行なう装置。 ６ 前記ゾーンの少なくとも１つは複数のサブゾ
    ーンを有し、これらサブゾーンの少なくとも１つ
    は個々の単位の倍数を割付けられる特許請求の範
    囲第２項記載の予め定められた均等な単位の勘定
    記録を行なう装置。 ７ 前記ゾーンの少なくとも１つは複数のサブゾ
    ーンを有し、これらサブゾーンの少なくとも１つ
    は個々の単位の約数に割付けられる特許請求の範
    囲第２項の予め定められた均等な単位の勘定記録
    を行なう装置。 ８ 前記物品は、前記メモリをアドレス指定する
    ためのアドレス発生器、およびキー発生器を有
    し、前記アドレス発生器は、前記外部手段および
    前記物品の前記キー発生器の双方からの情報を受
    信し、そして前記外部手段もまたキー発生器を有
    し、この外部手段のキー発生器は、前記物品に対
    して企図された情報を符号化するための前記物品
    のキーを再構成することができる特許請求の範囲
    第４項記載の予め定められた均等な単位の勘定記
    録を行なう装置。 ９ 前記アドレス発生器は、 前記物品のキー発生器からの情報を受信するよ
    うに接続された附随アドレス・レジスタと、 前記メモリの出力に接続された実効アドレス・
    レジスタと、 これらレジスタの出力に接続された比較器と、 この比較器からの信号に応答して前記メモリの
    アドレス入力に前記附随アドレス・レジスタの出
    力を接続するためのセレクタと、 を備えている特許請求の範囲第８項記載の予め定
    められた均等な単位の勘定記録を行なう装置。 １０ 前記アドレス発生器は、前記実効アドレ
    ス、および前記外部手段から受信したアドレスが
    一致しないとき、前記メモリの予め定められた場
    所をアドレス指定する特許請求の範囲第８項また
    は第９項記載の予め定められた均等な単位の勘定
    記録を行なう装置。 １１ 前記メモリの前記予め定められた場所は前
    記メモリの最後のビツトである特許請求の範囲第
    １０項記載の予め定められた均等な単位の勘定記
    録を行なう装置。 １２ 前記外部手段は複数の物品のキーを記憶す
    るためのメモリを含んでいる特許請求の範囲第３
    項記載の予め定められた均等な単位の勘定記録を
    行なう装置。 １３ 前記外部手段は、前記有効化フイールド内
    のビツトを変更して対応のゾーンが有効化された
    ということを示すことが可能である特許請求の範
    囲第２項または第４項記載の予め定められた均等
    な単位の勘定を行なう装置。 １４ 前記外部手段は、有効化されたゾーン内の
    １つのビツトを変更して１つの単位が取捨された
    ということを示すことが可能である特許請求の範
    囲第２項または第４項記載の予め定められた均等
    な単位の勘定記録を行なう装置。 １５ 前記外部手段は、前記有効化フイールド内
    のビツトを変更して対応のゾーンが有効化された
    ということを示すことが可能である特許請求の範
    囲第１４項記載の予め定められた均等な単位の勘
    定記録を行なう装置。 １６ 前記物品のメモリ内のビツトの変更は不可
    逆的である特許請求の範囲第１３項記載の予め定
    められた均等な単位の勘定記録を行なう装置。 １７ 前記物品のメモリ内のビツトの変更は不可
    逆的である特許請求の範囲第１４項記載の予め定
    められた均等な単位の勘定記録を行なう装置。 １８ 前記物品のメモリ内のビツトの変更は不可
    逆的である特許請求の範囲第１４項記載の予め定
    められた均等な単位の勘定記録を行なう装置。
JP11402078A 1977-09-16 1978-09-16 Device for recording counts using uniform unit predetermined Granted JPS5496339A (en)

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