JPS61185970A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61185970A JPS61185970A JP2545785A JP2545785A JPS61185970A JP S61185970 A JPS61185970 A JP S61185970A JP 2545785 A JP2545785 A JP 2545785A JP 2545785 A JP2545785 A JP 2545785A JP S61185970 A JPS61185970 A JP S61185970A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電荷転送装置を具備した半導体装置の製造方
法に関するものである。
法に関するものである。
従来、電荷転送装置を具備した半導体装置の製作は、多
層電極構造の電荷転送部を有する場合、最上層電極形成
後に、ＭＯＳ）ランジスタのソース・ド、レイン領域形
成の為の不純物の熱拡散あるいはイオン注入を行なって
いる。
層電極構造の電荷転送部を有する場合、最上層電極形成
後に、ＭＯＳ）ランジスタのソース・ド、レイン領域形
成の為の不純物の熱拡散あるいはイオン注入を行なって
いる。
第２図（ａ）、 （ｂ）はかかる従来の半導体装置の製
造方法の一例を説明するための主要工程における半２相
駆動電荷転送装置の現在一般に作られている製造方法で
ある。
造方法の一例を説明するための主要工程における半２相
駆動電荷転送装置の現在一般に作られている製造方法で
ある。
まず、第１図（ａ） Ｋ示すように、Ｐ型シリコン基板
ｌ上に埋込みチャンネル用のＮ型不純物層２ｔ−形成、
その上にシリコン酸化膜３を介して、不純物を含んだ第
１層の多結晶シリコン層４を周知の技術で形成する。
ｌ上に埋込みチャンネル用のＮ型不純物層２ｔ−形成、
その上にシリコン酸化膜３を介して、不純物を含んだ第
１層の多結晶シリコン層４を周知の技術で形成する。
次に第１図←）に示すように１この多結晶シリコン層ｔ
の間のシリコン基板１表面部に１電荷の転送時、転送方
向からの逆戻シ防止用のＰ型不純物層５ｔ−形成し、そ
の上に、不純物を含んだ第２層の多結晶シリコン層６′
ｔ−％ａｇ１層の多結晶シリコン層４とそれを熱酸化し
て形成するシリコン酸化膜７ｔ−介して形成する。
の間のシリコン基板１表面部に１電荷の転送時、転送方
向からの逆戻シ防止用のＰ型不純物層５ｔ−形成し、そ
の上に、不純物を含んだ第２層の多結晶シリコン層６′
ｔ−％ａｇ１層の多結晶シリコン層４とそれを熱酸化し
て形成するシリコン酸化膜７ｔ−介して形成する。
その後、周辺部ＭＯＢ）ランジスタを作るためソース・
ドレイン領域を不純物の熱拡散あるいはイオン注入によ
シ形成する。一般に周辺部ＭＯＳトランジスタは、しき
い値電圧の安定性やゲート多結晶シリコンの微細加工性
と寸法精度の点から、第１層の多結晶シリコン層４がゲ
ート電極として使われている。
ドレイン領域を不純物の熱拡散あるいはイオン注入によ
シ形成する。一般に周辺部ＭＯＳトランジスタは、しき
い値電圧の安定性やゲート多結晶シリコンの微細加工性
と寸法精度の点から、第１層の多結晶シリコン層４がゲ
ート電極として使われている。
第３図（ａ）〜（ｃ）は、第２図（ａ）、Φ）と同じプ
ロセス工程で裏作した場合の、周辺部ＭＯ８）ランジス
タの断面図である。
ロセス工程で裏作した場合の、周辺部ＭＯ８）ランジス
タの断面図である。
まず８ｇ３図（ａ）に示すように％ Ｐ型シリコン基板
ｌの一生面上に、シリコン酸化膜３を介して、第１の多
結晶シリコン層４を用い、第１層の多結晶シリコン層４
からなるゲート電極↓′を形成する。
ｌの一生面上に、シリコン酸化膜３を介して、第１の多
結晶シリコン層４を用い、第１層の多結晶シリコン層４
からなるゲート電極↓′を形成する。
次に、第３図（ｂ）に示すように、ゲート電極４′を熱
酸化することによシリコン基板上７を形成する。
酸化することによシリコン基板上７を形成する。
次に１第３図（Ｃ）に示すように、シリコン酸化膜７を
除去後、ソース・ドレイン不純物層８を形成する。
除去後、ソース・ドレイン不純物層８を形成する。
その後は、通常のＭＯＳトランジスタの製作工程と同様
で、眉間絶縁膜の形成および上部配線と電極あるいは不
純物拡散層との接合部の形成、そして配線金属部の形成
を経て製品が作られる。
で、眉間絶縁膜の形成および上部配線と電極あるいは不
純物拡散層との接合部の形成、そして配線金属部の形成
を経て製品が作られる。
このように多結晶シリコン層に自己整合的にソース・ド
レイン不純物層を形成した場合、第３図（Ｃ）に示すよ
うに、第３図（ａ） Ｋ比べて、熱酸化工程を経ただけ
、ゲート長が短くなシ、また酸化の影醤で多結晶シリコ
ン層の結晶の大きさが大きくなることにより、ソース・
ドレイン不純物層８間の有効ゲート長が不安定になる欠
点がある。またソース・ドレイン不純物層８をイオン注
入で形成する場合、エネルギーが高くなると、ゲート電
極の多結晶シリコン層が酸化によって薄くなるため、ゲ
ート部直下のシリコン基板表面１ｃまで、不純物が注入
されることになる。これがさらに多層多結晶シリコン層
構造で電荷転送部を構成するようＫなると、ゲート電極
の多結晶シリコン層の酸化工程がよシ増えることによ）
、上記欠点がよシ顕著になる。
レイン不純物層を形成した場合、第３図（Ｃ）に示すよ
うに、第３図（ａ） Ｋ比べて、熱酸化工程を経ただけ
、ゲート長が短くなシ、また酸化の影醤で多結晶シリコ
ン層の結晶の大きさが大きくなることにより、ソース・
ドレイン不純物層８間の有効ゲート長が不安定になる欠
点がある。またソース・ドレイン不純物層８をイオン注
入で形成する場合、エネルギーが高くなると、ゲート電
極の多結晶シリコン層が酸化によって薄くなるため、ゲ
ート部直下のシリコン基板表面１ｃまで、不純物が注入
されることになる。これがさらに多層多結晶シリコン層
構造で電荷転送部を構成するようＫなると、ゲート電極
の多結晶シリコン層の酸化工程がよシ増えることによ）
、上記欠点がよシ顕著になる。
従って、本発明の目的は、多層電極構造の電荷転送装置
を具備した半導体装置の製造方法において、周辺部ＭＯ
Ｓトランジスタを安定に高歩留シで作ることの出来る半
導体装置の製造方法を提供することＫある。
を具備した半導体装置の製造方法において、周辺部ＭＯ
Ｓトランジスタを安定に高歩留シで作ることの出来る半
導体装置の製造方法を提供することＫある。
本発明の半導体装置の製造方法は、半導体基板上に多層
電極構造を有する電荷転送装置を具備した半導体装置の
製造方法において、第１層電極形成直後にソース・ドレ
イン不純物拡散層を形成することを特徴とする。
電極構造を有する電荷転送装置を具備した半導体装置の
製造方法において、第１層電極形成直後にソース・ドレ
イン不純物拡散層を形成することを特徴とする。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（Ｃ）は、本発明の一実施例を説明する
ための主要工程における半導体装置の要部を示す断面図
で、電荷転送装置の周辺部ＭＯＳトランジスタを示す。
ための主要工程における半導体装置の要部を示す断面図
で、電荷転送装置の周辺部ＭＯＳトランジスタを示す。
まず、第１図（ａ） Ｋ示すように、８ｇ３図（ａ）の
従来例と同様に、Ｐ型シリコン基板ｌの一生面上にシリ
コン酸化膜３を介して、第１層の多結晶シリコン層から
なるゲート電極４′を形成する。
従来例と同様に、Ｐ型シリコン基板ｌの一生面上にシリ
コン酸化膜３を介して、第１層の多結晶シリコン層から
なるゲート電極４′を形成する。
次に第１図の）に示すように、公知のフォ） ＩＪング
ラフィ技術を用いて、ＭＯＳ）ランジスタ部のシリコン
酸化膜３を除去し、イオン注入法によってソース・ドレ
イン不純物層８を形成する。このとき、電荷転送部（図
示していない。）は不純物が注入されないようにマスク
されている。
ラフィ技術を用いて、ＭＯＳ）ランジスタ部のシリコン
酸化膜３を除去し、イオン注入法によってソース・ドレ
イン不純物層８を形成する。このとき、電荷転送部（図
示していない。）は不純物が注入されないようにマスク
されている。
次に第１図（Ｃ）に示すよう罠、熱酸化によって第１層
の多結晶シリコン膜上（ここでは、ゲート電極４′及び
シリコン酸化膜３を除去したシリコン基板上）にシリコ
ン酸化膜７を形成する。
の多結晶シリコン膜上（ここでは、ゲート電極４′及び
シリコン酸化膜３を除去したシリコン基板上）にシリコ
ン酸化膜７を形成する。
その後は従来例と同様に第２層の多結晶シリコン膜を形
成し、さらに通常のＭＯＳトランジスタと同様に、眉間
絶縁膜の形成および上部配線と電極あるいは不純物拡散
層との接合部の形成、そして配線金属部を形成して、電
荷転送装置を具備した半導体装置を製作する。
成し、さらに通常のＭＯＳトランジスタと同様に、眉間
絶縁膜の形成および上部配線と電極あるいは不純物拡散
層との接合部の形成、そして配線金属部を形成して、電
荷転送装置を具備した半導体装置を製作する。
以上、詳細説明したように１本発明によれば、って形成
直後、ソース・ドレイン不純物層を形成するので、ゲー
ト電極形成直後のパターン精度で、ソース畳ドレイン間
の有効ゲート長が決定され、またイオン注入によってソ
ース・ドレイン不純物層を形成する場合も、ゲート部直
下のシリコン基板表面に不純物がはいる可能性もなくな
シ、均一性のよい安定なＭＯＳ）ランジスタが製作され
るという効果が得られる。
直後、ソース・ドレイン不純物層を形成するので、ゲー
ト電極形成直後のパターン精度で、ソース畳ドレイン間
の有効ゲート長が決定され、またイオン注入によってソ
ース・ドレイン不純物層を形成する場合も、ゲート部直
下のシリコン基板表面に不純物がはいる可能性もなくな
シ、均一性のよい安定なＭＯＳ）ランジスタが製作され
るという効果が得られる。
またこのように％ソース・ドレイン不純物拡散層を製作
することは、第２層の多結晶シリコン層を周辺部ＭＯＳ
トランジスタの配線として使えることにもなり、集積度
の向上にも大いに寄与する。
することは、第２層の多結晶シリコン層を周辺部ＭＯＳ
トランジスタの配線として使えることにもなり、集積度
の向上にも大いに寄与する。
第１図（ａ）〜（Ｃ）は本発明の一実施例を説明するた
めの主要工程における半導体装置の要部を示す断面図、
第２図（ａ）、 （ｂ）および第３図（ａ）〜（ｃ）は
それぞれ−従来例を説明するための主要工程における半
導体装置の要部を示す断面図である。 ｌ・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ型
不純物領域、３・・・・・・シリコン酸化膜、４・・・
・・・多結晶シリコン層、４／・・・・・・ゲート電極
、５・・・・・・Ｐ温不純物層、６・・・・・・多結晶
シリコン層％ ７・・・・・・シリコン酸化膜、８・・
・・・・ソース・ドレイン不純物層。 代理人 弁理士 内 原 晋、／ａ、、％、、４
Ｘ ； 、−〕 ψ１個
めの主要工程における半導体装置の要部を示す断面図、
第２図（ａ）、 （ｂ）および第３図（ａ）〜（ｃ）は
それぞれ−従来例を説明するための主要工程における半
導体装置の要部を示す断面図である。 ｌ・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ型
不純物領域、３・・・・・・シリコン酸化膜、４・・・
・・・多結晶シリコン層、４／・・・・・・ゲート電極
、５・・・・・・Ｐ温不純物層、６・・・・・・多結晶
シリコン層％ ７・・・・・・シリコン酸化膜、８・・
・・・・ソース・ドレイン不純物層。 代理人 弁理士 内 原 晋、／ａ、、％、、４
Ｘ ； 、−〕 ψ１個
Claims (2)
- （１）半導体基板上に多層電極構造を有する電荷転送装
置を具備した半導体装置の製造方法において、第１層電
極形成直後に、ソース・ドレイン不純物拡散層を形成す
ることを特徴とする半導体装置の製造方法。 - （２）多層電極が多結晶シリコン層よりなることを特徴
とする特許請求の範囲第（１）項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2545785A JPS61185970A (ja) | 1985-02-13 | 1985-02-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2545785A JPS61185970A (ja) | 1985-02-13 | 1985-02-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61185970A true JPS61185970A (ja) | 1986-08-19 |
Family
ID=12166560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2545785A Pending JPS61185970A (ja) | 1985-02-13 | 1985-02-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61185970A (ja) |
-
1985
- 1985-02-13 JP JP2545785A patent/JPS61185970A/ja active Pending
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