JPS61184923A - バイナリカウンタ - Google Patents
バイナリカウンタInfo
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- JPS61184923A JPS61184923A JP2591185A JP2591185A JPS61184923A JP S61184923 A JPS61184923 A JP S61184923A JP 2591185 A JP2591185 A JP 2591185A JP 2591185 A JP2591185 A JP 2591185A JP S61184923 A JPS61184923 A JP S61184923A
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- Japan
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- stage
- switching element
- circuit
- clock signal
- transmission line
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はバイナリカウンタの回路構成に関する６背景技
術 在米のバイナリカウンタでは、高段になるに従い論理処
理量が増加し、高段における構成が複雑である。このよ
うなバイナリカウンタを集積回路内に構成するには、大
きな回路面積を必要とすることになった。
術 在米のバイナリカウンタでは、高段になるに従い論理処
理量が増加し、高段における構成が複雑である。このよ
うなバイナリカウンタを集積回路内に構成するには、大
きな回路面積を必要とすることになった。
発明が解決すべき問題点
本発明の目的は、複数の段の段数が増加してもむやみに
大きな論理処理量を必要とせず、したがって構成が小形
化することかで訃るようにしたバイナリカウンタを提供
することである。
大きな論理処理量を必要とせず、したがって構成が小形
化することかで訃るようにしたバイナリカウンタを提供
することである。
問題点を解決するための手段
本発明は、複数の段が伝送線によって直列に＃ｅ続され
、各段は、 伝送線に直列に接続され、制御信号に応答してスイッチ
ング態様を変えるトランスファスイッチング素子と、 トランスファスイッチング素子よりも後段側で伝送線に
接続される積分形コンデンサと、コンデンサを充電する
ための充電用スイッチング素子と、 充電用スイッチング素子のスイッチング態様を一定の周
波数で変化するクロック信号発生回路と、コンデンサの
出力を読み取って演算を行い、その演算結果に基づいて
隣接する後段のトランス７アスイツチング素子に制Ｗ信
号を導出する演算回路とを含むことを特徴とするバイナ
リカウンタである。
、各段は、 伝送線に直列に接続され、制御信号に応答してスイッチ
ング態様を変えるトランスファスイッチング素子と、 トランスファスイッチング素子よりも後段側で伝送線に
接続される積分形コンデンサと、コンデンサを充電する
ための充電用スイッチング素子と、 充電用スイッチング素子のスイッチング態様を一定の周
波数で変化するクロック信号発生回路と、コンデンサの
出力を読み取って演算を行い、その演算結果に基づいて
隣接する後段のトランス７アスイツチング素子に制Ｗ信
号を導出する演算回路とを含むことを特徴とするバイナ
リカウンタである。
作 用
複数段を有するバイナリカウンタでは 第１段目におい
てｆｊＳ１段から第ｉ−１段 までの出力Ｔの１〜Ｔの
１−１＊での積（＝π Ｔｉ−１）の演算を必要とし、
この積をたとえば排他的論理和デートに与える必要があ
る。この積およびこの積の反転した値を得るために本発
明では伝送線に直列にトランスファスイッチング素子を
設け、このトランススイッチング素子の後段側で伝送線
に積分形のコンデンサを接続し、コンデンサを充電する
ための充電用スイッチング素子のスイッチング態様を一
定周辺に低周波数のり′ロック信号で変化し、コンデン
サの出力を演算して後段のトランス７アスイツチング素
子に与えるようにしたので、前記積およびその積の反転
した値を容易に求めることが可能となる。
てｆｊＳ１段から第ｉ−１段 までの出力Ｔの１〜Ｔの
１−１＊での積（＝π Ｔｉ−１）の演算を必要とし、
この積をたとえば排他的論理和デートに与える必要があ
る。この積およびこの積の反転した値を得るために本発
明では伝送線に直列にトランスファスイッチング素子を
設け、このトランススイッチング素子の後段側で伝送線
に積分形のコンデンサを接続し、コンデンサを充電する
ための充電用スイッチング素子のスイッチング態様を一
定周辺に低周波数のり′ロック信号で変化し、コンデン
サの出力を演算して後段のトランス７アスイツチング素
子に与えるようにしたので、前記積およびその積の反転
した値を容易に求めることが可能となる。
実施例
第１図は、本発明の一夫施例のブロック図であり、この
バイナリカウンタの各段Ｓ１．Ｓ２．Ｓ３゜Ｓ４．・・
・１Ｓｉのうち第１収Ｓ１では反転回路Ｎ１１からの信
号が遅延回路Ａ１に与えられる。遅延回路Ａ１からの出
力は、ライン！１１から信号Ｔ１として導出されるとと
もに、反転回路Ｎｉｌに与えられ、さらに後段である第
２段Ｓ２のトランスファスイッチング素子Ｑ２１の、デ
ートに与えられる。
バイナリカウンタの各段Ｓ１．Ｓ２．Ｓ３゜Ｓ４．・・
・１Ｓｉのうち第１収Ｓ１では反転回路Ｎ１１からの信
号が遅延回路Ａ１に与えられる。遅延回路Ａ１からの出
力は、ライン！１１から信号Ｔ１として導出されるとと
もに、反転回路Ｎｉｌに与えられ、さらに後段である第
２段Ｓ２のトランスファスイッチング素子Ｑ２１の、デ
ートに与えられる。
第２段Ｓ２では、伝送線１１に直列にトランスファスイ
ッチング素子Ｑ２１が接続されるとともに、そのトラン
ス７アスイツチング素子Ｑ２１よりも後段側（第１図の
右方）で伝送線！１に接続される積分形コンデンサＣ２
が設けられる。接続点Ｅ２１には々コンデンサＣ２を充
電するための充電用スイッチング素子Ｑ２２が接続され
る。この充電用スイッチング素子Ｑ ２２には、負電位
であるローレベルの電圧ＶＤが与えられる。トランス７
アスイツチング素子Ｑ２１および充電用スイッチング素
子Ｑ２２は、この実施例ではＰチャネル金属酸化膜半導
体電界効果トランジスタによって実現される。接続点Ｅ
２１からの信号は、ＡＮＤデー）Ｇ２１に与えられると
ともに、反転回路Ｎ２１介してＡＮＤデートＧ２２に与
えられる。ＡＮＤデートＧ２１．Ｃ，２２の出力は、Ｏ
ＲデートＧ２３に与えられる。ＯＲデートＧ２３の出力
は、遅延回路Ａ２に入力される。遅延回路Ａ２からの出
力はライン！２１に導出され、＃Ｓ２段Ｓ２の出力Ｔ２
として導出されるとともに、ＡＮＤデートＧ２１に入力
され、さらにまた隣接する後段である第３段Ｓ３のトラ
ンス７アスイツチング素子Ｑ３１のデートに制御信号と
して与えられる。このライン、／２１からの介する遅延
回路Ａ２の出力はまた、反転回路Ｎ２２によって反転さ
れ、ＡＮＤデー）Ｇ２２に与えられる。第３段Ｓ３〜第
１ＰｉＳｉは、前述の第２段８２と同様な構成を有し、
対応する部分には添え字を変えて示す。
ッチング素子Ｑ２１が接続されるとともに、そのトラン
ス７アスイツチング素子Ｑ２１よりも後段側（第１図の
右方）で伝送線！１に接続される積分形コンデンサＣ２
が設けられる。接続点Ｅ２１には々コンデンサＣ２を充
電するための充電用スイッチング素子Ｑ２２が接続され
る。この充電用スイッチング素子Ｑ ２２には、負電位
であるローレベルの電圧ＶＤが与えられる。トランス７
アスイツチング素子Ｑ２１および充電用スイッチング素
子Ｑ２２は、この実施例ではＰチャネル金属酸化膜半導
体電界効果トランジスタによって実現される。接続点Ｅ
２１からの信号は、ＡＮＤデー）Ｇ２１に与えられると
ともに、反転回路Ｎ２１介してＡＮＤデートＧ２２に与
えられる。ＡＮＤデートＧ２１．Ｃ，２２の出力は、Ｏ
ＲデートＧ２３に与えられる。ＯＲデートＧ２３の出力
は、遅延回路Ａ２に入力される。遅延回路Ａ２からの出
力はライン！２１に導出され、＃Ｓ２段Ｓ２の出力Ｔ２
として導出されるとともに、ＡＮＤデートＧ２１に入力
され、さらにまた隣接する後段である第３段Ｓ３のトラ
ンス７アスイツチング素子Ｑ３１のデートに制御信号と
して与えられる。このライン、／２１からの介する遅延
回路Ａ２の出力はまた、反転回路Ｎ２２によって反転さ
れ、ＡＮＤデー）Ｇ２２に与えられる。第３段Ｓ３〜第
１ＰｉＳｉは、前述の第２段８２と同様な構成を有し、
対応する部分には添え字を変えて示す。
クロック発生回路ＣＬは、第３図（１）で示されるクロ
ック信号φ１と、第３図（２）で示されるクロック信号
φ２と、ｔＩＳ３図（３）で示されるクロック信号φ３
と、第３図（４）で示されるり゛ロック信号φ４とを導
出する。第１段Ｓ１の伝送＃１！１には、りσツク信号
φ２が与えられ、第２段Ｓ２以降の充電用スイッチング
素子Ｑ２２．Ｑ３２．・・・。
ック信号φ１と、第３図（２）で示されるクロック信号
φ２と、ｔＩＳ３図（３）で示されるクロック信号φ３
と、第３図（４）で示されるり゛ロック信号φ４とを導
出する。第１段Ｓ１の伝送＃１！１には、りσツク信号
φ２が与えられ、第２段Ｓ２以降の充電用スイッチング
素子Ｑ２２．Ｑ３２．・・・。
Ｑｉ２ のデートには、このクロック信号φ２が与え
られる。
られる。
＃＆２図は遅延回路Ａ１の具体的な構成を示す。
この遅延回路Ａ１は、Ｐチャネル金属酸化膜半導体電界
効果トランジスタによって実現されるトランス７アスイ
ツチング素子Ｑａ１．Ｑａ２と、積分形のコンデンサＣ
ａｌ、Ｃａ２と、反転回路Ｎ ａ １ ｔＮａ２ と
を含み、トランスファスイッチング索子Ｑａ１ のデ
ートには、クロック信号φ３が与えられる６もう１つの
トランス７アスイツチング索子Ｑａ２ のデートには
、クロック信号φ１が与えられる。こうしてクロック信
号φ３がローレベルであるとき、トランス７アスイツチ
ング素子Ｑ ａ １が導通して反転回路Ｎ１１からの信
号がコンデンサＣａｌ によって読み取られ、バッフ
ァとしての反転回路Ｎａｌ お上りもう１つのトラン
ス７アデー）Ｑａ２ に与えられる。クロ７り信号φ
１がハイレベルであるとぎ、トランスファスイッチング
素子Ｑ ａ ２ は遮断しており、したがってコンデ
ンサＣａ１ によって読み取られた信号が保持される。
効果トランジスタによって実現されるトランス７アスイ
ツチング素子Ｑａ１．Ｑａ２と、積分形のコンデンサＣ
ａｌ、Ｃａ２と、反転回路Ｎ ａ １ ｔＮａ２ と
を含み、トランスファスイッチング索子Ｑａ１ のデ
ートには、クロック信号φ３が与えられる６もう１つの
トランス７アスイツチング索子Ｑａ２ のデートには
、クロック信号φ１が与えられる。こうしてクロック信
号φ３がローレベルであるとき、トランス７アスイツチ
ング素子Ｑ ａ １が導通して反転回路Ｎ１１からの信
号がコンデンサＣａｌ によって読み取られ、バッフ
ァとしての反転回路Ｎａｌ お上りもう１つのトラン
ス７アデー）Ｑａ２ に与えられる。クロ７り信号φ
１がハイレベルであるとぎ、トランスファスイッチング
素子Ｑ ａ ２ は遮断しており、したがってコンデ
ンサＣａ１ によって読み取られた信号が保持される。
その後、クロック信号φ１がローレベルとなることによ
って トランス７アスイツチング素子Ｑａ２が導通し、
コンデンサＣａ ２から反伝回路Ｎａ２を経てライン！
１１に出力が導出される。トランス７アスイツチング索
子Ｑ ａ １ のデートに与えられるクロック信号は
φ４であってもよ（、またトランス７アスイ７チング素
子Ｑａ２ のデートに与えられるりａツク信号はφ２
であってもよい。こうして遅延回路Ａ１は、クロ７り信
号φ３またはφ４がローレベルであるときにデータを取
り込み、クロック信号φ１＊たはφ２がハイレベルであ
る時間中データを保持する機能を有する。ここで、もう
１つのトランスファスイッチング素子Ｑａ３ 。
って トランス７アスイツチング素子Ｑａ２が導通し、
コンデンサＣａ ２から反伝回路Ｎａ２を経てライン！
１１に出力が導出される。トランス７アスイツチング索
子Ｑ ａ １ のデートに与えられるクロック信号は
φ４であってもよ（、またトランス７アスイ７チング素
子Ｑａ２ のデートに与えられるりａツク信号はφ２
であってもよい。こうして遅延回路Ａ１は、クロ７り信
号φ３またはφ４がローレベルであるときにデータを取
り込み、クロック信号φ１＊たはφ２がハイレベルであ
る時間中データを保持する機能を有する。ここで、もう
１つのトランスファスイッチング素子Ｑａ３ 。
Ｑａ２のデートにリセットのための信号を、クロック信
号φ３．φ４；φ１．φ２ とともに、ＯＲ″ｆ−トま
たはＡＮＤデートなどの論理デートを介して与えるよう
に構成し、これ、によってバイナリカウンタのリセット
が可能となる。遅延回路Ａ１〜Ａｉは第２図に示される
構成に限定されることはなく、その他の構成であっても
よく、たとえばいわゆるＤ形７リツプ７０ツブによって
実現されてもよい。
号φ３．φ４；φ１．φ２ とともに、ＯＲ″ｆ−トま
たはＡＮＤデートなどの論理デートを介して与えるよう
に構成し、これ、によってバイナリカウンタのリセット
が可能となる。遅延回路Ａ１〜Ａｉは第２図に示される
構成に限定されることはなく、その他の構成であっても
よく、たとえばいわゆるＤ形７リツプ７０ツブによって
実現されてもよい。
第３図を参照して々第１図に示された実施例の動作を説
明する。クロ・７り信号発生回路ＣＬからは、＃５３図
（１）〜第３図（４）で示されるクロック′１ 信号φ１〜φ４はそれぞれ導出される。初期状態では遅
延回路Ａ１〜Ａｉの出力を導出するライン！１１〜！１
１ はリセットによってハイレベルとなっており、し
たがって第１段Ｓ１の出力Ｔ１は第３図（８）に示され
るようにハイレベルであり、第２段Ｓ２の出力Ｔ２は第
３図（９）で示されているようにハイレベルであり、さ
らにまた第３段Ｓ３の出力Ｔ３は第３図（１０）で示さ
れるようにハイレベルである。
明する。クロ・７り信号発生回路ＣＬからは、＃５３図
（１）〜第３図（４）で示されるクロック′１ 信号φ１〜φ４はそれぞれ導出される。初期状態では遅
延回路Ａ１〜Ａｉの出力を導出するライン！１１〜！１
１ はリセットによってハイレベルとなっており、し
たがって第１段Ｓ１の出力Ｔ１は第３図（８）に示され
るようにハイレベルであり、第２段Ｓ２の出力Ｔ２は第
３図（９）で示されているようにハイレベルであり、さ
らにまた第３段Ｓ３の出力Ｔ３は第３図（１０）で示さ
れるようにハイレベルである。
このようなリセット状態において、時刻ｔｌａ〜ｔ２ａ
の期間においては充電用スイッチング素子Ｑ２２、Ｑ３
２．Ｑ４２が導通し、接続点Ｅ２１．Ｅ３１、Ｅ４１は
ローレベルの電圧ＶＤによって充電される。接続点Ｅ２
１．Ｅ３３．Ｅ４１の電圧は第３図（５）、第３図（６
）および第３図（７）にそれぞれ示されている。こうし
てコンデンサＣ２，Ｃ３、Ｃ４がローレベルに充電され
る。
の期間においては充電用スイッチング素子Ｑ２２、Ｑ３
２．Ｑ４２が導通し、接続点Ｅ２１．Ｅ３１、Ｅ４１は
ローレベルの電圧ＶＤによって充電される。接続点Ｅ２
１．Ｅ３３．Ｅ４１の電圧は第３図（５）、第３図（６
）および第３図（７）にそれぞれ示されている。こうし
てコンデンサＣ２，Ｃ３、Ｃ４がローレベルに充電され
る。
時刻ｔ２ ａ−ｔ３ｎの期間では、出力Ｔ １ 、Ｔ
２ 、Ｔ３がハイレベルであるので、Ｆランス７アスイ
ツチング素子Ｑ２１．Ｑ３１．Ｑ４１が遮断しており、
コンデンサＣ２、Ｃ３、Ｃ４の内容は保持される。
２ 、Ｔ３がハイレベルであるので、Ｆランス７アスイ
ツチング素子Ｑ２１．Ｑ３１．Ｑ４１が遮断しており、
コンデンサＣ２、Ｃ３、Ｃ４の内容は保持される。
時刻ｔ３ ａ−ｔ４ ａの期間では、ＰＩＳ１段Ｓ１の
遅延回路Ａ１におけるラインＪ？１１からの出力Ｔ１が
ローレベルとなる。
遅延回路Ａ１におけるラインＪ？１１からの出力Ｔ１が
ローレベルとなる。
時Ｒｔ ４ ａ〜ｔ５ｍの期間では、出力Ｔ１がローレ
ベルの＊まであるので、トランスファスイッチング素子
Ｑ２１が導通し、しだがって接続点Ｅ２１゜Ｅ２１がタ
イミング信号φ２によってハイレベルとなる。
ベルの＊まであるので、トランスファスイッチング素子
Ｑ２１が導通し、しだがって接続点Ｅ２１゜Ｅ２１がタ
イミング信号φ２によってハイレベルとなる。
時刻Ｌ５ａ〜ｔ６ａのＭ開では、第１段Ｓ１の出力Ｔ１
はハイレベルとなり、第２段Ｓ２の出力Ｔ２はローレベ
ルとなる。
はハイレベルとなり、第２段Ｓ２の出力Ｔ２はローレベ
ルとなる。
時刻ｔ６ａ−ｔ７ａの□期間では、出力Ｔ２はローレベ
ルであり、トランス７アスイツチング素子Ｑ２２だけが
導通し、このとき接続点Ｅ２１はローレベルのままであ
るので、コンデンサＣ２の電荷が変化することがない。
ルであり、トランス７アスイツチング素子Ｑ２２だけが
導通し、このとき接続点Ｅ２１はローレベルのままであ
るので、コンデンサＣ２の電荷が変化することがない。
時刻ｔ７ａ−ｔｅａの期間では、第１段Ｓ１の出力Ｔ１
がローレベルとなる。
がローレベルとなる。
時刻ｔ８ａ−ｔ９ａの期間では、出力ＴＩ、Ｔ２がロー
レベルであるので、接続点Ｅ２１．Ｅ３１はハイレベル
となる。
レベルであるので、接続点Ｅ２１．Ｅ３１はハイレベル
となる。
時刻ｔ９ａ−ｔｌＯａでは、出力Ｔｌ、Ｔ２がハイレベ
ルとなり、出力Ｔ３がローレベルとなる。以下、同様に
して動作が行なわれ、各段Ｓ１〜Ｓｉの出力Ｔ１〜Ｔｉ
が得られる。
ルとなり、出力Ｔ３がローレベルとなる。以下、同様に
して動作が行なわれ、各段Ｓ１〜Ｓｉの出力Ｔ１〜Ｔｉ
が得られる。
第１段Ｓｉにおいて接続息Ｅｉｌでは、第１段５＝ｙＴ
ｉｌ が得られ、反転回路Ｎｉｌ はその積の反啄した値を
導出する。このようにして第２段８２〜 第１段Ｓｉの
回路構成は同一であり、回路構成がむやみに複雑になる
こととが無く、小形化が可能である。
ｉｌ が得られ、反転回路Ｎｉｌ はその積の反啄した値を
導出する。このようにして第２段８２〜 第１段Ｓｉの
回路構成は同一であり、回路構成がむやみに複雑になる
こととが無く、小形化が可能である。
第４図は本発明の他の実施例の電気回路図であり、前述
の実施例の対応する部分には同一の参照符を付す。この
実施例では、前述の第１図における遅延回路’Ａｌ−Ａ
１？−）Ｇ２１−Ｇ２３．Ｇ３１〜Ｇ３３．・・・、Ｇ
ｉｌ〜Ｇｉ３および反転回路Ｌ２２、Ｌ３２．・・・、
Ｌ ｉ２などに代えていわゆるレシオレス回路が用いら
れる。第１段Ｓ１では、レシオレス回路は直列に接続さ
れたスイッチング素子Ｐ４〜Ｐ ６ 、Ｐ ７〜Ｐ９お
上りコンデンサＣ１ｌ、Ｃ１２を備える。第２段Ｓ２で
は、直列に接続された スイッチング素子Ｐｉ Ｏ，Ｐ
ｉ １．Ｐｉ ２．Ｐｉ３；Ｐｉ４．Ｐｉ５．Ｐｉ６．
Ｐｉ７．Ｐｉ８ およびコンデンサＣ２１，Ｃ２２を
含む、残余の段Ｓ２３．８２４においても同様な構成と
なっており、参照符添え字が対応して変化して示されて
いる。
の実施例の対応する部分には同一の参照符を付す。この
実施例では、前述の第１図における遅延回路’Ａｌ−Ａ
１？−）Ｇ２１−Ｇ２３．Ｇ３１〜Ｇ３３．・・・、Ｇ
ｉｌ〜Ｇｉ３および反転回路Ｌ２２、Ｌ３２．・・・、
Ｌ ｉ２などに代えていわゆるレシオレス回路が用いら
れる。第１段Ｓ１では、レシオレス回路は直列に接続さ
れたスイッチング素子Ｐ４〜Ｐ ６ 、Ｐ ７〜Ｐ９お
上りコンデンサＣ１ｌ、Ｃ１２を備える。第２段Ｓ２で
は、直列に接続された スイッチング素子Ｐｉ Ｏ，Ｐ
ｉ １．Ｐｉ ２．Ｐｉ３；Ｐｉ４．Ｐｉ５．Ｐｉ６．
Ｐｉ７．Ｐｉ８ およびコンデンサＣ２１，Ｃ２２を
含む、残余の段Ｓ２３．８２４においても同様な構成と
なっており、参照符添え字が対応して変化して示されて
いる。
このようなスイッチング素子Ｐ４〜Ｐ２７は、Ｐ形金属
酸化族半導体電界効果うンジスタによって実現される。
酸化族半導体電界効果うンジスタによって実現される。
第４図に示される実施例において、第１段８１〜第５
＃ｆｆｉ Ｓ ５のＤ１〜Ｄ５は第５図に示される時刻
ｔｌ−ｔ１６ において第１表のように変化すみ。
＃ｆｆｉ Ｓ ５のＤ１〜Ｄ５は第５図に示される時刻
ｔｌ−ｔ１６ において第１表のように変化すみ。
（以下余白）
クロック信号発生回路ＣＬは、クロック信号φ１を第５
図（１）に示すように、またクロック信号φ２を第５図
（２）に示すように、クロック信号φ３を第５図（３）
で示すように、さらにまたクロック信号φ４を第５図（
４）で示すように導出する。
図（１）に示すように、またクロック信号φ２を第５図
（２）に示すように、クロック信号φ３を第５図（３）
で示すように、さらにまたクロック信号φ４を第５図（
４）で示すように導出する。
第１段Ｓ１の出力Ｔ１は第５図（１１）に示され、第２
段Ｓ２の出力Ｔ２はＰＩ５図（１２）に示され、また第
３段Ｓ３の出力Ｔ３は第５図（１３）に示される。
段Ｓ２の出力Ｔ２はＰＩ５図（１２）に示され、また第
３段Ｓ３の出力Ｔ３は第５図（１３）に示される。
時刻１０以前における初期状態では、出力ＴＩ。
Ｔ ２ 、Ｔ ３はハイレベルである。時刻ｔＯ〜Ｎｔ
ｔｌ〜Ｌ２ の時刻では、充電用スイッチング素子Ｑ
２２、Ｑ３２．Ｑ４２が導通している。したがって接続
点Ｅ２１は第５図（５）で示されるように、接続点Ｅ３
１は第５図（６）で示されるように、さらにまた接続点
Ｅ４１は第５図（７）で示されるように、それぞれロー
レベルとなっている。尚、接続点Ｅ１２は第５図（８）
で示されるように、接続点Ｅ２２は第５図（９）で示さ
れるように、さらにまた接続点Ｅ３２は第５図（１０）
で示される波形を有する。
ｔｌ〜Ｌ２ の時刻では、充電用スイッチング素子Ｑ
２２、Ｑ３２．Ｑ４２が導通している。したがって接続
点Ｅ２１は第５図（５）で示されるように、接続点Ｅ３
１は第５図（６）で示されるように、さらにまた接続点
Ｅ４１は第５図（７）で示されるように、それぞれロー
レベルとなっている。尚、接続点Ｅ１２は第５図（８）
で示されるように、接続点Ｅ２２は第５図（９）で示さ
れるように、さらにまた接続点Ｅ３２は第５図（１０）
で示される波形を有する。
時刻し２〜ｔ３の期間では、接続点Ｅ１２．Ｅ２２、Ｅ
３２においては・スイッチング素子Ｐ４．Ｐ１０、ＰＩ
９が導通しているのでローレベルである。
３２においては・スイッチング素子Ｐ４．Ｐ１０、ＰＩ
９が導通しているのでローレベルである。
時刻ｔ２〜ｔ３ ｔｔ３〜ｔ４ の期間においては接
続点Ｅ２１．Ｅ３１．Ｅ４１のレベルは、切断スイッチ
ング素子Ｑ２１．Ｑ３１．Ｑ４１のスイッチング態様に
よってきまる。この期間では、スイッチング素子Ｑ２１
．Ｑ３１．Ｑ４１は遮断しているので、接続点Ｅ２１．
Ｅ３１．Ｅ４１はローレベルのままである０時刻ｔ３〜
ｔ４の期間中、接続点Ｅ１２゜Ｅ２２．Ｅ３１のレベル
は、スイッチングｌ 子Ｉ）３、Ｐｉ ２．Ｐｉ ３．
Ｐｉ ４．Ｐｉ ５．Ｐ２１．Ｐ２２゜Ｐ２３．Ｐ２４
に依存し、スイッチング素子Ｐ６゜ＰＩ ３．ＰＩ ４
．Ｐ２２．Ｐ２３ は導通しており、スイッチング素
子Ｐ１２．Ｐ１５．Ｐ２１．Ｐ２４ ’は遮断して
いる。したがって時刻ｔ１〜ｔ５ 、ｔ５〜ｔ６ の
期間中はその出力データＴ １ 、Ｔ ２ 、Ｔ ３が
保持される。
続点Ｅ２１．Ｅ３１．Ｅ４１のレベルは、切断スイッチ
ング素子Ｑ２１．Ｑ３１．Ｑ４１のスイッチング態様に
よってきまる。この期間では、スイッチング素子Ｑ２１
．Ｑ３１．Ｑ４１は遮断しているので、接続点Ｅ２１．
Ｅ３１．Ｅ４１はローレベルのままである０時刻ｔ３〜
ｔ４の期間中、接続点Ｅ１２゜Ｅ２２．Ｅ３１のレベル
は、スイッチングｌ 子Ｉ）３、Ｐｉ ２．Ｐｉ ３．
Ｐｉ ４．Ｐｉ ５．Ｐ２１．Ｐ２２゜Ｐ２３．Ｐ２４
に依存し、スイッチング素子Ｐ６゜ＰＩ ３．ＰＩ ４
．Ｐ２２．Ｐ２３ は導通しており、スイッチング素
子Ｐ１２．Ｐ１５．Ｐ２１．Ｐ２４ ’は遮断して
いる。したがって時刻ｔ１〜ｔ５ 、ｔ５〜ｔ６ の
期間中はその出力データＴ １ 、Ｔ ２ 、Ｔ ３が
保持される。
時刻ｔ３〜ｔ４の期間中、スイッチング素子Ｐ７゜ＰＩ
６．Ｐ２５は導通しており、したがって出力Ｔ １ 、
Ｔ ２ 、Ｔ ３はローレベルである。
６．Ｐ２５は導通しており、したがって出力Ｔ １ 、
Ｔ ２ 、Ｔ ３はローレベルである。
時刻し４〜ｔ５の期間中では、接続点Ｅ２２はハイレベ
ルであり、したがってスイッチング素子Ｐ９は遮断し、
出力Ｔ１はローレベルである。接続点Ｅ２２．Ｅ３２は
この期間中ローレベルであり、したたがってスイッチン
グ素子Ｐ１８．Ｐ２７は導通している。そのためこの期
間中、出力Ｔ２゜Ｔ３はハイレベルである。その後、時
刻ｔ５〜Ｌ６゜Ｌ７〜ｔ７の期間中において出力Ｔ １
、Ｔ ２ 、Ｔ ３のレベルが保持される。
ルであり、したがってスイッチング素子Ｐ９は遮断し、
出力Ｔ１はローレベルである。接続点Ｅ２２．Ｅ３２は
この期間中ローレベルであり、したたがってスイッチン
グ素子Ｐ１８．Ｐ２７は導通している。そのためこの期
間中、出力Ｔ２゜Ｔ３はハイレベルである。その後、時
刻ｔ５〜Ｌ６゜Ｌ７〜ｔ７の期間中において出力Ｔ １
、Ｔ ２ 、Ｔ ３のレベルが保持される。
以下、同様にして、時刻ｔ８〜ｔ９の期間中では接続点
Ｅ２１．Ｅ３１．Ｅ４１において充電用スイッチング索
子Ｑ２２．Ｑ３２．Ｑ４２が導通しており、したがって
ローレベルとなっている。このような動作を同様に繰り
返すことによって、時刻ｔｏ −ｔ３ 、ｔ４〜ｔ７
、ｔ８〜Ｌｌｌの動作を繰り返す。
Ｅ２１．Ｅ３１．Ｅ４１において充電用スイッチング索
子Ｑ２２．Ｑ３２．Ｑ４２が導通しており、したがって
ローレベルとなっている。このような動作を同様に繰り
返すことによって、時刻ｔｏ −ｔ３ 、ｔ４〜ｔ７
、ｔ８〜Ｌｌｌの動作を繰り返す。
こうして出力Ｔ １ 、Ｔ ２ 、Ｔ ３は時刻ｔＯ〜
ｔ３ 、ｔ４〜ｔ７ 、ｔ８〜ｔｌｌの期間中において
有効な値となる。
ｔ３ 、ｔ４〜ｔ７ 、ｔ８〜ｔｌｌの期間中において
有効な値となる。
効 果
以上のように本発明によれば、バイナリカウンタの各段
の構成が同一となり、高段となっても構成がむやみに複
雑化することはない、したがって先行技術に比べて構成
が簡単であり、たとえば第１の集積回路に場合であって
も、むやみに大きな回路面積を必要とすることがなくな
る。
の構成が同一となり、高段となっても構成がむやみに複
雑化することはない、したがって先行技術に比べて構成
が簡単であり、たとえば第１の集積回路に場合であって
も、むやみに大きな回路面積を必要とすることがなくな
る。
第１図は本発明の一実施例の電気回路図、第２図はＭ延
回路Ａ１の具体的構成を示す電気回路ば第３図は第１図
に示された実施例の動作を説明するための波形図、第４
図は本発明の他の実施例の電気回路図、第５図は第４図
にしめされた実施例の動作を説明するための波形図であ
る。 Ｓｌ・・・第１段、Ｓ２・・・第２段、Ｓ３・・・第３
段、Ｓ４・・・第４段、Ｓｉ・・・第１段、Ｑ２１．Ｑ
３１．Ｑ４１、Ｑｉｌ・・・トランス７アスイツチング
ｉ子、Ｑ２２ ｖＱ ３２ ＝Ｑ ４２ 、Ｑ ｉ２・
・・充電用スイッチング素子、１１・・・伝送線、Ｃ２
、Ｃ３、Ｃ４、Ｃｉ・０．フンデンサ、Ａ１〜Ａｉ ・
・・遅延回路、Ｐ４〜Ｐ２７・・・スイッチング素子 代理人 弁理士 函数 圭一部 第２図
回路Ａ１の具体的構成を示す電気回路ば第３図は第１図
に示された実施例の動作を説明するための波形図、第４
図は本発明の他の実施例の電気回路図、第５図は第４図
にしめされた実施例の動作を説明するための波形図であ
る。 Ｓｌ・・・第１段、Ｓ２・・・第２段、Ｓ３・・・第３
段、Ｓ４・・・第４段、Ｓｉ・・・第１段、Ｑ２１．Ｑ
３１．Ｑ４１、Ｑｉｌ・・・トランス７アスイツチング
ｉ子、Ｑ２２ ｖＱ ３２ ＝Ｑ ４２ 、Ｑ ｉ２・
・・充電用スイッチング素子、１１・・・伝送線、Ｃ２
、Ｃ３、Ｃ４、Ｃｉ・０．フンデンサ、Ａ１〜Ａｉ ・
・・遅延回路、Ｐ４〜Ｐ２７・・・スイッチング素子 代理人 弁理士 函数 圭一部 第２図
Claims (1)
- 【特許請求の範囲】 複数の段が伝送線によって直列に接続され、各段は、 伝送線に直列に接続され、制御信号に応答してスイッチ
ング態様を変えるトランスファスイッチング素子と、 トランスファスイッチング素子よりも後段側で伝送線に
接続される積分形コンデンサと、 コンデンサを充電するための充電用スイッチング素子と
、 充電用スイッチング素子のスイッチング態様を一定の周
波数で変化するクロック信号発生回路と、コンデンサの
出力を読み取って演算を行い、その演算結果に基づいて
隣接する後段のトランスファスイッチング素子に制御信
号を導出する演算回路とを含むことを特徴とするバイナ
リカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2591185A JPS61184923A (ja) | 1985-02-12 | 1985-02-12 | バイナリカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2591185A JPS61184923A (ja) | 1985-02-12 | 1985-02-12 | バイナリカウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61184923A true JPS61184923A (ja) | 1986-08-18 |
Family
ID=12178957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2591185A Pending JPS61184923A (ja) | 1985-02-12 | 1985-02-12 | バイナリカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184923A (ja) |
-
1985
- 1985-02-12 JP JP2591185A patent/JPS61184923A/ja active Pending
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