JPS61184788A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体記憶装置であって、ワード線にゲートが接続され
た書込み制御用トランジスタと、このトランジスタにゲ
ートが接続された情報記憶用トランジスタと、情報記憶
用トランジスタとワード線間に接続された一方向性素子
を備えたメモリセルにより配線数を減らすことができる
・ 〔産業上の利用分野〕 本発明は、ＭＯＳ）ランジスタを用いたダイナミックメ
モリに関し、特にメモリセルが増幅能力を有する。いわ
ゆるゲイン・セルメモリに関する。

素子が微細化されてくると、例えば１トランジスタ・１
キヤパシタ型のダイナミックメモリにおいては、キャパ
シタに蓄えられる電荷量が少なくなり、情報のセンス等
において扱う信号レベルが微小になり、誤動作を起こし
やすくなる。

そこで、メモリセルが増幅能力を有するために、素子の
微細化が進んでも一定の信号レベルを維持するのが容易
なゲイン・セルが着目されている。

〔従来の技術〕

従来のこの種のメモリセルを第３図に示す。

このセルはトランジスタＱ＋＋　、　　Ｑｎ　、　　Ｑ
Ｂと、トランジスタＱ１−のゲートが接続される読出し
選択線Ｒ３Ｌと、トランジスタＱ＋２のゲートが接続さ
れる書込み選択線Ｖ／ＳＬと、トランジスタＱ１１゜Ｑ
１″Ｌのソース又はドレインが接続される読出しデータ
線ＷＳＬおよび書込みデータ線ＷＤＬを有する。

このメモリセルに対するデータの書込みは、書込み選択
線ＷＳＬをハイレベル、書込みデータ線ＷＤＬを例えば
ハイレベルとすると、トランジスタＱＩ２がオンしてお
りトランジスタＱ１１のゲート電位はハイレベルとなる
。一方、書込みデータ線ＷＤＬをローレベルとするとト
ランジスタＱ＋３のゲート電位はローレベルとなる。

こうして書込みが行われる。

データの読出しは、読出し選択線Ｒ３Ｌをハイレベルと
してトランジスタＱ１１　をオンとすると、もしトラン
ジスタＱＢのゲート電位がハイレベルの時はトランジス
タＱ＋３がオンであることにより、予めハイレベルにプ
リチャージされた読出しデータ線ＲＤＬからトランジス
タＣ＋　＋　　　）ランジスタＱ１３−接続線ＧＮＤの
経路で電流が流れ、読出しデータ線ＲＤＬはローレベル
に下がる。

一方、トランジスタＱ＋１のゲート電位はローレベルで
トランジスタＱ１−４はオフであるので、読出しデータ
線ＲＤＬの電位はハイレベルを保持する。

こうしてデータの読出しが行われる。

しかし、このようなセルに対しては各線Ｒ３Ｌ。

ＷＳＬ、ＲＤＬ、ＷＤＬに接地線を加え合計５本の配線
が必要である。

そこで配線数を減らして高集積化を図るために、本発明
者は特願昭５９−１９８８４０号により第４図に示すメ
モリセルを提案した。

このメモリセルは、トランジスタＱｚ＋　、　　Ｑ２２
　。

Ｑ？ｍを有し、トランジスタＱｚ＋　、　　（ｈｚのゲ
ートは共通にワード線ＷＬに接続され、ドレインはデー
タ線ＤＬに接続されている。

トランジスタＱ）Ｉ　、　　Ｑ２’３のスレッシホール
ド電圧はトランジスタＱ−Ｘ２のそれより低く設定され
ており、又ワード線ＷＬの電位は書込み時の方がよ続出
し時より高くされる。

このメモリセルの書込みは、ワード線ＷＬを書込み用ハ
イレベル（Ｖ　ｗ）とし、データ線を書込み情報に応じ
てハイ又はローレベルとする。

これによってトランジスタＱ２２がオンとなってトラン
ジスタＱ２３のゲート電位はデータに応じてハイ、又は
ローレベルとなる。

こうして書込まれたデータの読出しはワード線ＷＬを読
出し用ハイレベル（ＶＦＬ）とスル。

このハイレベルＶＲはトランジスタＱ２１をオンとし、
Ｑｔ２をオフとするレベルに設定されている。

従ってトランジスタＱｚ３のゲート電位がハイレベルと
なる情報が蓄積されている場合にはトランジスタＱｚｉ
がオンであるので、電流がデータ線ＤＬ−−１−ランジ
スタＱ２１　　Ｑｉｉ−接地線ＧＮＤの経路で流れ、一
方トランジスタＱｚｉのゲート電位がローレベルの場合
はトランジスタＱｚ％がオフで接地線ＧＮＤに対して電
流は流れない。

従ってこれをデータ線にセンスアンプを設けて検出し、
データの読出しを行う。

〔発明が解決しようとする問題点〕

このようなメモリセルにおいても、ワード線ＷＬ、デー
タ線ＤＬ、接地線ＧＮＤの３本の配線を必要とする。

本発明は、従来のメモリセルによりも配線数をさらに減
らして高集積化を図ることを目的とする。

〔問題点を解決するための手段〕

本発明の半導体装置は、ワード線にゲートが接続され、
ソースおよびドレインの一方がビット線に接続された書
込み制御用トランジスタと、ゲートが書込み制御用トラ
ンジスタのソースおよびドレインの他方に接続されソー
スおよびドレインの一方がビット線に接続された情報記
憶用トランジスタと、情報記憶用トランジスタのソース
およびドレインの他方とワード線の間に接続された一方
向性素子を備えたメモリセルを有する。

〔作　用〕

検出トランジスタのソースおよびドレインの一方をビッ
ト線に接続されており読出し時にワード線から検出トラ
ンジスタを経て流れる電流はビット線に流れ込むので、
接地線が不要となり、メモリセルに対する配線はワード
線とビット線の２本に減らすことができる。

〔実施例〕

第１図に本発明によるメモリセルの一実施例を示す。

第１図（ａｌはメモリセルの等価回路図、第１図（ｂｌ
は構造断面図である。

本発明によるメモリセルは、ワード線ＷＬと、これに直
交して配置されたビット線ＢＬの２本の配線を有する。

また、ワード線ＷＬにゲートが接続され、ドレインがビ
ット線ＢＬに接続された書込み制御用トランジスタＱ１
　　と、ゲートがトランジスタＱ−のソースに接続され
、ドレインがビット線ＢＬに接続された情報記憶用トラ
ンジスタＱ２　と、ワード線ＷＬとトランジスタＱ２の
ソースの間に接続されたダイオードＤを有する。

トランジスタＱ１　　のスレッシホールド電圧はトラン
ジスタＱ２　のそれより高く設定されている。

以下にこのメモリセルの動作を説明する。

（書込み動作） ワード線ＷＬに書込み用ハイレベル（例えば７Ｖ）を印
加し、ビット線ＢＬにもハイレベル（例えば７Ｖ）を印
加すると、トランジスタＱ自　　はオンし、トランジス
タＱ１　　のスレッシホールド電圧を４ｖとするとトラ
ンジスタＱ２のゲート電位はビット線電位からトランジ
スタＱ１　　のスレッシホールド電圧を差引いた３ｖと
なる。

この状態でワード線ＷＬ、ビット線ＢＬを共・に０■に
してもトランジスタＱｚのゲート電位は３Ｖに保持され
る。トランジスタＱ２　のスレッシホールド電圧を１ｖ
とすれば、この時、トランジスタＱ２　はオンとなる。

一方、ワード線ＷＬが７ｖでビット線をローレベル（例
えばＯＶ）とすると、トランジスタＱ２のゲート電位は
０■となる。

このようにして、メモリセルに対してハイレベル又はロ
ーレベルのデータが書込まれる。

尚、トランジスタＱ２のゲート電位に予めハイレベルの
データが書込まれており、これにローレベルのデータを
書込む場合には、ワード線が７ｖになった瞬間にトラン
ジスタＱ２がオンであるため、ワード線ＷＬ−ダイオー
ドＤ−トランジスタＱ２−ビット線ＢＬの経路で電流が
流れるが、トランジスタＱ２のゲート電位はすぐにＯｖ
となりトランジスタＱ２がオフとなるので電流はすぐに
流れなくなる。

（読出し動作） ビット線ＢＬを予めＯＶにしてからフローティング状態
にしておく。

次いでワード線ＷＬを読出し用ハイレベル（例えば３Ｖ
）にすると、トランジスタＱ２のゲート電位がハイレベ
ルのデータが書込まれている場合にはトランジスタＱ２
がオンしており、ワード線ＷＬ−ダイオードＤ−）ラン
ジスタＱ２−ビット線ＢＬの経路で電荷が供給され、ビ
ット線電位は２Ｖまで上昇する。

一方、トランジスタＱ２のゲート電位がローレベルのデ
ータが書込まれている場合にはトランジスタＱ２　はオ
フであり、ビット線に対する電荷の供給がないのでビッ
ト線電位の上昇はない。

読出し時にはワード線は３Ｖ印加され、トランジスタＱ
１　　のスレッシホールド電圧が４■であるためトラン
ジスタＱｌ　　はオフを維持するので、トランジスタＱ
２のゲート電位は保持され、データの破壊は生じない。

尚、ダイオードＤは、非選択でトランジスタＱ２がオン
であるセルに対してビット線がハイレベルの時に非選択
ワード線に向かって電荷が供給されて非選択ワード線電
位が上昇するのを防止するためのものである。

次にこのメモリセルの構造を第１図（ｂｌにより説明す
る。

Ｐ型シリコン基板１にｎｌ　拡散層２．３が形成され、
斜線で示した絶縁膜（例えばＳｉＯ２）４を介して形成
されたシリコン層のｎｌ　　領域５をゲートとし、拡散
ｆｆ１２．３をソース、ドレインとするトランジスタＱ
Ｚが形成されている。

ｎ″″　拡散層２は紙面に垂直な方向に延在しており、
ビット線（ＢＬ）を構成している。

また、シリコン層のｎｌ　　領域５，７をソース。

ドレイン領域としＰ領域６．をチャネル領域とし、絶縁
膜を介して配置されたシリコン層のｎ”領域８をゲート
とするトランジスタＱ１　　と、Ｐ型頭域９と基板のｎ
“領域３とにより構成されるダイオードが備わっている
。

ｎ７　領域８とＰ領域９とは同じコンタクトホールを介
してビット線と直交する方向に延びるワード線ＷＬに接
続されている。

このようなメモリセルを有する半導体記憶装置の周辺回
路は、１トランジスタ・１キヤパシタ型のダイナミック
メモリで一般的に用いられる回路を用いることができる
。

尚、上記動作説明において、ワード線をローレベル、書
込み用ハイレベル、読出し用ハイレベルの３レベルにす
るための回路を第２図に示す。

トランジスタＱ３　、　Ｑ４は電源ＶＤＤと接地電源Ｖ
ｓｓの間に直列接続され、両トランジスタの接続点にト
ランジスタＱＧ　を介してワード線ＷＬが接続される。

又非選択ワード線をローレベルにするためのトランジス
タＱ６　を備えている。

書込み動作時にはメモリの外部から与えられる書込み指
示信号に基づいてトランジスタＱ３　のゲートにハイレ
ベル、Ｑ４　のゲートにローレベルの信号が与られる。

又、外部からのアドレス信号に応じて選択ワード線に対
応するゲートトランジスタＱｇ　のゲートにハイレベル
の信号、α　にこれと相補のローレベルの信号が与えら
れる。

これによってトランジスタＱ３がオン、Ｑ今がオフ、Ｑ
ｇ　がオン、Ｑ６　がオフとなってワード線ＷＬには書
込み用ハイレベルの電位が印加される。

一方、読出し動作時には外部の読出し指示信号に基づい
てトランジスタＱ、　、　　Ｑ４のゲートに共にハイレ
ベルの信号が与えられる。この場合にはトランジスタＱ
、　、　Ｑ、の各コンダクタンスによって分圧されたＶ
ｔ５ｏとＶｇｃの中間電位の読出し用ハイレベルがワー
ド線に印加される。

さらにトランジスタＱ斗をオン、Ｑ、をオフすることに
よりローレベルをワード線に印加することができる。非
選択時にはトランジスタＱｇ　がオフ、Ｑ＆がオンとな
り、ワード線ＷＬはローレベルとなる。

〔発明の効果〕

以上説明した本発明によればメモリセルに対する配線数
を減らせることができるので、高集積化を図ることがで
きる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図で、（ａｌは等価回
路図、（ｂ）は構造を示す断面図、第２図はワード線電
位を与える回路図を示す図、第３図、第４図はそれぞれ
従来例を示す図である。 図においてＱｌ　　は書込制御トランジスタ、Ｑ２は情
報記憶用トランジスタ、Ｄはダイオードを示す。 不発」月の実施ｆ刺を７ｒ、Ｔ耳ｆ面回路図（ａ−） 本発明の寅毘例を示η絆面図 （ｂ＞ 第１図

Claims (1)

【特許請求の範囲】
1. 　ワード線（ＷＬ）と、ビット線（ＢＬ）と、該ワード
   線（ＷＬ）にゲートが接続され、ソースおよびドレイン
   の一方が該ビット線（ＢＬ）に接続された書込み制御用
   トランジスタ（Ｑ＿１）と、該書込み制御用トランジス
   タ（Ｑ＿１）のソースおよびドレインの他方にゲートが
   接続され、ソースおよびドレインの一方が該ビット線（
   ＢＬ）に接続された情報記憶用トランジスタ（Ｑ＿２）
   と、該情報記憶用トランジスタ（Ｑ＿２）のソースおよ
   びドレインの他方と該ワード線（ＷＬ）との間に接続さ
   れた一方向性素子（Ｄ）とを備えたメモリセルを有する
   ことを特徴とする半導体記憶装置。