JPS61174646A - 半導体基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、誘電体分離半導体基板に関し、特に半導体素
子を形成する単結晶半導体部分の結晶品質が高くかつ大
面積化が可能な誘電体分離半導体基板に関する。

［従来の技術］ 第２図Ａは従来の誘電体分離半導体基板の構造を概略的
に表わす断面図であり、シリコン等の半導体基板１の上
にシリコン酸化膜等の誘電体膜２が設けられ、その上に
半導体素子を形成する単結晶半導体層３が形成されてい
る。隣接する各々の単結晶半導体層３は酸化物からなる
通電体分離壁４により互いに絶縁されている０通常個々
の単結晶半導体層３の幅は約１００ｇｍ以下であり、誘
電体分離Ｉｍ４の幅は数ｐ、ｍであり、これらの単結晶
半導体層３と誘電体分離壁４は第２図の紙面に垂直な方
向に伸びていて、格子状またはストライプ状のパターン
を形成する。従来、このような誘電体分離半導体基板の
製造は、第２図のＢに示すように単結晶半導体基板１の
上に例えば５ｉ０２のような誘電体分離＄２をスパッタ
リング等で形成し、この分離Ｈ２をフォトリソグラフィ
ーにより穴５を開けた後、基板ｌの上全体に例えばポリ
シリコンのような多結晶半導体層６をＣＶＤ法等により
堆積させる０次にレーザー光等の熱源を用いて多結晶半
導体層６を融解し、半導体基板ｌの穴５に露出した部分
を種結晶として多結晶半導体層６を単結晶化させる。こ
のようにして多結晶半導体層６を単結晶化した後、生じ
た単結晶層の穴５の部分を熱酸化等によって誘電体化す
ることにより、第２図のＡに示す半導体基板が得られる
。

さて、従来の誘電体分離半導体基板における素子の形成
に用いる単結晶半導体層３は上記のように多結晶半導体
を単結晶化することにより製造するものであるため、多
数の結晶粒界が生じ結晶品質が劣るものとなる傾向があ
った。この弊害を抑制するためには分離＄２の幅をせい
ぜい１００−ｍ程度に抑える必要があり、単結晶半導体
層３の面積を大きくすることは困難であった。このよう
に単結晶半導体層３の面積が小さいために、この基板に
素子を形成する際の位置整合（マスク合わせ）が必要か
つ困難で、作業性を低下させる原因となっていた。また
この単結晶半導体層３に生じている結晶粒界が形成され
る素子のチャネル部に入ることが多々あり、素子の移動
度低下、リーク等の電気的な支障の原因となったり製品
の歩留まりを低下させる大きな原因となっていた。

［発明が解決しようとする問題点］ 本発明の目的は、上述した従来の誘電体分離半導体基板
が有する、素子を形成する単結晶半導体層が結晶粒界を
有して結晶品質が低いこと、また面積が小さく素子作成
時の位置の整合が必要かつ困難であること等の問題点を
解決することである。換言すると１本発明は素子形成に
用いる単結晶半導体層の結晶品質が高く、大面積化が可
能で素子作成時の位置整合が不要である基板であり、し
かも高耐圧で高密集集積回路等に好適な半導体基板を提
供することにある。

［問題点を解決するための手段］ 本発明によると。

網目状誘電体素子分離体が埋設されてなる半導体基板が
提供される。

第１図に示す実施例に基づいて本発明を説明する。第１
図において、Ａは半導゛体基板の一領域を表わす平面図
であり、Ｂは第１図Ａにおけるｂ−ｂ′断面図であり、
Ｃは第１図ＡにおけるＣ　−Ｃ′断面図である。半導体
例えばシリコン、ゲリウムヒ素からなる基板１１の表面
１２から一定の深さの位置に格子状網目を形成する形で
例えば５ｉ０２からなる誘電体素子分離体１３が埋設さ
れている。この実施例においては誘電体素子分離体１３
　（１３ｂと１３ｃとがある）の網目は第１図において
縦方向に延びる一連の誘電体１３ｂと横方向に延びる−
・連の誘電体層１３ｃとが直行した状態で格子を形成し
ている。縦方向誘電体１３ｂと横方向誘電体素子分離体
１３ｃとは必ずしも直行している必要はなく、例えば縦
方向誘電体素子分離体１３ｂに対し誘電体素子分離体１
３ｃが右とりまたは右下りの状態に傾斜して交差してい
てもよい、しかし、一般には両誘電体素子分離体１３ｂ
および１３ｃは直交していることが好ましい、また、こ
の実施例では縦方向誘電体素子分離体１３ｂと横方向素
子分離体１３ｃの厚さと幅が等しいが、これらは異なっ
ていてもよい、しかし、一般には等しいことが好ましい
、さらに、本実施例の場合は誘電体素子分離体１３は格
子状に網目として形成されちいるわけであるが、網目の
形状は特に限定はされない、よって一つの網目（「セル
」と称する）の形状は正方形、長方形のほか六角形等で
もよく、場合によってはすべてのセルが同一の形状でな
くてもよい。

本発明の基板、例えば第１図に示す基板は次のようにし
て製造される。

第３図において、単結晶半導体基板例えば単結晶シリコ
ン基板３１の表面にリソグラフィーによって所定部分を
エツチングすることにより縦横の方向に直交する溝３２
を形成する。溝３２の輻および深さは得ようとする誘電
体素子分離体と同一である（第３図Ａ）０次に基板３１
の表面にＣＶＤ法、スパッタ等の方法により例えば５ｉ
０２等の誘電体層３３を溝３２が埋められる厚さに堆積
させる（第３図Ｂ）０次に、堆積させた誘電体層３３の
、基板３１の凸部３４上の部分をフォトリングラフィの
方法によりエツチング除去する（第３図Ｃ）、、ｔＡ電
体層３３の残った部分３５が素子分離体となる０次に、
第３図Ｃに示すように表面が平坦化された基板の上に例
えばＣＶＤ法、スパッタリング等のＰＶＤ法等により例
えばポリシリコンのような多結晶半導体の層３６を堆積
させる、この多結晶半導体層３６の厚さは、最終基板に
おいて誘電体素子分離体３５が所定深さで基板中に埋設
されるように調節する。堆ａｖｋにメカノケミカルポリ
ッシュにより厚さを調節してもよい（第３図Ｄ）０次に
、単結晶半導体基板３１の凸部３４を種結晶として多結
晶半導体層３６を単結晶化し、基板と一体の単結晶にす
る。こうして目的とする、誘電体素子分離体３５が格子
状の網ｌ］で埋設されている半導体基板が得られる（第
３図Ｅ）、多結晶半導体層３６の単結晶化は、レーザー
光、電子ビーム、グラファイトストライプヒータ等を用
いる公知の方法により多結晶を融解し再結晶させること
により実施することができる。上記の工程Ｅの場合、単
結晶化の種結晶となる凸部３４の表面がエツチングによ
り残った誘電体層３５の表面と同一平面にあるか、また
は誘電体層３５より高い位置に存在するように加工する
と、多結晶半導体Ｒ３６の単結晶化の種結晶として有利
に働く、特に、誘電体層３５の幅は特に大きい必要はな
く、数ル程度で十分であるので、誘電体素子分離層３５
の上に（すられる単結晶部分３７は従来の誘電体分離型
半導体基板の場合に比較して結晶品質が高く、粒界が生
じて基板の信頼性が損われるようなことはない。

誘電体素子分離体３５は単結晶半導体Ｎ３７の表面から
約３１Ｌｍ程度に埋設されることが好ましい。

誘電体素子分離体３５の厚さは厚い程好ましく、少なく
とも５ＪＬｍ以上であることが望ましい８ｇＪ過ぎると
素子を形成した場合に素子間分離効果が小さく、厚い程
この効果が大きくなる０例えば、第３図Ｅにおいて誘電
体素子分離体３５が単結晶半導体層３７の表面から約２
４ｍの深さに埋設されていて（即ち、誘電体素子分離層
の上に形成された単結晶半導体層３７の厚さが約２４ｍ
である）、、Ｕ電体素子分離体３５の厚さが約３終ｍで
ある場合、この基板に素子を形成すべく、単結晶半導体
層３７の一部を素子間分離のために誘電体化すると下の
誘電体３５と合体して厚さく深さ）５ＪＬｍの誘電体素
子分離型ができることになる０例えば、ＣＭＯＳラッチ
アップ耐性は素子間分離深さを５ｇｍとすることにより
ｎ−ｐ間隔を１．２ｐｍまで縮小できるといわれている
が、従来の技術では分離深さ５ＪＬｍを実現することは
困難であり、本発明の基板の意義は大きい。

誘電体素子分離体３５は例えば格子状に繰り返されて多
数のセルを形成し、網目を構成するわけであるが、各セ
ルの幅すなわち誘電体素子分離体３５の繰返しピッチは
基板に形成される素子の幅より小さいことが必要で、素
子の輻の約１／２以下であることが好ましい６例えば、
ＣＭＯ５の場合容素子の幅が１２ｆｉＬｍであるとき、
誘電体素子分離体３５の繰返しピッチは８１Ｌｍ以下で
あることが好ましく、このとき０ＭＯ３中の一つの素子
、例えばＮＭＯ３の下にこの誘電体素子分離体が必ず一
つ存在することになる。したがって、素子間分離のため
に単結晶半導体層の一部を誘電体化したとき、誘電体素
子分離体の一つと合体して深い分離壁が形成されること
となる。

第４図は本発明の半導体基板の上に０ＭＯ５素子が配さ
れた状態を概略的に表わす平面図である。破線４１は予
め基板中に一定の深さで埋設されている格子状の誘電体
素子分離体であり、実線４２はＣＭＯ３の個々の素子例
えばＰＭＯ３，ＮＭＯ３の間を分離するために素子作成
時に新たに形成された誘電体分離壁を示す、埋設されて
いる誘電体４１の格子のピッチは誘電体分離壁４２の格
子のピッチの約１７２である。方向および位置は任意的
に定めた結果、２つの格子の方向は不一致で傾いている
が、ｉＡ電体分離壁４２の各格子目の各辺は埋設されて
いる誘電体４１と交差（すなわち、基板中で一体化した
誘電体壁を形成）しているので、素子間分離が深部まで
実現されている。そのため寄生トランジスタのラッチア
ップ防止に極めて有効である。勿論、誘電体４１の格子
と分離型４２の格子のピッチを同一にして、位置整合さ
せて素子作成を行ってもよい。

［実施例］ 次に本発明を実施例により具体的に説明する。

実施例１ 単結晶シリコン基板の表面に幅２ｐｍ、深さ３４ｍの溝
を格子状に直交するようにフォトリソグラフィーにより
形成した。格子のピッチは６ＪＬｍであった０通常のＣ
ＶＤ法により基板上に５ｉＯ２ＰＦｊを厚さ３ｐｍに堆
積させ、次いで単結晶シリコン基板の凸部表面が露出す
るように５ｉ０２層をフォトリングラフィによりエツチ
ングし表面を平坦にした。５ｉ０２層はシリコン基板の
溝の中にだけ残った０次に、スパッタリングにより基板
の表面全体に多結晶シリコン層を厚さ２４ｍに堆積させ
た後、該多結晶シリコン層をレーザー光に・より融解さ
せ、単結晶シリコン基板の凸部表面を種結晶として再結
晶させ、単結晶化した。こうして、蝙２ＪＬｍ、厚さ３
ｕＬｍのＳ　ｉ　０２　Ｍ電体素子分離体がピッチ６７
Ｌｍの格子状に２ｐｍの深さに埋設されているシリコン
基板が得られた。

実施例２ 実施例１で製造した誘電体埋設型シリコン基板に０ＭＯ
５を作成した。第５図にその断面図を示す、ｎ＋シリコ
ン基板５１には格子状網目の状態で厚さ３ｇｍの誘電体
素子分離体５２が埋設されており、その上の厚さ２ＩＬ
ｍの単結晶シリコン層５３に素子が形成されている。Ｐ
チャネルＭＯ５５４とＮチャネルＭＯ３５５が作成され
ており、ｎ−ｐ分離のために５ｉ０２からなる素子分離
壁５６が新たに形成され、予め埋設されている素子分離
体５２と一体化し、厚さ５４ｍの深い分離壁を構成して
いる。

［発明の効果］ 以上の説明から明らかなように、本発明の半導体基板は
素子形成に用いる単結晶半導体層の結晶品質が高く、し
かも大面積化が可能である。素子を形成する際に１位置
や方向の整合を行う必要がないので作業性が高く、シか
も基板の深い位置まで素子間分離を実現することができ
るので高耐圧のデバイス製造に好適である。

【図面の簡単な説明】

第ｉｆｆは本発明の半導体基板の実施例を表わし、第２
図は従来の誘電体分離半導体基板を表わし、第３図は本
発明の半導体基板例の製造工程説明図であり、第４図は
本発明の基板上にＣＭＯ３を作成した一例の配置を示す
図であり、第５図は０ＭＯ５を作成した場合の断面図で
ある。 １１　　　　　　　単結晶半導体基板 １３ｂ、１３ｃ　　誘電体素子分離体 ３１．５１　　　　＠結晶半導体基板 ３５．５２　　　誘電体層 ３６　　　　　　多結晶半導体層 ５４　　　　　　　　ＰチャネルＭＯ５５５Ｎチャネル
ＭＯ３ ５６Ａｓ電体素子分離壁 特許出願人　住友金属鉱山株式会社 代　理　人　岩見谷周志 第１図 、Ｊ 第２図 ム

Claims (1)

1. 【特許請求の範囲】 １、網目状誘電体素子分離層が埋設されてなる半導体基
   板。 ２、特許請求の範囲第１項記載の半導体基板であって、
   前記誘電体素子分離層が格子状網目状態である半導体基
   板。