JPS6116565A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6116565A JPS6116565A JP59137688A JP13768884A JPS6116565A JP S6116565 A JPS6116565 A JP S6116565A JP 59137688 A JP59137688 A JP 59137688A JP 13768884 A JP13768884 A JP 13768884A JP S6116565 A JPS6116565 A JP S6116565A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- impurity
- mos
- transistor
- gate oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はウェハプロセス完了後にコード付け、方式付は
又は冗長回路の選択などを行なうこと力１できるように
したＬＳＩなどの半導体集積回路に関する。
又は冗長回路の選択などを行なうこと力１できるように
したＬＳＩなどの半導体集積回路に関する。
（従来技術）
半導体集積回路のウェハプロセス完了後に、ＲＯＭのコ
ード付け、ＬＳＩの方式付け、又はビット不良を救済す
る冗長回路の選択などを行なう場合、従来はポリシリコ
ンやメタルなどのヒユーズ素子にレーザ光やジュール熱
による高エネルギーを加えて溶断している。
ード付け、ＬＳＩの方式付け、又はビット不良を救済す
る冗長回路の選択などを行なう場合、従来はポリシリコ
ンやメタルなどのヒユーズ素子にレーザ光やジュール熱
による高エネルギーを加えて溶断している。
しかし、このような溶断方式によれば、周辺回路に溶断
物が付着したり、パッシベーション膜に損傷を与えるな
ど、信頼性を低下させる問題がある。
物が付着したり、パッシベーション膜に損傷を与えるな
ど、信頼性を低下させる問題がある。
（目的）
本発明はこのような溶断を伴なわずにコード付は等を行
なうことができるようにした半導体集積回路を提供する
ことを目的とするものである。
なうことができるようにした半導体集積回路を提供する
ことを目的とするものである。
（構成）
本発明の半導体装置は、ＭＯＳトランジスタのゲート酸
化膜中に予め不純物を注入しておき、ウェハプロセス完
了後所定のＭｏ５）−ランジスタにレーザ光等を照射し
て前記不純物をチャンネル領域に拡散させることにより
コード付は等を行なうようにしたものである。
化膜中に予め不純物を注入しておき、ウェハプロセス完
了後所定のＭｏ５）−ランジスタにレーザ光等を照射し
て前記不純物をチャンネル領域に拡散させることにより
コード付は等を行なうようにしたものである。
ゲート酸化膜中に不純物が注入されたＭＯＳトランジス
タをレーザ照射等により加熱すると、その不純物がゲー
ト酸化膜から基板のチャンネル領域へ拡散してそのＭＯ
Ｓトランジスタのしきい値を変化させる。これによりレ
ーザ照射等の行なわれたＭＯＳトランジスタとレーザ照
射等の行なわれなかったＭＯＳトランジスタとでしきい
値に差異が生じるので、このしきい値の差異を利用して
コード付けや冗長回路の選択などを行なうことができる
。
タをレーザ照射等により加熱すると、その不純物がゲー
ト酸化膜から基板のチャンネル領域へ拡散してそのＭＯ
Ｓトランジスタのしきい値を変化させる。これによりレ
ーザ照射等の行なわれたＭＯＳトランジスタとレーザ照
射等の行なわれなかったＭＯＳトランジスタとでしきい
値に差異が生じるので、このしきい値の差異を利用して
コード付けや冗長回路の選択などを行なうことができる
。
以下、実施例に基づいて本発明を説明する。
第１図及び第２図は一実施例をウェハプロセスとともに
示す図である。
示す図である。
第２図では、シリコン基板２上のフィールド酸化膜４で
分割された各フィールド領域にゲート酸化膜６−１．６
−’２が形成されており、コード付は等が行なわれる可
能性のある領域のゲート酸化膜６−１．６−２中には不
純物８−１．８−２がイオン注入法により注入されてい
る。１０−１゜１０−２はポリシリコン層やシリサイド
層にてなるゲート電極である。
分割された各フィールド領域にゲート酸化膜６−１．６
−’２が形成されており、コード付は等が行なわれる可
能性のある領域のゲート酸化膜６−１．６−２中には不
純物８−１．８−２がイオン注入法により注入されてい
る。１０−１゜１０−２はポリシリコン層やシリサイド
層にてなるゲート電極である。
第１図はウェハプロセス完了後の状態を表わす。
各フィールド領域にはソース領域１２−１．１４−１と
ドレイン領域１２−２．１４−２が形成され、ＰＳＧ層
間絶縁膜１６、メタル配線層１８及びパッシベーション
膜２０が形成され、ＭＯ８Ｉ−ランジスタ２２と２４が
構成されている。
ドレイン領域１２−２．１４−２が形成され、ＰＳＧ層
間絶縁膜１６、メタル配線層１８及びパッシベーション
膜２０が形成され、ＭＯ８Ｉ−ランジスタ２２と２４が
構成されている。
ここで、ＭＯＳトランジスタ２４に選択的にレーザ光２
６を照射したとすると、そのＭＯＳトランジスタ２４の
温度が上昇してそのゲート酸化膜６−２中に注入されて
いた不純物が記号２８で示されるように基板のチャンネ
ル領域に拡散してくる。
６を照射したとすると、そのＭＯＳトランジスタ２４の
温度が上昇してそのゲート酸化膜６−２中に注入されて
いた不純物が記号２８で示されるように基板のチャンネ
ル領域に拡散してくる。
これにより−ＭＯＳトランジスタ２４のしきい値電圧ｖ
ｔｈが変化する。例えば、ゲート酸化膜６−１．６−２
に注入される不純物として、ＮＭＯＳトランジスタの場
合にリンやヒ素の如きＮ型不純物を用い、また、ＰＭＯ
Ｓトランジスタの場合にホウ素の如きＰ型不純物を用い
たとすれば、レーザ光２６が照射されたＭＯＳトランジ
スタ２４のしきい値電圧が低下する。
ｔｈが変化する。例えば、ゲート酸化膜６−１．６−２
に注入される不純物として、ＮＭＯＳトランジスタの場
合にリンやヒ素の如きＮ型不純物を用い、また、ＰＭＯ
Ｓトランジスタの場合にホウ素の如きＰ型不純物を用い
たとすれば、レーザ光２６が照射されたＭＯＳトランジ
スタ２４のしきい値電圧が低下する。
より具体的に示すために、ＭＯＳトランジスタ２２．２
４はＮＭＯ８）−ランジスタであり、不純物８−１．８
−２としてリンを用い、レーザ照射しないときのＭＯＳ
トランジスタ２２．２４のしきい値電圧を高く、例えば
０．５ｖ以上、に設定しであるものとする。そして、上
述のようにＭＯＳトランジスタ２４にレーザ光を照射す
ると、不純物量などの条件を選択することによりＭＯＳ
トランジスタ２４をデプレッション型に変えることがで
きる。
４はＮＭＯ８）−ランジスタであり、不純物８−１．８
−２としてリンを用い、レーザ照射しないときのＭＯＳ
トランジスタ２２．２４のしきい値電圧を高く、例えば
０．５ｖ以上、に設定しであるものとする。そして、上
述のようにＭＯＳトランジスタ２４にレーザ光を照射す
ると、不純物量などの条件を選択することによりＭＯＳ
トランジスタ２４をデプレッション型に変えることがで
きる。
その結果、両ＭＯ８Ｉ−ランジスタ２２，２４のゲート
電極１０−１．１０−２にＯＶのゲート電圧を印加した
とすれば、ＭＯＳトランジスタ２２がオフでソース領域
１２−１とドレイン領域１２−２の間には電流は流れな
いが、ＭＯ８＋−ランジスタ２４がオンと外ってソース
領域１４−１とド。
電極１０−１．１０−２にＯＶのゲート電圧を印加した
とすれば、ＭＯＳトランジスタ２２がオフでソース領域
１２−１とドレイン領域１２−２の間には電流は流れな
いが、ＭＯ８＋−ランジスタ２４がオンと外ってソース
領域１４−１とド。
レイン領域１４−２の間には電流が流れる。この電流を
検出することによりＭＯＳトランジスタの選択を行なう
ことかて゛きる。
検出することによりＭＯＳトランジスタの選択を行なう
ことかて゛きる。
（効果）
以上のように本発明の半導体集積回路はウェハプロセス
完了後にコード付け、方式付け、冗長回路の選択などを
行なうものであるが、その方式は非破壊方式であるため
パッシベーション膜の開孔も不要であり、パッシベーシ
ョン膜の損傷もなく、また、溶断物の付着という問題も
なく、したがって信頼性の高い半導体集積回路を達成す
ることができる。
完了後にコード付け、方式付け、冗長回路の選択などを
行なうものであるが、その方式は非破壊方式であるため
パッシベーション膜の開孔も不要であり、パッシベーシ
ョン膜の損傷もなく、また、溶断物の付着という問題も
なく、したがって信頼性の高い半導体集積回路を達成す
ることができる。
第１図は本発明の一実施例を示す断面図、第２図は同実
施例の製造の途中の段階を示す断面図である。 ６−１．６−２・・・・・・ゲート酸化膜、８−１．８
−２・・・・・注入された不純物、２２．２４・・・・
・・ＭＯＳトランジスタ、２６・・・・・・照射された
レーザ光。
施例の製造の途中の段階を示す断面図である。 ６−１．６−２・・・・・・ゲート酸化膜、８−１．８
−２・・・・・注入された不純物、２２．２４・・・・
・・ＭＯＳトランジスタ、２６・・・・・・照射された
レーザ光。
Claims (1)
- （１）ＭＯＳトランジスタのゲート酸化膜中に予め不純
物を注入しておき、ウェハプロセス完了後所定のＭＯＳ
トランジスタにレーザ光等を照射して前記不純物をチャ
ンネル領域に拡散させることによりコード付け、方式付
け、冗長回路の選択等を行なうようにしたことを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137688A JPS6116565A (ja) | 1984-07-03 | 1984-07-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137688A JPS6116565A (ja) | 1984-07-03 | 1984-07-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6116565A true JPS6116565A (ja) | 1986-01-24 |
Family
ID=15204479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137688A Pending JPS6116565A (ja) | 1984-07-03 | 1984-07-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116565A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007171611A (ja) * | 2005-12-22 | 2007-07-05 | Miyakoshi Printing Machinery Co Ltd | 湿式現像装置の現像剤供給装置 |
-
1984
- 1984-07-03 JP JP59137688A patent/JPS6116565A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007171611A (ja) * | 2005-12-22 | 2007-07-05 | Miyakoshi Printing Machinery Co Ltd | 湿式現像装置の現像剤供給装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4080718A (en) | Method of modifying electrical characteristics of MOS devices using ion implantation | |
| US4455495A (en) | Programmable semiconductor integrated circuitry including a programming semiconductor element | |
| US4943538A (en) | Programmable low impedance anti-fuse element | |
| KR100304678B1 (ko) | 배선을형성한후에수소이온으로문턱전압을변경시키는것이가능한전계효과트랜지스터를구비한반도체장치제조방법 | |
| JPH07120715B2 (ja) | Ｒｏｍのプログラミング方法 | |
| TWI511144B (zh) | 抗熔絲記憶單元 | |
| US5470774A (en) | Fabrication method of a read-only semiconductor memory device | |
| US5953604A (en) | Methods for making compact P-channel/N-channel transistor structure | |
| EP0055564B1 (en) | Read only semiconductor memory device and method of making it | |
| JPH02246266A (ja) | マスクｒｏｍの製造方法 | |
| JPS6116565A (ja) | 半導体集積回路 | |
| JPH02191341A (ja) | Ｍｏｓ形電界効果トランジスタの製造方法 | |
| JP3288385B2 (ja) | フューズおよびアンチフューズならびにフューズとアンチフューズの製造および活性化方法 | |
| US4633572A (en) | Programming power paths in an IC by combined depletion and enhancement implants | |
| KR960000712B1 (ko) | 반도체 집적회로 장치 및 그의 제조방법 | |
| JPS60247975A (ja) | 半導体集積回路装置およびその製造方法 | |
| US20210351192A1 (en) | One-time programmable device with antifuse | |
| JP2948256B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH06151831A (ja) | 半導体装置およびその製造方法 | |
| JPS59229838A (ja) | 半導体集積回路 | |
| JPH0691195B2 (ja) | 半導体集積回路装置 | |
| JP2022128614A (ja) | 半導体不揮発性メモリ装置 | |
| JPH05259409A (ja) | マスクｒｏｍの製造方法 | |
| JP2883108B2 (ja) | 半導体装置 | |
| JPS6359547B2 (ja) |