JPS61163437U - - Google Patents

Description

【図面の簡単な説明】

図面はこの考案に係るデジタル信号処理回路の
一実施例を示すもので、第１図は基本構成図、第
２図は制御信号発生部の具体的な構成を示すブロ
ツク回路図、第３図は入力データ信号圧縮時の上
記制御信号発生部の動作を説明するためのタイミ
ングチヤート、第４図は入力データ信号伸長時の
上記制御信号発生部の動作状態を示すタイミング
チヤート、第５図は上記制御信号発生部のアドレ
ス設定手段を説明するためのタイミングチヤート
、第６図は遅延機能として用いる時のアドレスと
書込みイネーブル信号との関係を説明するための
タイミングチヤートである。 １４，１５…メモリ、１６…制御信号発生部、
１６ａ…クロツク分周回路、１６ｂ…クロツク切
換回路、１６ｃ，１６ｄ…アドレス発生カウンタ
、１６ｅ…ＷＥ信号発生部、１６ｆ…Ｒ／Ｗ信号
発生部、１６ｇ…スイツチ回路、１６ｈ…書込み
ＡＤＬカウンタ、１６ｉ…読出しＡＤＬカウンタ
、１６ｊ…論理ゲート回路、１６ｋ…タイミング
調整部、１６ｌ，１６ｍ…スイツチ、１６ｎ…初
期アドレス設定部、１７…信号切換部、Ｄｉｎ…
入力データ信号、Ｃｋ…クロツク信号、Ｓｙｎｃ
…同期信号、ＡＤＤ１，ＡＤＤ２…アドレス信号
、ＷＥ１，ＷＥ２…書込みイネーブル信号、ＣＳ
１，ＣＳ２…チツプセレクト信号、Ｃ１７…切換
制御信号。

Claims (1)

1. 【実用新案登録請求の範囲】 デジタルデータ信号が供給される第１及び第２
   のメモリと、 この第１及び第２のメモリの読出し出力を選択
   的に導出する信号切換部と、 前記デジタルデータ信号から得られる伝送クロ
   ツク信号を入力して第１のクロツク信号としこの
   第１のクロツク信号をｍ倍または１／ｍ倍（ｍは
   整数）して第２のクロツク信号を生成するクロツ
   ク生成手段と、前記デジタルデータ信号から得ら
   れる同期信号を入力しこの同期信号に基づいて前
   記第１及び第２のメモリを互いにかつ交互に書込
   み状態読出し状態に切換える書込み読出し切換手
   段と、前記第１のクロツク信号で前記第１及び第
   ２のメモリの書込みアドレスを発生し前記第２の
   クロツク信号で読出しアドレスを発生するアドレ
   ス発生手段と、前記書込み読出し手段に同期して
   前記信号切換部の選択を制御するメモリ出力選択
   手段と、オフ状態に設定することにより前記書込
   み読出し切換手段を他の手段から切離して前記第
   １及び第２のメモリをアクテイブ状態に設定する
   スイツチ回路とを有する制御信号発生部とを具備
   し、前記スイツチ回路をオン状態に設定すると共
   に、前記クロツク発生手段で前記第２のクロツク
   信号を第１のクロツク信号のｍ倍に設定すること
   により、デジタルデータ信号を圧縮出力する圧縮
   機能となり、 前記スイツチ回路をオン状態に設定すると共に
   、前記クロツク発生手段で前記第２のクロツク信
   号を第１のクロツク信号の１／ｍ倍に設定するこ
   とにより、デジタルデータ信号を伸長出力する伸
   長機能となり、 前記スイツチ回路をオフ状態に設定することに
   より、前記デジタルデータ信号を遅延出力する遅
   延機能となるようにしたことを特徴とするデジタ
   ル信号処理回路。