JP2814924B2 - フレームアライナ制御方法 - Google Patents
フレームアライナ制御方法Info
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、フレームアライナ制御
方法に関し、特に入力信号の遅延変動を吸収するための
フレームアライナとして冗長構成を有する場合のフレー
ムアライナ制御方法に関するものである。
方法に関し、特に入力信号の遅延変動を吸収するための
フレームアライナとして冗長構成を有する場合のフレー
ムアライナ制御方法に関するものである。
【０００２】
【従来の技術】一般に、ディジタル交換機などの伝送イ
ンターフェース部には、他局から受信した位相不確定の
入力信号のフレーム位相を自局内のフレーム位相にそろ
えるためのフレームアライナが設けられている。このフ
レームアライナは、データメモリ部として、２フレーム
分以上の容量を持ち、異なるクロックにより書き込み／
読み込み動作を行うエラスティックストアを有し、それ
ぞれのフレーム位相によりデータの書き込み／読み出し
を行うとともに、書き込み／読み出しの位相が接近した
場合に受信データに対する遅延の挿脱を行うスリップ制
御により、フレーム位相のズレ、すなわち書き込み／読
み出し速度のズレに伴って発生する受信データの２度読
みあるいは欠落などのいわゆるスリップ現象を最低限の
１フレームに抑えるものとなっている。
ンターフェース部には、他局から受信した位相不確定の
入力信号のフレーム位相を自局内のフレーム位相にそろ
えるためのフレームアライナが設けられている。このフ
レームアライナは、データメモリ部として、２フレーム
分以上の容量を持ち、異なるクロックにより書き込み／
読み込み動作を行うエラスティックストアを有し、それ
ぞれのフレーム位相によりデータの書き込み／読み出し
を行うとともに、書き込み／読み出しの位相が接近した
場合に受信データに対する遅延の挿脱を行うスリップ制
御により、フレーム位相のズレ、すなわち書き込み／読
み出し速度のズレに伴って発生する受信データの２度読
みあるいは欠落などのいわゆるスリップ現象を最低限の
１フレームに抑えるものとなっている。
【０００３】また、フレームアライナとして安定動作を
重視する場合には、同一の構成のフレームアライナを入
力伝送路に対して並列に設けて、いずれかのフレームア
ライナからの出力を選択する冗長構成を有するものとな
っている。図４は、従来の冗長構成を有するフレームア
ライナ装置を示すブロック図であり、同図において、１
５Ａ，１５Ｂはエラスティックストアなどからなるデー
タメモリ部３と、このデータメモリ部３の書き込み／読
み出し動作を制御するメモリ制御部１６とを有し、入力
伝送路７から入力されたフレーム構成の入力信号を自局
内のフレーム位相に応じて伝送路８Ａ，８Ｂに出力する
フレームアライナ、２は自局内の切換信号１２に基づい
て伝送路８Ａ，８Ｂ上の信号のいずれかを選択し出力伝
送路９に出力する選択部である。
重視する場合には、同一の構成のフレームアライナを入
力伝送路に対して並列に設けて、いずれかのフレームア
ライナからの出力を選択する冗長構成を有するものとな
っている。図４は、従来の冗長構成を有するフレームア
ライナ装置を示すブロック図であり、同図において、１
５Ａ，１５Ｂはエラスティックストアなどからなるデー
タメモリ部３と、このデータメモリ部３の書き込み／読
み出し動作を制御するメモリ制御部１６とを有し、入力
伝送路７から入力されたフレーム構成の入力信号を自局
内のフレーム位相に応じて伝送路８Ａ，８Ｂに出力する
フレームアライナ、２は自局内の切換信号１２に基づい
て伝送路８Ａ，８Ｂ上の信号のいずれかを選択し出力伝
送路９に出力する選択部である。
【０００４】フレームアライナ１５Ａ，１５Ｂは、それ
ぞれ同一構成であり、入力伝送路７に対して並列に接続
されており、切換信号１２に基づいて選択部２によりい
ずれか一方が選択されて運用系となり、他方が非運用系
となる冗長構成を構成している。図５は、従来の冗長構
成を有するフレームアライナの動作を示すタイミングチ
ャートであり、同図を参照して従来のフレームアライナ
の動作を説明する。（ａ）は入力伝送路７から入力され
た入力信号としてフレームＤ１〜Ｄ４からなるデータブ
ロック３１を示しており、時刻Ｔ0 に各フレームアライ
ナ１５Ａ，１５Ｂに入力されたものとする。
ぞれ同一構成であり、入力伝送路７に対して並列に接続
されており、切換信号１２に基づいて選択部２によりい
ずれか一方が選択されて運用系となり、他方が非運用系
となる冗長構成を構成している。図５は、従来の冗長構
成を有するフレームアライナの動作を示すタイミングチ
ャートであり、同図を参照して従来のフレームアライナ
の動作を説明する。（ａ）は入力伝送路７から入力され
た入力信号としてフレームＤ１〜Ｄ４からなるデータブ
ロック３１を示しており、時刻Ｔ0 に各フレームアライ
ナ１５Ａ，１５Ｂに入力されたものとする。
【０００５】（ｂ）は各フレームアライナ１５Ａ，１５
Ｂのメモリ制御部１６により入力信号の各フレーム位相
に同期して抽出された書き込み位相信号１０、（ｃ），
（ｄ）はデータブロック３１が各フレームアライナ１５
Ａ，１５Ｂのデータメモリ部３に書き込まれるタイミン
グであり、各メモリ制御部１６は、この書き込み位相信
号１０に基づいて入力信号から各フレームＤ１〜Ｄ４を
データメモリ部３に書き込む。ここで、フレームアライ
ナ１５Ｂの書き込みタイミングが、前述のスリップ制御
の結果、フレームアライナ１５Ａと比較して１フレーム
遅れている場合には、フレームアライナ１５Ｂのデータ
メモリ部３には時刻Ｔ0 より１フレーム後の時刻Ｔ1 か
ら書き込みが開始されるものとなる。
Ｂのメモリ制御部１６により入力信号の各フレーム位相
に同期して抽出された書き込み位相信号１０、（ｃ），
（ｄ）はデータブロック３１が各フレームアライナ１５
Ａ，１５Ｂのデータメモリ部３に書き込まれるタイミン
グであり、各メモリ制御部１６は、この書き込み位相信
号１０に基づいて入力信号から各フレームＤ１〜Ｄ４を
データメモリ部３に書き込む。ここで、フレームアライ
ナ１５Ｂの書き込みタイミングが、前述のスリップ制御
の結果、フレームアライナ１５Ａと比較して１フレーム
遅れている場合には、フレームアライナ１５Ｂのデータ
メモリ部３には時刻Ｔ0 より１フレーム後の時刻Ｔ1 か
ら書き込みが開始されるものとなる。
【０００６】（ｅ）は各フレームアライナ１５Ａ，１５
Ｂのメモリ制御部１６により自局内の基準クロックから
生成された読み出し位相信号１１、（ｆ），（ｇ）はデ
ータブロック３１が各フレームアライナ１５Ａ，１５Ｂ
のデータメモリ部３から読み出されるタイミングであ
り、各メモリ制御部１６は、この読み出し位相信号１１
に基づいて各フレームＤ１〜Ｄ４をデータメモリ部３か
ら読み出し、伝送路８Ａ，８Ｂに出力する。この場合、
それぞれのデータ書き込みタイミング（ｃ），（ｄ）に
ズレが生じているため、時刻Ｔ2 においてフレームアラ
イナ１５ＡからフレームＤ１の出力が開始されるが、フ
レームアライナ１５ＢではまだフレームＤ１を書き込み
中であり、時刻Ｔ2 より１フレーム後の時刻Ｔ3 になっ
て初めてフレームＤ１が出力されるものとなる。
Ｂのメモリ制御部１６により自局内の基準クロックから
生成された読み出し位相信号１１、（ｆ），（ｇ）はデ
ータブロック３１が各フレームアライナ１５Ａ，１５Ｂ
のデータメモリ部３から読み出されるタイミングであ
り、各メモリ制御部１６は、この読み出し位相信号１１
に基づいて各フレームＤ１〜Ｄ４をデータメモリ部３か
ら読み出し、伝送路８Ａ，８Ｂに出力する。この場合、
それぞれのデータ書き込みタイミング（ｃ），（ｄ）に
ズレが生じているため、時刻Ｔ2 においてフレームアラ
イナ１５ＡからフレームＤ１の出力が開始されるが、フ
レームアライナ１５ＢではまだフレームＤ１を書き込み
中であり、時刻Ｔ2 より１フレーム後の時刻Ｔ3 になっ
て初めてフレームＤ１が出力されるものとなる。
【０００７】
【発明が解決しようとする課題】したがって、このよう
な従来の冗長構成を有するフレームアライナ装置では、
運用系／非運用系におけるスリップ制御が独立して行わ
れるため、動作環境温度や分岐点以降の入力伝送路７の
伸縮などに起因して、それぞれのデータ書き込みタイミ
ングにズレが生じた場合、これにより読み出しタイミン
グにもズレが発生するため、運用系／非運用系を切換制
御した場合に、データの２度読み、あるいは読み飛ばし
が生じるという問題点があった。図５において、（ｈ）
は運用系／非運用系を切り換えるために選択部２に入力
される切換信号１２、（ｉ）はデータブロック３１が選
択部２から出力伝送路９に出力されるタイミングを示し
ており、時刻Ｔ4 以前には切換信号１２は「Ｈ」レベル
となりフレームアライナ１５Ａを運用系として伝送路８
Ａからの信号を出力伝送路９に出力しており、時刻Ｔ2
においてフレームアライナ１５Ａから出力されたフレー
ムＤ１〜Ｄ３を出力するものとなる。
な従来の冗長構成を有するフレームアライナ装置では、
運用系／非運用系におけるスリップ制御が独立して行わ
れるため、動作環境温度や分岐点以降の入力伝送路７の
伸縮などに起因して、それぞれのデータ書き込みタイミ
ングにズレが生じた場合、これにより読み出しタイミン
グにもズレが発生するため、運用系／非運用系を切換制
御した場合に、データの２度読み、あるいは読み飛ばし
が生じるという問題点があった。図５において、（ｈ）
は運用系／非運用系を切り換えるために選択部２に入力
される切換信号１２、（ｉ）はデータブロック３１が選
択部２から出力伝送路９に出力されるタイミングを示し
ており、時刻Ｔ4 以前には切換信号１２は「Ｈ」レベル
となりフレームアライナ１５Ａを運用系として伝送路８
Ａからの信号を出力伝送路９に出力しており、時刻Ｔ2
においてフレームアライナ１５Ａから出力されたフレー
ムＤ１〜Ｄ３を出力するものとなる。
【０００８】時刻Ｔ4 において、切換信号１２が「Ｌ」
レベルとなって運用系／非運用系が切り換えられた場
合、選択部２によりフレームアライナ１５Ｂを運用系と
して伝送路８Ｂからの信号が選択されるものとなる。こ
こで、時刻Ｔ4 にはフレームアライナ１５Ｂのメモリ制
御部１６は、まだフレームＤ４を書き込み中でありフレ
ームＤ３を読み出すタイミングとなっているため、選択
部２にはフレームＤ３が出力されるものとなり、出力伝
送路９には時刻Ｔ4 から再びフレームＤ３が出力される
ものとなり、データの２度読みが発生するものとなる。
レベルとなって運用系／非運用系が切り換えられた場
合、選択部２によりフレームアライナ１５Ｂを運用系と
して伝送路８Ｂからの信号が選択されるものとなる。こ
こで、時刻Ｔ4 にはフレームアライナ１５Ｂのメモリ制
御部１６は、まだフレームＤ４を書き込み中でありフレ
ームＤ３を読み出すタイミングとなっているため、選択
部２にはフレームＤ３が出力されるものとなり、出力伝
送路９には時刻Ｔ4 から再びフレームＤ３が出力される
ものとなり、データの２度読みが発生するものとなる。
【０００９】また、逆に運用系の書き込みタイミングが
非運用系に比較して遅れている場合には、非運用系の方
が運用系より先に同一フレームのデータを読み出すもの
となるため、切換信号１２により運用系から非運用系に
切り換えられた場合、データの欠落が発生するものとな
る。本発明はこのような課題を解決するためのものであ
り、運用系／非運用系の切換時にデータの２度読みや欠
落を回避することができるフレームアライナ制御方法を
提供することを目的としている。
非運用系に比較して遅れている場合には、非運用系の方
が運用系より先に同一フレームのデータを読み出すもの
となるため、切換信号１２により運用系から非運用系に
切り換えられた場合、データの欠落が発生するものとな
る。本発明はこのような課題を解決するためのものであ
り、運用系／非運用系の切換時にデータの２度読みや欠
落を回避することができるフレームアライナ制御方法を
提供することを目的としている。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために、本発明によるフレームアライナ制御方法は、
入力伝送路からの入力信号を一時的に記憶するデータメ
モリ部、およびこのデータメモリ部に対して異なるタイ
ミングにより書き込み／読み出し制御を行うメモリ制御
部を有し、入力伝送路に対して並列に接続された２つフ
レームアライナと、所定の切換信号に基づいてフレーム
アライナのいずれかを運用系としその出力信号を選択出
力する選択部とからなり、入力伝送路からの入力信号を
異なるタイミングで順次出力するフレームアライナ装置
において、切換信号により運用系として選択されていな
い非運用系のフレームアライナのメモリ制御部は、運用
系として選択されているフレームアライナのメモリ制御
部における書き込み位相に基づいて、データメモリ部の
書き込み制御を行うようにしたものである。
るために、本発明によるフレームアライナ制御方法は、
入力伝送路からの入力信号を一時的に記憶するデータメ
モリ部、およびこのデータメモリ部に対して異なるタイ
ミングにより書き込み／読み出し制御を行うメモリ制御
部を有し、入力伝送路に対して並列に接続された２つフ
レームアライナと、所定の切換信号に基づいてフレーム
アライナのいずれかを運用系としその出力信号を選択出
力する選択部とからなり、入力伝送路からの入力信号を
異なるタイミングで順次出力するフレームアライナ装置
において、切換信号により運用系として選択されていな
い非運用系のフレームアライナのメモリ制御部は、運用
系として選択されているフレームアライナのメモリ制御
部における書き込み位相に基づいて、データメモリ部の
書き込み制御を行うようにしたものである。
【００１１】また、各フレームアライナは、切換信号に
より運用系として選択された場合に、メモリ制御部から
の書き込み位相を示す書き込み制御信号を非運用系のメ
モリ制御部に出力し、運用系として選択されない場合に
は書き込み制御信号を停止する信号制御手段を有し、各
メモリ制御部は、書き込み制御信号が入力された場合に
は、その書き込み制御信号に基づいてデータメモリ部の
書き込み制御を行うようにしたものである。また、各メ
モリ制御部は、常時、書き込み位相を示す書き込み制御
信号を相互に出力し、切換信号により運用系として選択
されない場合には、他方のメモリ制御部からの書き込み
制御信号に基づいてデータメモリ部の書き込み制御を行
うようにしたものである。
より運用系として選択された場合に、メモリ制御部から
の書き込み位相を示す書き込み制御信号を非運用系のメ
モリ制御部に出力し、運用系として選択されない場合に
は書き込み制御信号を停止する信号制御手段を有し、各
メモリ制御部は、書き込み制御信号が入力された場合に
は、その書き込み制御信号に基づいてデータメモリ部の
書き込み制御を行うようにしたものである。また、各メ
モリ制御部は、常時、書き込み位相を示す書き込み制御
信号を相互に出力し、切換信号により運用系として選択
されない場合には、他方のメモリ制御部からの書き込み
制御信号に基づいてデータメモリ部の書き込み制御を行
うようにしたものである。
【００１２】
【作用】したがって、切換信号により運用系として選択
されていない非運用系のフレームアライナのメモリ制御
部により、運用系として選択されているフレームアライ
ナのメモリ制御部における書き込み位相に基づいて、デ
ータメモリ部の書き込み制御が行われ、運用系／非運用
系とも同一の書き込み位相によりデータメモリ部の書き
込み制御が行われる。
されていない非運用系のフレームアライナのメモリ制御
部により、運用系として選択されているフレームアライ
ナのメモリ制御部における書き込み位相に基づいて、デ
ータメモリ部の書き込み制御が行われ、運用系／非運用
系とも同一の書き込み位相によりデータメモリ部の書き
込み制御が行われる。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例である冗長構成を有するフ
レームアライナのブロック図であり、同図において、前
述の説明（図４）と同じまたは同等部分には同一の符号
が付してある。図１において、１Ａ，１Ｂはデータメモ
リ部３、データメモリ部３の書き込み／読み出し動作を
制御するメモリ制御部４、およびＡＮＤゲート５を有す
るフレームアライナであり、前述と同様に入力伝送路７
に対して並列に接続され、同一の入力信号が入力され
る。フレームアライナ１ＡのＡＮＤゲート５には切換信
号１２が入力されて、メモリ制御部４からフレームアラ
イナ１Ａ内の書き込み位相を示す書き込み制御信号１４
Ａが制御され、切換信号１２が「Ｈ」レベルすなわちフ
レームアライナ１Ａが運用系である場合、書き込み制御
信号１４Ａがフレームアライナ１Ｂのメモリ制御部４に
出力される。
る。図１は本発明の一実施例である冗長構成を有するフ
レームアライナのブロック図であり、同図において、前
述の説明（図４）と同じまたは同等部分には同一の符号
が付してある。図１において、１Ａ，１Ｂはデータメモ
リ部３、データメモリ部３の書き込み／読み出し動作を
制御するメモリ制御部４、およびＡＮＤゲート５を有す
るフレームアライナであり、前述と同様に入力伝送路７
に対して並列に接続され、同一の入力信号が入力され
る。フレームアライナ１ＡのＡＮＤゲート５には切換信
号１２が入力されて、メモリ制御部４からフレームアラ
イナ１Ａ内の書き込み位相を示す書き込み制御信号１４
Ａが制御され、切換信号１２が「Ｈ」レベルすなわちフ
レームアライナ１Ａが運用系である場合、書き込み制御
信号１４Ａがフレームアライナ１Ｂのメモリ制御部４に
出力される。
【００１４】６は切換信号１２の論理を反転出力するイ
ンバータであり、フレームアライナ１ＢのＡＮＤゲート
５には切換信号１２の反転信号が入力されて、メモリ制
御部４からフレームアライナ１Ｂ内の書き込み位相を示
す書き込み制御信号１４Ｂが制御され、切換信号１２が
「Ｌ」レベルすなわちフレームアライナ１Ｂが運用系で
ある場合、書き込み制御信号１４Ｂがフレームアライナ
１Ａのメモリ制御部４に出力される。各フレームアライ
ナ１Ａ，１Ｂのメモリ制御部４は、それぞれ相手側のＡ
ＮＤゲート５から出力された相手側書き込み制御信号１
４Ｂ，１４Ａが入力されている場合には、この信号に基
づいてデータメモリ部３への書き込み制御を行うものと
なる。
ンバータであり、フレームアライナ１ＢのＡＮＤゲート
５には切換信号１２の反転信号が入力されて、メモリ制
御部４からフレームアライナ１Ｂ内の書き込み位相を示
す書き込み制御信号１４Ｂが制御され、切換信号１２が
「Ｌ」レベルすなわちフレームアライナ１Ｂが運用系で
ある場合、書き込み制御信号１４Ｂがフレームアライナ
１Ａのメモリ制御部４に出力される。各フレームアライ
ナ１Ａ，１Ｂのメモリ制御部４は、それぞれ相手側のＡ
ＮＤゲート５から出力された相手側書き込み制御信号１
４Ｂ，１４Ａが入力されている場合には、この信号に基
づいてデータメモリ部３への書き込み制御を行うものと
なる。
【００１５】次に、図２を参照して、本発明の動作を説
明する。図２は、本発明の冗長構成を有するフレームア
ライナ装置の動作を示すタイミングチャートである。時
刻Ｔ0 において、入力伝送路７から入力信号としてデー
タブロック３１が入力された場合、各フレームアライナ
１Ａ，１Ｂはこれを受信し、入力信号から抽出された
（ｂ）の書き込み位相信号１０に基づいて、データメモ
リ部３に書き込む。ここで、切換信号１２が「Ｈ」レベ
ルを示しておりフレームアライナ１Ａが運用系として選
択されている場合には、フレームアライナ１ＡのＡＮＤ
ゲートからフレームアライナ１Ａの書き込み位相を示す
書き込み制御信号１４Ａが、非運用系となっているフレ
ームアライナ１Ｂのメモリ制御部４に入力され、一方フ
レームアライナ１ＢのＡＮＤゲート５では書き込み制御
信号１４Ｂの出力が停止されるものとなる。
明する。図２は、本発明の冗長構成を有するフレームア
ライナ装置の動作を示すタイミングチャートである。時
刻Ｔ0 において、入力伝送路７から入力信号としてデー
タブロック３１が入力された場合、各フレームアライナ
１Ａ，１Ｂはこれを受信し、入力信号から抽出された
（ｂ）の書き込み位相信号１０に基づいて、データメモ
リ部３に書き込む。ここで、切換信号１２が「Ｈ」レベ
ルを示しておりフレームアライナ１Ａが運用系として選
択されている場合には、フレームアライナ１ＡのＡＮＤ
ゲートからフレームアライナ１Ａの書き込み位相を示す
書き込み制御信号１４Ａが、非運用系となっているフレ
ームアライナ１Ｂのメモリ制御部４に入力され、一方フ
レームアライナ１ＢのＡＮＤゲート５では書き込み制御
信号１４Ｂの出力が停止されるものとなる。
【００１６】これに応じて、非運用系のフレームアライ
ナ１Ｂのメモリ制御部４は、運用系フレームアライナ１
Ａからの書き込み制御信号１４Ａを検出するものとな
り、自身のスリップ制御に基づく書き込みタイミングで
はなく、運用系からの書き込み制御信号１４Ａに基づい
て、フレームＤ１〜Ｄ４を順次データメモリ部３に書き
込むものとなる。これにより、図２の（ｂ），（ｃ）に
示すように、フレームアライナ１Ａ，１Ｂにおけるデー
タ書き込みタイミングは、運用系であるフレームアライ
ナ１Ａにおける書き込み位相に統一される。
ナ１Ｂのメモリ制御部４は、運用系フレームアライナ１
Ａからの書き込み制御信号１４Ａを検出するものとな
り、自身のスリップ制御に基づく書き込みタイミングで
はなく、運用系からの書き込み制御信号１４Ａに基づい
て、フレームＤ１〜Ｄ４を順次データメモリ部３に書き
込むものとなる。これにより、図２の（ｂ），（ｃ）に
示すように、フレームアライナ１Ａ，１Ｂにおけるデー
タ書き込みタイミングは、運用系であるフレームアライ
ナ１Ａにおける書き込み位相に統一される。
【００１７】時刻Ｔ2 において、フレームアライナ１
Ａ，１Ｂのメモリ制御部４は、（ｅ）に示される自局内
のデータ読み出し位相信号１１に基づいて、それぞれデ
ータメモリ部３からデータの読み出しを開始する。この
場合、運用系／非運用系いずれのフレームアライナ１
Ａ，１Ｂにおいても時刻Ｔ2 以前の時刻Ｔ1 においてフ
レームＤ１の書き込みが終了しているため、選択部２に
は、伝送路８Ａ，８Ｂを介して同じタイミングでフレー
ムＤ１が出力されるものとなる。
Ａ，１Ｂのメモリ制御部４は、（ｅ）に示される自局内
のデータ読み出し位相信号１１に基づいて、それぞれデ
ータメモリ部３からデータの読み出しを開始する。この
場合、運用系／非運用系いずれのフレームアライナ１
Ａ，１Ｂにおいても時刻Ｔ2 以前の時刻Ｔ1 においてフ
レームＤ１の書き込みが終了しているため、選択部２に
は、伝送路８Ａ，８Ｂを介して同じタイミングでフレー
ムＤ１が出力されるものとなる。
【００１８】選択部２は、（ｈ）に示された切換信号１
２の「Ｈ」レベルに応じてフレームアライナ１Ａを運用
系として選択しており、時刻Ｔ2 においては伝送路８Ａ
から入力された信号を選択し、（ｉ）に示すように出力
伝送路９に出力するものとなる。時刻Ｔ4 において、切
換信号１２が「Ｌ」レベルに切り換えられた場合、選択
部２は、フレームアライナ１Ｂを運用系として選択し、
伝送路８Ｂからの信号すなわちフレームＤ４を出力伝送
路９に出力するものとなる。このように、運用系フレー
ムアライナ１Ａの書き込み位相に基づいて非運用系フレ
ームアライナ１Ｂにおける書き込み制御を行うようにし
たので、いずれのフレームアライナ１Ａ，１Ｂにおける
書き込み位相も同じものとなり、読み出されるフレーム
も同一のものとなるため、運用系／非運用系が切り換え
られた場合でも、フレームのズレを生じることなくデー
タを出力することが可能となる。
２の「Ｈ」レベルに応じてフレームアライナ１Ａを運用
系として選択しており、時刻Ｔ2 においては伝送路８Ａ
から入力された信号を選択し、（ｉ）に示すように出力
伝送路９に出力するものとなる。時刻Ｔ4 において、切
換信号１２が「Ｌ」レベルに切り換えられた場合、選択
部２は、フレームアライナ１Ｂを運用系として選択し、
伝送路８Ｂからの信号すなわちフレームＤ４を出力伝送
路９に出力するものとなる。このように、運用系フレー
ムアライナ１Ａの書き込み位相に基づいて非運用系フレ
ームアライナ１Ｂにおける書き込み制御を行うようにし
たので、いずれのフレームアライナ１Ａ，１Ｂにおける
書き込み位相も同じものとなり、読み出されるフレーム
も同一のものとなるため、運用系／非運用系が切り換え
られた場合でも、フレームのズレを生じることなくデー
タを出力することが可能となる。
【００１９】また、以上の説明において、各フレームア
ライナ１Ａ，１ＢにＡＮＤゲート５を設けて切換信号１
２により書き込み制御信号１４Ａ，１４Ｂの出力を制御
するようにした場合について説明したが、各フレームア
ライナ１Ａ，１ＢにＡＮＤゲート５により相手側からの
書き込み制御信号１４Ｂ，１４Ａの入力を制御するよう
にしてもよい。この場合には、各ＡＮＤゲート５に入力
される切換信号１２の論理はそれぞれ図１とは逆論理と
なり、運用系側のＡＮＤゲート５で相手側からの書き込
み制御信号１４Ｂ，１４Ａを停止するものとなる。
ライナ１Ａ，１ＢにＡＮＤゲート５を設けて切換信号１
２により書き込み制御信号１４Ａ，１４Ｂの出力を制御
するようにした場合について説明したが、各フレームア
ライナ１Ａ，１ＢにＡＮＤゲート５により相手側からの
書き込み制御信号１４Ｂ，１４Ａの入力を制御するよう
にしてもよい。この場合には、各ＡＮＤゲート５に入力
される切換信号１２の論理はそれぞれ図１とは逆論理と
なり、運用系側のＡＮＤゲート５で相手側からの書き込
み制御信号１４Ｂ，１４Ａを停止するものとなる。
【００２０】さらに、図３のブロック図に示すように、
各フレームアライナ１Ａ，１Ｂのメモリ制御部４相互間
で、常時、書き込み制御信号１４Ａ，１４Ｂを出力して
おき、各メモリ制御部４に入力された切換信号１２ある
いはその反転信号の論理すなわち運用系／非運用系に応
じて、相手側からの書き込み制御信号１４Ａ，１４Ｂを
採用するか否かを判断するようにしてもよい。この場
合、フレームアライナ１Ａ，１Ｂの各メモリ制御部４
は、相互に制御信号１Ａ，１４Ｂを入出力するととも
に、フレームアライナ１Ａのメモリ制御部４には切換信
号１２が直接入力され、一方フレームアライナ１Ｂのメ
モリ制御部４にはインバータ６により切換信号１２が反
転され入力されている。
各フレームアライナ１Ａ，１Ｂのメモリ制御部４相互間
で、常時、書き込み制御信号１４Ａ，１４Ｂを出力して
おき、各メモリ制御部４に入力された切換信号１２ある
いはその反転信号の論理すなわち運用系／非運用系に応
じて、相手側からの書き込み制御信号１４Ａ，１４Ｂを
採用するか否かを判断するようにしてもよい。この場
合、フレームアライナ１Ａ，１Ｂの各メモリ制御部４
は、相互に制御信号１Ａ，１４Ｂを入出力するととも
に、フレームアライナ１Ａのメモリ制御部４には切換信
号１２が直接入力され、一方フレームアライナ１Ｂのメ
モリ制御部４にはインバータ６により切換信号１２が反
転され入力されている。
【００２１】したがって、各メモリ制御部４は、入力さ
れた切換信号１２またはその反転信号が「Ｈ」レベル、
すなわち運用系を示す場合には、相手側からの書き込み
制御信号１４Ａ，１４Ｂを停止して自身の書き込み位相
に基づいてデータを書き込み、一方「Ｌ」レベル、すな
わち非運用系を示す場合には、相手側からの書き込み制
御信号１４Ａ，１４Ｂに基づいてデータを書き込むもの
となり、前述と同様の作用効果を奏するものとなる。
れた切換信号１２またはその反転信号が「Ｈ」レベル、
すなわち運用系を示す場合には、相手側からの書き込み
制御信号１４Ａ，１４Ｂを停止して自身の書き込み位相
に基づいてデータを書き込み、一方「Ｌ」レベル、すな
わち非運用系を示す場合には、相手側からの書き込み制
御信号１４Ａ，１４Ｂに基づいてデータを書き込むもの
となり、前述と同様の作用効果を奏するものとなる。
【００２２】
【発明の効果】以上説明したように、本発明は、切換信
号により運用系として選択されていない非運用系のフレ
ームアライナのメモリ制御部により、運用系として選択
されているフレームアライナのメモリ制御部における書
き込み位相に基づいて、データメモリ部の書き込み制御
を行うようにしたので、いずれのフレームアライナにお
ける書き込み位相も同じものとなり、読み出されるフレ
ームも同一のものとなるため、運用系／非運用系が切り
換えられた場合でも、フレームのズレすなわち２度読み
や欠落を生じることなく、正確にデータを出力すること
が可能となる。
号により運用系として選択されていない非運用系のフレ
ームアライナのメモリ制御部により、運用系として選択
されているフレームアライナのメモリ制御部における書
き込み位相に基づいて、データメモリ部の書き込み制御
を行うようにしたので、いずれのフレームアライナにお
ける書き込み位相も同じものとなり、読み出されるフレ
ームも同一のものとなるため、運用系／非運用系が切り
換えられた場合でも、フレームのズレすなわち２度読み
や欠落を生じることなく、正確にデータを出力すること
が可能となる。
【図１】 本発明の一実施例による冗長構成を有するフ
レームアライナ装置のブロック図である。
レームアライナ装置のブロック図である。
【図２】 本発明によるフレームアライナ装置の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図３】 本発明の他の実施例による冗長構成を有する
フレームアライナ装置のブロック図である。
フレームアライナ装置のブロック図である。
【図４】 従来の冗長構成を有するフレームアライナ装
置のブロック図である。
置のブロック図である。
【図５】 従来のフレームアライナ装置の動作を示すタ
イミングチャートである。
イミングチャートである。
１Ａ，１Ｂ…フレームアライナ、２…選択部、３…デー
タメモリ部、４…メモリ制御部、６…インバータ、７…
入力伝送路，８Ａ，８Ｂ…伝送路，９…出力伝送路、１
０…書き込み位相信号、１１…読み出し位相信号、１２
…切換信号、１４Ａ，１４Ｂ…書き込み制御信号。
タメモリ部、４…メモリ制御部、６…インバータ、７…
入力伝送路，８Ａ，８Ｂ…伝送路，９…出力伝送路、１
０…書き込み位相信号、１１…読み出し位相信号、１２
…切換信号、１４Ａ，１４Ｂ…書き込み制御信号。
Claims (3)
- 【請求項１】 入力伝送路からの入力信号を一時的に記
憶するデータメモリ部、およびこのデータメモリ部に対
して異なるタイミングにより書き込み／読み出し制御を
行うメモリ制御部を有し、前記入力伝送路に対して並列
に接続された２つフレームアライナと、所定の切換信号
に基づいて前記フレームアライナのいずれかを運用系と
しその出力信号を選択出力する選択部とからなり、入力
伝送路からの入力信号を異なるタイミングで順次出力す
るフレームアライナ装置において、 前記切換信号により運用系として選択されていない非運
用系のフレームアライナの前記メモリ制御部は、運用系
として選択されているフレームアライナの前記メモリ制
御部における書き込み位相に基づいて、前記データメモ
リ部の書き込み制御を行うことを特徴とするフレームア
ライナ制御方法。 - 【請求項２】 入力伝送路からの入力信号を一時的に記
憶するデータメモリ部、およびこのデータメモリ部に対
して異なるタイミングにより書き込み／読み出し制御を
行うメモリ制御部を有し、前記入力伝送路に対して並列
に接続された２つフレームアライナと、所定の切換信号
に基づいて前記フレームアライナのいずれかを運用系と
しその出力信号を選択出力する選択部とからなり、入力
伝送路からの入力信号を異なるタイミングで順次出力す
るフレームアライナ装置において、 前記各フレームアライナは、前記切換信号により運用系
として選択された場合に、前記メモリ制御部からの書き
込み位相を示す書き込み制御信号を非運用系の前記メモ
リ制御部に出力し、運用系として選択されない場合には
前記書き込み制御信号を停止する信号制御手段を有し、 前記各メモリ制御部は、前記書き込み制御信号が入力さ
れた場合には、その書き込み制御信号に基づいて前記デ
ータメモリ部の書き込み制御を行うことを特徴とするフ
レームアライナ制御方法。 - 【請求項３】 入力伝送路からの入力信号を一時的に記
憶するデータメモリ部、およびこのデータメモリ部に対
して異なるタイミングにより書き込み／読み出し制御を
行うメモリ制御部を有し、前記入力伝送路に対して並列
に接続された２つフレームアライナと、所定の切換信号
に基づいて前記フレームアライナのいずれかを運用系と
しその出力信号を選択出力する選択部とからなり、入力
伝送路からの入力信号を異なるタイミングで順次出力す
るフレームアライナ装置において、 前記各メモリ制御部は、常時、書き込み位相を示す書き
込み制御信号を相互に出力し、前記切換信号により運用
系として選択されない場合には、他方のメモリ制御部か
らの書き込み制御信号に基づいて前記データメモリ部の
書き込み制御を行うことを特徴とするフレームアライナ
制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6195391A JP2814924B2 (ja) | 1994-08-19 | 1994-08-19 | フレームアライナ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6195391A JP2814924B2 (ja) | 1994-08-19 | 1994-08-19 | フレームアライナ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0865293A JPH0865293A (ja) | 1996-03-08 |
| JP2814924B2 true JP2814924B2 (ja) | 1998-10-27 |
Family
ID=16340376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6195391A Expired - Lifetime JP2814924B2 (ja) | 1994-08-19 | 1994-08-19 | フレームアライナ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2814924B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2816384B2 (ja) * | 1990-06-14 | 1998-10-27 | 富士通株式会社 | 位相補正方法及び回路 |
-
1994
- 1994-08-19 JP JP6195391A patent/JP2814924B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0865293A (ja) | 1996-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |