JPS6114661B2 - - Google Patents
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- JPS6114661B2 JPS6114661B2 JP51022263A JP2226376A JPS6114661B2 JP S6114661 B2 JPS6114661 B2 JP S6114661B2 JP 51022263 A JP51022263 A JP 51022263A JP 2226376 A JP2226376 A JP 2226376A JP S6114661 B2 JPS6114661 B2 JP S6114661B2
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- internal circuit
- internal
- peripheral circuit
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Weting (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は極めて高密度の半導体集積回路の製造
方法に関するものである。
方法に関するものである。
従来のこの種の装置は信号の入出力系を中心と
した周辺回路と論理演算又は信号記憶系を中心と
した内部回路で構成されており、第１図に示す如
く周辺回路Ａ，内部回路Ｂは同時に製造される方
法が行なわれている。
した周辺回路と論理演算又は信号記憶系を中心と
した内部回路で構成されており、第１図に示す如
く周辺回路Ａ，内部回路Ｂは同時に製造される方
法が行なわれている。
第１図はシリコンゲートMOS半導体メモリ集
積回路の一例で、第１図ａはその構成図である。
以下第１図ｂ〜ｆに従つてその製造方法について
説明する。まず、基体１上に比較的厚い熱酸化膜
２を形成し（第１図ｂ）、ソース，ドレイン，チ
ヤネルとなるべき領域を部分蝕刻し、ゲート絶縁
膜となる薄い酸化膜３を形成する（第１図ｃ）。
但し、第１図の工程であるｂとｃの間にソース，
ドレイン，チヤネル以外の領域の表面に基体１と
同型の基体より比較的高い濃度の表面反転防止用
の拡散を行う場合もあるが本発明の一般性を規定
するものではないから省略する。しかる後、ポリ
シリコンを全面に付着せしめゲート及び配線構造
４を形成し、ソース，ドレイン領域５に基体１と
異なる伝導型の不純物拡散を行つて自己整合せし
める。このとき、酸化性雰囲気により拡散を行う
ためソース，ゲート，ドレイン領域表面に酸化膜
６が形成される（第１図ｄ）。しかる後、更に厚
い酸化膜７を中間絶縁膜として例えばSiH4とO2
の熱反応で付着せしめ、ソース，ドレインなどの
接触札８を部分蝕刻する（第１図ｅ）。次いで、
例えばアルミニウムの如き金属９を配線材料とし
て全面に蒸着し、部分蝕刻により回路配線の形成
をして、良好な金属と接触孔内拡散層との接触を
得るため適度の熱処理を行い第１図ｆに示すよう
な最終構造を得る。
積回路の一例で、第１図ａはその構成図である。
以下第１図ｂ〜ｆに従つてその製造方法について
説明する。まず、基体１上に比較的厚い熱酸化膜
２を形成し（第１図ｂ）、ソース，ドレイン，チ
ヤネルとなるべき領域を部分蝕刻し、ゲート絶縁
膜となる薄い酸化膜３を形成する（第１図ｃ）。
但し、第１図の工程であるｂとｃの間にソース，
ドレイン，チヤネル以外の領域の表面に基体１と
同型の基体より比較的高い濃度の表面反転防止用
の拡散を行う場合もあるが本発明の一般性を規定
するものではないから省略する。しかる後、ポリ
シリコンを全面に付着せしめゲート及び配線構造
４を形成し、ソース，ドレイン領域５に基体１と
異なる伝導型の不純物拡散を行つて自己整合せし
める。このとき、酸化性雰囲気により拡散を行う
ためソース，ゲート，ドレイン領域表面に酸化膜
６が形成される（第１図ｄ）。しかる後、更に厚
い酸化膜７を中間絶縁膜として例えばSiH4とO2
の熱反応で付着せしめ、ソース，ドレインなどの
接触札８を部分蝕刻する（第１図ｅ）。次いで、
例えばアルミニウムの如き金属９を配線材料とし
て全面に蒸着し、部分蝕刻により回路配線の形成
をして、良好な金属と接触孔内拡散層との接触を
得るため適度の熱処理を行い第１図ｆに示すよう
な最終構造を得る。
ところで、一般に周辺回路Ａにおいては外部装
置との整合をとる必要から一定の大きさの動作信
号レベル即ち動作電圧で動作させる必要がある。
これは高密度化を志向するとき、周辺回路Ａにお
いては外部装置との整合をとるために必要な動作
電圧によつてPN接合耐圧及び空間電荷層拡がり
が規定され、即ち周辺回路Ａを構成する素子間
隔、接合深さなど微小化寸法の下限が決まつてし
まうことを意味する。但し、この周辺回路Ａには
内部回路Ｂとのレベル変換回路も含めるものとす
る。
置との整合をとる必要から一定の大きさの動作信
号レベル即ち動作電圧で動作させる必要がある。
これは高密度化を志向するとき、周辺回路Ａにお
いては外部装置との整合をとるために必要な動作
電圧によつてPN接合耐圧及び空間電荷層拡がり
が規定され、即ち周辺回路Ａを構成する素子間
隔、接合深さなど微小化寸法の下限が決まつてし
まうことを意味する。但し、この周辺回路Ａには
内部回路Ｂとのレベル変換回路も含めるものとす
る。
一方、内部回路Ｂには上記周辺回路Ａのような
動作信号レベルに対する制限は一般に存在しな
い。このため想定される限界動作レベルまで信号
レベル即ち動作電圧を下げることが可能となる。
このことは上記周辺回路Ａの場合に比べ内部回路
Ｂの場合は接合深さ、素子間隔を含めた素子寸法
即ち内部回路Ｂ自体の微小化がその物理的極限ま
で追求され得ることを意味する。
動作信号レベルに対する制限は一般に存在しな
い。このため想定される限界動作レベルまで信号
レベル即ち動作電圧を下げることが可能となる。
このことは上記周辺回路Ａの場合に比べ内部回路
Ｂの場合は接合深さ、素子間隔を含めた素子寸法
即ち内部回路Ｂ自体の微小化がその物理的極限ま
で追求され得ることを意味する。
しかるに、従来の製造方法は前述のように周辺
回路Ａ及び内部回路Ｂは一貫して同時工程を経て
形成されるため、上記の記述により明らかな如く
周辺回路に制限された寸法以上に素子を微小化で
きない。更には、外部装置との整合を全く無視し
た微小化を仮定したとしても極めて小さい動作信
号レベルがそのまま周辺に現われるため外部雑音
に対する余裕度が極めて少なくなるし、当然外部
よりの印加電圧が極めて微小な値に制限される。
また、上記に関連し、わずかな雑音などでも容易
に破壊してしまうような脆弱な半導体集積回路と
なつてしまう。
回路Ａ及び内部回路Ｂは一貫して同時工程を経て
形成されるため、上記の記述により明らかな如く
周辺回路に制限された寸法以上に素子を微小化で
きない。更には、外部装置との整合を全く無視し
た微小化を仮定したとしても極めて小さい動作信
号レベルがそのまま周辺に現われるため外部雑音
に対する余裕度が極めて少なくなるし、当然外部
よりの印加電圧が極めて微小な値に制限される。
また、上記に関連し、わずかな雑音などでも容易
に破壊してしまうような脆弱な半導体集積回路と
なつてしまう。
以上のような理由で、従来方法による半導体集
積回路には周辺回路により高密度化の制限が存在
してしまうという欠点があつた。
積回路には周辺回路により高密度化の制限が存在
してしまうという欠点があつた。
本発明は以上の欠点を解決するため、周辺回路
と内部回路を各々に適した微小化製造工程を経て
同一基板上に形成することにより半導体集積回路
の高密度化を可能にしたもので、以下図面により
詳細に説明する。
と内部回路を各々に適した微小化製造工程を経て
同一基板上に形成することにより半導体集積回路
の高密度化を可能にしたもので、以下図面により
詳細に説明する。
第２図は本発明の一実施例を示すもので、ここ
では第１図と同様シリコンゲートMOS半導体メ
モリ集積回路を例にとる。第１図の従来方法と大
きく異なる点は周辺回路Ａ部と内部回路Ｂ部とは
同時に形成されていかない点である。
では第１図と同様シリコンゲートMOS半導体メ
モリ集積回路を例にとる。第１図の従来方法と大
きく異なる点は周辺回路Ａ部と内部回路Ｂ部とは
同時に形成されていかない点である。
第２図において、ｇは構成図であり、内部回路
Ｂ部が従来方法に比べ微細化され高集積化されて
いることを示す。次に、第２図ｈ〜ｎに従つてそ
の製造方法を説明する。
Ｂ部が従来方法に比べ微細化され高集積化されて
いることを示す。次に、第２図ｈ〜ｎに従つてそ
の製造方法を説明する。
従来方法と同様、基体１全面に比較的厚い熱酸
化膜２を形成する。（第２図ｈとして示す膜形成
工程）。まず、内部回路Ｂ部の後述するトランジ
スタの限界動作電圧レベルに見合つた物理的極限
で決定される基体１の表面占有部分（Ｂ部相当エ
リヤ）を残して、比較的大きい構造である周辺回
路Ａ部の形成から始めてゆく。周辺回路Ａ部のソ
ース，ドレイン，チヤネルとなるべき領域を部分
蝕刻して、周辺回路Ａ部に適した（Ａ部の電圧に
耐えうる膜厚）膜厚のゲート絶縁膜３を形成する
（第２図ｉとして示す膜形成工程。）次に、ポリシ
リコンを全面に付着せしめ周辺回路Ａ部のゲート
及び配線構造４を形成し、ソース，ドレイン領域
５に基板と異なる伝導型の不純物拡散を周辺回路
Ａ部に適した（Ａ部電圧に耐えうる耐圧が得られ
る．接合深さまで行う。このとき、ソース，ドレ
インは自己整合され、酸化性雰囲気で行うことで
ソース，ゲート，ドレイン上は酸化膜６が形成さ
れる（第２図ｊとして示す膜形成工程、蝕刻工程
及び不純物拡散工程）。この状態で、次に微小な
構造の内部回路Ｂ部の形成に移る。まず、複数の
トランジスタ群を含むこの内部回路Ｂの製造を、
これらトランジスタ群の限界動作電圧に見合つた
各種構造定数、例えば接合深さ、ゲート絶縁膜
厚、チヤンネル長などのトランジスタ特性決定パ
ラメータを考慮した比例縮少率をもつて、微細パ
ターン形成が容易ならしめるよう、内部回路Ｂ部
表面酸化膜２を適当な厚さ（符号１０として示す
厚さ）まで部分除去し、しかる後ソース，チヤン
ネル，ドレインとなるべき領域を部分蝕刻し、内
部回路Ｂ部に適した膜厚のゲート絶縁膜１１を形
成する（第２図ｋとして示す蝕刻工程、膜形成工
程）。そして、ポリシリコンを内部回路Ｂ部に適
した厚さに全面付着せしめ、内部回路Ｂ部に適し
たゲート及び必要とあれば配線も形成し（第２図
ではＢ部配線は省略した）、ソース，ドレイン領
域１２に基板と異なる伝導型の不純物拡散を内部
回路Ｂ部に適した接合深さまで行う（第２図
）。
化膜２を形成する。（第２図ｈとして示す膜形成
工程）。まず、内部回路Ｂ部の後述するトランジ
スタの限界動作電圧レベルに見合つた物理的極限
で決定される基体１の表面占有部分（Ｂ部相当エ
リヤ）を残して、比較的大きい構造である周辺回
路Ａ部の形成から始めてゆく。周辺回路Ａ部のソ
ース，ドレイン，チヤネルとなるべき領域を部分
蝕刻して、周辺回路Ａ部に適した（Ａ部の電圧に
耐えうる膜厚）膜厚のゲート絶縁膜３を形成する
（第２図ｉとして示す膜形成工程。）次に、ポリシ
リコンを全面に付着せしめ周辺回路Ａ部のゲート
及び配線構造４を形成し、ソース，ドレイン領域
５に基板と異なる伝導型の不純物拡散を周辺回路
Ａ部に適した（Ａ部電圧に耐えうる耐圧が得られ
る．接合深さまで行う。このとき、ソース，ドレ
インは自己整合され、酸化性雰囲気で行うことで
ソース，ゲート，ドレイン上は酸化膜６が形成さ
れる（第２図ｊとして示す膜形成工程、蝕刻工程
及び不純物拡散工程）。この状態で、次に微小な
構造の内部回路Ｂ部の形成に移る。まず、複数の
トランジスタ群を含むこの内部回路Ｂの製造を、
これらトランジスタ群の限界動作電圧に見合つた
各種構造定数、例えば接合深さ、ゲート絶縁膜
厚、チヤンネル長などのトランジスタ特性決定パ
ラメータを考慮した比例縮少率をもつて、微細パ
ターン形成が容易ならしめるよう、内部回路Ｂ部
表面酸化膜２を適当な厚さ（符号１０として示す
厚さ）まで部分除去し、しかる後ソース，チヤン
ネル，ドレインとなるべき領域を部分蝕刻し、内
部回路Ｂ部に適した膜厚のゲート絶縁膜１１を形
成する（第２図ｋとして示す蝕刻工程、膜形成工
程）。そして、ポリシリコンを内部回路Ｂ部に適
した厚さに全面付着せしめ、内部回路Ｂ部に適し
たゲート及び必要とあれば配線も形成し（第２図
ではＢ部配線は省略した）、ソース，ドレイン領
域１２に基板と異なる伝導型の不純物拡散を内部
回路Ｂ部に適した接合深さまで行う（第２図
）。
以上、内部回路Ｂ部のゲート酸化膜は周辺回路
Ａ部のそれよりも薄く、内部回路Ｂ部の接合深さ
は周辺回路Ａ部のそれよりも浅くすることが本発
明の重要な点であるから、適当な条件の選択によ
り、後から形成する内部回路Ｂ部構造の形成時の
熱処理等の影響が先に形成されている周辺回路Ａ
部構造をほとんど変化させないようにすることは
可能である。又、周辺回路Ａ部は熱酸化膜におお
われているため内部回路Ｂ部拡散時に不純物は入
らない。しかる後、周辺回路Ａ部及び内部回路Ｂ
部全面に中間絶縁膜として例えばSiH4をO2との
熱反応により酸化膜７を付着せしめて周辺回路Ａ
部、内部回路Ｂ部のソース，ドレイン等の接触孔
８を同時に部分蝕刻する（第２図ｍとして示す膜
形成工程及び蝕刻工程）。以下、従来方法と同様
周辺回路Ａ、内部回路Ｂ両部に同時に回路的に一
体化すべく配線構造を形成して第２図ｎに示すよ
うな最終構造を得る。
Ａ部のそれよりも薄く、内部回路Ｂ部の接合深さ
は周辺回路Ａ部のそれよりも浅くすることが本発
明の重要な点であるから、適当な条件の選択によ
り、後から形成する内部回路Ｂ部構造の形成時の
熱処理等の影響が先に形成されている周辺回路Ａ
部構造をほとんど変化させないようにすることは
可能である。又、周辺回路Ａ部は熱酸化膜におお
われているため内部回路Ｂ部拡散時に不純物は入
らない。しかる後、周辺回路Ａ部及び内部回路Ｂ
部全面に中間絶縁膜として例えばSiH4をO2との
熱反応により酸化膜７を付着せしめて周辺回路Ａ
部、内部回路Ｂ部のソース，ドレイン等の接触孔
８を同時に部分蝕刻する（第２図ｍとして示す膜
形成工程及び蝕刻工程）。以下、従来方法と同様
周辺回路Ａ、内部回路Ｂ両部に同時に回路的に一
体化すべく配線構造を形成して第２図ｎに示すよ
うな最終構造を得る。
以上の工程において、内部回路Ｂの様に特に微
細なパターンの蝕刻工程には電子ビーム露光又は
Ｘ線露光を用いて行い、周辺回路Ａのパターンの
蝕刻工程は光露光で行うこともできる。もちろん
本方法を有効ならしめる範囲において、両者を同
一露光方式で行うこともできる。また、周辺回路
Ａ部は比較的厚い酸化膜と深い拡散とを有する構
造となるため従来方法での熱拡散を含む比較的高
温処理プロセスでも可能であるが、内部回路Ｂ部
はかなり薄い膜と浅い接合とを有する微細構造と
なるためイオン打込み拡散を含む比較的低温処理
プロセスとするのが有効である。
細なパターンの蝕刻工程には電子ビーム露光又は
Ｘ線露光を用いて行い、周辺回路Ａのパターンの
蝕刻工程は光露光で行うこともできる。もちろん
本方法を有効ならしめる範囲において、両者を同
一露光方式で行うこともできる。また、周辺回路
Ａ部は比較的厚い酸化膜と深い拡散とを有する構
造となるため従来方法での熱拡散を含む比較的高
温処理プロセスでも可能であるが、内部回路Ｂ部
はかなり薄い膜と浅い接合とを有する微細構造と
なるためイオン打込み拡散を含む比較的低温処理
プロセスとするのが有効である。
更には、周辺回路Ａ部、内部回路Ｂ部共拡散深
さを精密にコントロールすることが要求される場
合は、周辺回路Ａ部、内部回路Ｂ部に適したそれ
ぞれエネルギの異なつた条件でイオン打込み拡散
を行つてもよい。
さを精密にコントロールすることが要求される場
合は、周辺回路Ａ部、内部回路Ｂ部に適したそれ
ぞれエネルギの異なつた条件でイオン打込み拡散
を行つてもよい。
なお、本実施例において周辺回路Ａ及び内部回
路Ｂはそれぞれ１個の素子構造で代表させている
が、これにより本発明の目的とする効果の一般性
を失うものではない。また、本実施例はMOS型
集積回路を例として説明したが、本発明は、半導
体集積回路全般に適用しうるものである。
路Ｂはそれぞれ１個の素子構造で代表させている
が、これにより本発明の目的とする効果の一般性
を失うものではない。また、本実施例はMOS型
集積回路を例として説明したが、本発明は、半導
体集積回路全般に適用しうるものである。
以上説明したように、本発明によれば同一基板
上に形成される半導体集積回路の内部構成回路を
周辺回路と内部回路に分けて考え、それぞれ動作
信号レベルに合わせた微小化の最適製造方法に分
けて行うので、従来方法によるものより一段と高
密度化が図られる。特に、内部回路の微小高密度
化ができるため、内部回路の占有率の大きい例え
ば半導体メモリ集積回路において効果が著しい。
更には、雑音余裕度も周辺回路動作電圧に適した
値までとり得る。
上に形成される半導体集積回路の内部構成回路を
周辺回路と内部回路に分けて考え、それぞれ動作
信号レベルに合わせた微小化の最適製造方法に分
けて行うので、従来方法によるものより一段と高
密度化が図られる。特に、内部回路の微小高密度
化ができるため、内部回路の占有率の大きい例え
ば半導体メモリ集積回路において効果が著しい。
更には、雑音余裕度も周辺回路動作電圧に適した
値までとり得る。
第１図は従来方法による半導体集積回路の構成
図及び製造工程図、第２図は本発明の一実施例を
示す半導体集積回路の構成図及び製造工程図であ
る。 １……基体、２……厚い熱酸化膜、３……薄い
ゲート酸化膜を含むソース，チヤネル，ドレイン
領域、４……ゲート及び配線用ポリシリコン層、
５……ソース，ドレイン不純物拡散層、６……酸
化性雰囲気での拡散によりソース，ゲート，ドレ
イン上に形成された熱酸化膜、７……シランの熱
分解等の比較的低温で形成される中間絶縁膜とし
ての酸化膜、８……配線金属との接触用のソー
ス，ドレイン領域等の表面上の接触孔、９……ア
ルミニウム等の金属配線層、１０……Ｂ部領域表
面を微細パターンを形成し易くするため適度な厚
さまで酸化膜２を除去した領域、１１……Ｂ部領
域に適したより薄いゲート酸化膜を含むソース，
チヤネル，ドレイン領域、１２……Ｂ部領域に適
したより浅い不純物拡散層。
図及び製造工程図、第２図は本発明の一実施例を
示す半導体集積回路の構成図及び製造工程図であ
る。 １……基体、２……厚い熱酸化膜、３……薄い
ゲート酸化膜を含むソース，チヤネル，ドレイン
領域、４……ゲート及び配線用ポリシリコン層、
５……ソース，ドレイン不純物拡散層、６……酸
化性雰囲気での拡散によりソース，ゲート，ドレ
イン上に形成された熱酸化膜、７……シランの熱
分解等の比較的低温で形成される中間絶縁膜とし
ての酸化膜、８……配線金属との接触用のソー
ス，ドレイン領域等の表面上の接触孔、９……ア
ルミニウム等の金属配線層、１０……Ｂ部領域表
面を微細パターンを形成し易くするため適度な厚
さまで酸化膜２を除去した領域、１１……Ｂ部領
域に適したより薄いゲート酸化膜を含むソース，
チヤネル，ドレイン領域、１２……Ｂ部領域に適
したより浅い不純物拡散層。
Claims (1)
- １ 外来信号を受け、内部回路に出力信号を送出
する比較的高い電圧で動作するトランジスタ群を
含む外部回路と、この周辺回路よりも低い電圧で
動作するトランジスタ群を含む内部回路とが、同
一基板上に形成された半導体集積回路の製造にお
いて、前記周辺回路の製造を、前記内部回路のト
ランジスタの限界動作電圧レベルに見合つた物理
的極限で決定される前記基板表面占有エリヤを残
して、膜形成工程と、蝕刻工程と、不純物拡散工
程とを含む工程によつて配線金属との接触用の孔
が形成される前まで行う第１の工程と、該第１の
工程の後にトランジスタ群を含む前記内部回路の
製造を、このトランジスタ群の限界動作電圧に見
合つた各種構造定数で、形成するべく膜形成工程
と、蝕刻工程と、不純物拡散工程とを含む工程に
よつて配線金属との接触用の孔が形成される前ま
で行う第２の工程と、前記第１及び第２の工程の
後に前記周辺回路及び前記内部回路の前記接触孔
の形成から後を蝕刻工程を含む工程によつて同時
に行う第３の工程とを有することを特徴とする半
導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2226376A JPS52106279A (en) | 1976-03-03 | 1976-03-03 | Manufacture of semiconductor ic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2226376A JPS52106279A (en) | 1976-03-03 | 1976-03-03 | Manufacture of semiconductor ic |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52106279A JPS52106279A (en) | 1977-09-06 |
| JPS6114661B2 true JPS6114661B2 (ja) | 1986-04-19 |
Family
ID=12077872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2226376A Granted JPS52106279A (en) | 1976-03-03 | 1976-03-03 | Manufacture of semiconductor ic |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS52106279A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0740978A (ja) * | 1993-07-27 | 1995-02-10 | Tajima Inc | 段ボール箱組立体およびそれを用いた収納容器 |
| JP2528803B2 (ja) * | 1993-08-04 | 1996-08-28 | 株式会社タジマ | 段ボ―ル箱組立体およびそれを用いた収納容器 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493376A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
| JPS5771172A (en) * | 1980-10-22 | 1982-05-01 | Hitachi Ltd | Solid state image pick-up element and manufacture thereof |
| JPS5871650A (ja) * | 1981-10-26 | 1983-04-28 | Hitachi Ltd | 半導体集積回路装置 |
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- 1976-03-03 JP JP2226376A patent/JPS52106279A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS52106279A (en) | 1977-09-06 |
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