JPS61139991A - 論理集積回路装置 - Google Patents
論理集積回路装置Info
- Publication number
- JPS61139991A JPS61139991A JP59260356A JP26035684A JPS61139991A JP S61139991 A JPS61139991 A JP S61139991A JP 59260356 A JP59260356 A JP 59260356A JP 26035684 A JP26035684 A JP 26035684A JP S61139991 A JPS61139991 A JP S61139991A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- chip selection
- control input
- selection signal
- signal line
- Prior art date
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理集積回路装置に関するもので、特にその
実装効率の改良に関する。こ＼で論理集積回路とはアナ
ログ集積回路に対応する。
実装効率の改良に関する。こ＼で論理集積回路とはアナ
ログ集積回路に対応する。
同一の論理機能を有する複数個の集積回路で構成される
論理集積回路装置において、所望の機能を実現させるた
めには、各集積回路を能動状態とする制御入力信号（以
下、チップ選択信号と呼ぶ）を適宜特定の集積回路に印
加する。
論理集積回路装置において、所望の機能を実現させるた
めには、各集積回路を能動状態とする制御入力信号（以
下、チップ選択信号と呼ぶ）を適宜特定の集積回路に印
加する。
このとき用いられる集積回路は、論理機能が同一のもの
であればチップ選択信号に対する応答が同一としている
から、各集積回路に別々にチップ選択信号線を接続しな
ければならない。
であればチップ選択信号に対する応答が同一としている
から、各集積回路に別々にチップ選択信号線を接続しな
ければならない。
例えば第３図では、２個の同徨のメモＩＪ Ｉ Ｃｔ’
、ｚｙｋ選択するため、チップ選択信号線４１゜４２が
必要で、各々制御入力端子１１．１２に接続されて込る
。このチップ選択信号［４１＠４２に選択信号を送出す
る之め、チップ選択信号発生回路４が必要である。前記
回路４に入力信号３が印加されると、所定のチップ選択
信号線４１．４２のいずれかに出力が生じ、該当するメ
モＩＪ Ｉ Ｃが能動状態になる。このように、チップ
選択信号線が集積回路の数だけ必要となる。大規模な論
理集積回路装置１１ｔ−搭載する基板は、チップ選択□
信号発生回路と、この回路から集積回路へのチップ選択
信号の配線との几めに、相当大きな面積が必要となる欠
点があつ几。
、ｚｙｋ選択するため、チップ選択信号線４１゜４２が
必要で、各々制御入力端子１１．１２に接続されて込る
。このチップ選択信号［４１＠４２に選択信号を送出す
る之め、チップ選択信号発生回路４が必要である。前記
回路４に入力信号３が印加されると、所定のチップ選択
信号線４１．４２のいずれかに出力が生じ、該当するメ
モＩＪ Ｉ Ｃが能動状態になる。このように、チップ
選択信号線が集積回路の数だけ必要となる。大規模な論
理集積回路装置１１ｔ−搭載する基板は、チップ選択□
信号発生回路と、この回路から集積回路へのチップ選択
信号の配線との几めに、相当大きな面積が必要となる欠
点があつ几。
本発明の目的は、上記の欠点を除去し、チップ選択信号
様の減少をはかり、テップ遇択信号発生回路、チップ選
択信号線の配線ｔ−間間化化、基板上′実装する仝きの
実装効率の高“論理集積回路装置を提供子ることにある
。
様の減少をはかり、テップ遇択信号発生回路、チップ選
択信号線の配線ｔ−間間化化、基板上′実装する仝きの
実装効率の高“論理集積回路装置を提供子ることにある
。
本発明の論理集積回路装置１ｌＦｉ、同一の論理機能金
有し、能動状態とする制御入力信号の状態のみが異なる
複数個の集積回路から構成され、共通の制御入力信号Ｓ
を各集積回路に接続するようにしている。
有し、能動状態とする制御入力信号の状態のみが異なる
複数個の集積回路から構成され、共通の制御入力信号Ｓ
を各集積回路に接続するようにしている。
例えば、能動状態を与える制御入力信号が２状態である
とすれば、同一の論理機能を有する２個の集積回路をた
だ一つの制御入力信号線を用い、各集積回路全制御する
ことができる。制御入力信号が５状態であれば３個の集
積回路をそれぞれ独立に制御できる。従ってチップ選択
信号線の個数の減少が可能になる。
とすれば、同一の論理機能を有する２個の集積回路をた
だ一つの制御入力信号線を用い、各集積回路全制御する
ことができる。制御入力信号が５状態であれば３個の集
積回路をそれぞれ独立に制御できる。従ってチップ選択
信号線の個数の減少が可能になる。
本発明の一実施例を第１図に示す０この例では、集積回
路を能動状態とする制御入力信号の状態が２値である場
合で、かりにその状態をｎＡＴｌ、 Ｔａｎ″とする０
チップ選択信号線１５は２個のメーモＩＪ ｒ Ｃ１１
，１２に共通であって、それぞれ端子１１１，１１２に
：！続されている。メモリＩＣ１１，１２にチップ選択
信号の状態６人”ＭＨＩ″を割りあてる。
路を能動状態とする制御入力信号の状態が２値である場
合で、かりにその状態をｎＡＴｌ、 Ｔａｎ″とする０
チップ選択信号線１５は２個のメーモＩＪ ｒ Ｃ１１
，１２に共通であって、それぞれ端子１１１，１１２に
：！続されている。メモリＩＣ１１，１２にチップ選択
信号の状態６人”ＭＨＩ″を割りあてる。
例えば“Ａ＠の場合ＩＣ１１ｄ！、１Ｂ″の場合ＩＣ１
２が動作するようにする。し次がってチップ選択信号線
１３に伝達される制御入力信号ｔ−ＮＡｍ ｉたは甲に
するかでメモ°１７ ＩＣ１１，１２＠選択することが
できる。制御入力信号の状態を３値とすれば３ケのメモ
ＩＪ Ｉ Ｃを制御できる。
２が動作するようにする。し次がってチップ選択信号線
１３に伝達される制御入力信号ｔ−ＮＡｍ ｉたは甲に
するかでメモ°１７ ＩＣ１１，１２＠選択することが
できる。制御入力信号の状態を３値とすれば３ケのメモ
ＩＪ Ｉ Ｃを制御できる。
さらに複雑な構成の場合には、数個のチップ選状信号線
１３ｔ−一括して、スイッチ回路により各チップ選択信
号線１ｓｔ−選択することもできる〇あるいは、制御入
力信号の状態を信号の時間的組会せで表現するようにす
ることで、チップ選択信号線１３の数を削減するが可能
である。
１３ｔ−一括して、スイッチ回路により各チップ選択信
号線１ｓｔ−選択することもできる〇あるいは、制御入
力信号の状態を信号の時間的組会せで表現するようにす
ることで、チップ選択信号線１３の数を削減するが可能
である。
まｔ、実装上の問題としては、同−論理機能を有し、同
一の外部端子を有する集積回路１４１５を第２図のよう
に積み重さね、対応する外部端子全直接に接続すること
ができる。大規模メモリ回路のように多数の集積回鱗全
１つの基板上に実装する場合には、極めて実装効率が高
くなる。
一の外部端子を有する集積回路１４１５を第２図のよう
に積み重さね、対応する外部端子全直接に接続すること
ができる。大規模メモリ回路のように多数の集積回鱗全
１つの基板上に実装する場合には、極めて実装効率が高
くなる。
・ 上記の制御入力信号状態に対する応答を集積回路
に与えるためには、チップ製造段階で作りこむこともで
きろか、集積回路完成後に、プログラマブルＲＯＭのよ
うに高電圧、を印加して誉きこむようにすることもでき
る。
に与えるためには、チップ製造段階で作りこむこともで
きろか、集積回路完成後に、プログラマブルＲＯＭのよ
うに高電圧、を印加して誉きこむようにすることもでき
る。
以上、詳しく説明したように、本発明によれば１個のチ
ップ選択信号線によｐ数個の集積回路の能動を制御する
ことができるから、チップ選択信号発生回路を不要１７
ｔは簡素化し、さらにチップ選択信号線の配線領域が大
幅に削減され、実装面積が小さくてすむ・集積回路自体
も、積み重ねることによってこの部分の実装面積を十程
度に削減することができる。
ップ選択信号線によｐ数個の集積回路の能動を制御する
ことができるから、チップ選択信号発生回路を不要１７
ｔは簡素化し、さらにチップ選択信号線の配線領域が大
幅に削減され、実装面積が小さくてすむ・集積回路自体
も、積み重ねることによってこの部分の実装面積を十程
度に削減することができる。
第１図は本発明による回路接続の一冥施利金示す図、第
２図は積み重ねによる実装を示す図、第３図は従来例で
ある。 １１．１２・・・メモリＩＣ，１４，１５・・・集積回
路、１１１．１１２・・・制、御入力端子、１５ ・
工チツプ選択信号線。
２図は積み重ねによる実装を示す図、第３図は従来例で
ある。 １１．１２・・・メモリＩＣ，１４，１５・・・集積回
路、１１１．１１２・・・制、御入力端子、１５ ・
工チツプ選択信号線。
Claims (1)
- 同一の論理機能を有し、能動状態とする制御入力信号
の状態のみが異なる複数の集積回路から構成され、共通
の制御入力信号線を各集積回路に接続することを特徴と
する論理集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260356A JPS61139991A (ja) | 1984-12-10 | 1984-12-10 | 論理集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260356A JPS61139991A (ja) | 1984-12-10 | 1984-12-10 | 論理集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61139991A true JPS61139991A (ja) | 1986-06-27 |
Family
ID=17346812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59260356A Pending JPS61139991A (ja) | 1984-12-10 | 1984-12-10 | 論理集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61139991A (ja) |
-
1984
- 1984-12-10 JP JP59260356A patent/JPS61139991A/ja active Pending
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