JPS58125292A - メモリ−装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体集積回路によるメモリー装置に関する。

半導体集積回路を用いたメモリー装置には同一のメモリ
ー容量を持った製品において大別して２種類の機能を有
する製品の系列がある。１つは入出力端子が各１つづつ
または共用して１つあ）。

例えば総メモリー容量が４キロビツトのメモリーであれ
ば、４キロワードＸ１ビツトのメモリーと呼ばれている
ものである。他方複数個の例えば４つの入出力端子を有
する製品、例えば、１キロワード×４ビツトの製品が同
じメモリー容量４キロピツトのものとして存在する。こ
の４キロワード×１ビツトの製品は通常入力端子１つ、
出力端子１つ、アドレス端子１２本を有してお夛、一方
１キロワード×４ビットの製品は通常入出力共用の端子
を４つとアドレス端子を１０本有している。

一般的に、４キロワード×１ピツトの製品はデータの書
き込み時及び読み出し時には１２個のアドレス・インバ
ータで発生されるアドレス信号によって４キロピ、トの
メモリー・セルのうちの１つを選択して、この選ばれた
メモリー・セルにだけデータの書き込みやごの選はれた
メモリー・セルからのみデータを読み出してセンス・ア
ンプによるデータ信号の増巾を行りて出力する。一方、
１キロワード×４ビツトの製品では書き込み時には、４
つの入力端子に４ビツトのデータが並列入力され、この
データ信号を変調して１０個のアドレス・インバータで
発生されるアドレス信号によって４キロピツトのメモリ
ー・セルの中で同時に選択される４ビツトのメモリー・
セルに書き込みを行うし、読み出し時には同様Ｋ１０個
のアドレス・インバータで発生されるアドレス信号で同
時に選ばれた４つのメモリー・セルから読み出したデー
タを４つのセンス・アンプで増巾して４ビット並列に出
力する。

仁のような２つのタイプのメモリ装置は全く別個のアド
レス構成、入出力回路構成を有しており、両者間におけ
る機能の互換性はなく、かつ両者間の製造工程も独立し
たものとなっていた。

本発明の目的は上述した２つの機能が容易に得られるメ
モリー装置を提供することＫある。

本発明によるメモリー装置は多ビツト入出力のための入
出力回路にアドレス信号からの活性化信号を入力するこ
とで、１ピツト入出力を機能を有せしめ、誼活性化信号
を該入出力回路に入力しないことで多ピット入出力機能
を有せしめることを特徴とする。

次に図面を用いて本発明の内容について説明する。

第１図は１キロワード×４ビツトのメモリー装置におけ
るデータの書き込みと読み出しの主要回路を示したもの
である。ここで１”＊１ｂ＊ＩＣ＋１ｄけ入出力共用の
端子であシ、入力データーバッファー回路２ａｔ２ｂ１
２ＣＩ２ｄと各々接続されている。

この入力データ・バッファー回路は各々１キロビツトの
メモリー・セル３ａ＊３ｂｔ３ｃ、３ｄＫ接続されてシ
シ、アドレス回路で選択された各々１ビツトづつのメモ
リー・セルにデータを書き込むようになっている。一方
、読み出し時にはアドレス回路によって選択された各々
のビットから出力されたデータはセンスアンプ４ａｔ４
ｂ＋４ｃ＋４ｄによって増巾され、さらに、出力バッフ
ァー回路５ａ＊５ｂｔ５ｃ、５ｄを通して出力端子１１
１＃１ｂ、１：＃１ｄＫ接続されている。従ってメモリ
ー・セルから出力され九データは４ビット並列に増巾さ
れ出力されている。その他に、このメモリー装置には２
個の余分のアドレス回路６．７と、アドレス信号償金回
路８１１８ｂ１８Ｃ１Ｓｄを有しているが、１キロワー
ドｘ４ピツトの装置には用いられないので不活性化され
ている。これらの回路を不活性化するには、電源線又は
接地線を接続せず、入出力端子を開放、しておく事で可
能となる。このようにして１キロワード×４ビツトの製
品を構成するが、これから簡単な変更によって４キロワ
ード×１ビツトの製品を構成できる事を第２図に示す、
この変更は通常の半導体集積回路装置の製造工程のうち
で、導体配線を形成するための工程のみの変更で行うこ
とができる。４キロワード×１ピツトでは入力パッド１
１ａ１つだけであシ、これから導体配線で入力データ・
バッファー回路４ａ＋４ｂ＋４ｃ、４ｄＫ並列に接続さ
れている。この入力データ・バッファー回路ＫＦｉ各々
活性化信号φ１．φｂ、φＣ１φｄが入力されており、
この信号はアドレス回路６及び７からの信号を元にした
アドレス信号復号回路８ａ。

６ｂ、５ｃｔｓｃｔによって発生され、この４つの信号
のうち１つだけが活性化のための信号となり、他の３つ
の信号は入力データ轡バッファー回路を不活性化する本
のである。従って４つの入力データ・バッファ回路のう
ち１つだけ活性化されこの活性化された入力データ・バ
ッファ回路Ｋｌ！続され九メモリー・セルのみにデータ
が書き込まれることＫなる。一方読み出し時においては
、データはメモリー・セル１３ａ＊１３ｂｌ１３Ｃ１１
３ｄの中のアドレス信号で選ばれる各１ビツトづつのメ
モリー・セルから出力されたデータはセンス・アンプ回
路１４ｍ、１４ｂ、１４ｃ、１４ｄにおいて増巾さる。

このセンス・アンプ回路は各々出力パラフッ回路１５ｍ
。

１５ｂ、１５Ｃ，１５ｄ［接続されているが、出力バッ
ファ回路には入力データ・バッファ回路と同じく活性化
信号が入力されておシ、４つのうちの１つだけの出力バ
ッファ回路が活性化される。従って、データは４つの出
力７７７７回路のうちの１つからのみ導体配線を通じて
出力端子１９へと出力される。

以上述べたようＫすれば、導体配線パターンのわずかな
変更で２つの＾る機能を有するメモリー装置を容ａＫ製
造でき石。

また５本発明の第２の実施例では１キロワード×４ビツ
トの装置は第１図に示した方法で製造し、導体配線の簡
単な変更によって、４キロワードＸ１ビツトの製品を製
造することができたことを第３図に示す、第３図の２１
は入力端子であ夛、入カデータ拳パｙ７７−回路２２ｍ
、２２ｂ、２２ｃ、２２ｄと並列に接続されている。デ
ータの書き込み時には第２図で示したのと同様に行う事
ができる。一方読み出し時にはメモリー・セル２３１ｅ
２３ｂ１２３Ｃ２３ｄから出力されたデータは各々のセ
ンスアンプ回路に接続されているが、このセンスアンプ
回路には活性化信号φａ、φｂ、φＣ２φｄが接続され
ておシ、４つの七ンスアンプ回路２４暑ｔ２４ｂ、２４
ｃ＊２４ｄのうち１つだゆが活性化されるため、データ
はこの活性化されたセンスアンプ回路からのみ出カパッ
ファー回路２５ｄへと伝達され、更に出力端子２９へと
出力される。Ｃの際他の出力バッファー回路２Ｓｍｅ２
Ｓｂｅ２５ｃは電源線及び入出力線を接続しない事で不
活性化している。

この第２の方法によっても本発明の主旨は何んらそ仁な
われる事な〈実施する事ができる。

ここで、製品として４キロビツトのメモリー装置を用い
て説明を行っ九が１キロピツトの製品でも良く、また１
６キロビツトや６４キロピツトナどの製品でも同様忙実
施することができる。オた１ビツト入出力と４ビツト入
出力の装置で説明した点も更ＶＣ８ビット入出力の製品
でも同様に実施すゐことができる。ｆた、センス・アン
プ回路は２　１段のみの製品であるとして説明を行った
が、出力データを更に増巾するためＫは、２段目、３段
目のセンス・アンプ回路を付加することも可能であり、
更に活性化を行うセンス・アンプもどのセンス・アンプ
回路を用いて行っても同様に実施することができるのけ
明らかである。

【図面の簡単な説明】

第１図と第２図は本発明による第一の実施例を示す囚で
あシ、第３図は本発明による第二の実施例を示す図であ
る。 ここでｓ　　１ａｔｌｂ＋１ｃｌｌｄ”””入出力端子
。 ２Ｊｌ１２ｂｔ２Ｃ，２ｄ及び１２ａ　−１２１）　−
ｉ　２ｃ　＊　１２ｄ及び２２ｍ　、　２２ｂ　、　２
２ｃ　、　２２ｄ・・・・・・人出データバッファー回
路、３ａ、ａｂｔ３ｃｅ３ｄ及び１３ｍ、　１３ｂ、　
１３ｃ。 １３ｄ及び２３ｍ　、　２３ｂ　、　２３ｃ　、　２３
ｄ　・・−・　メモリーセル、４１ｅ４１）＠４Ｃ＠４
ｄ及び１４ｍ＋１４ｂ＋１４ｃｓ１４ｄ及び２４ｍ、　
２４ｂ、　２４Ｃ，２４ｄ・・・・・・センス・アンプ
回路ｔ　５ａｔ５ｂｔ５ｃｐ５ｄ及び１５暑、１５ｂ。 １５ｅ、１５ｄ及び２５ｇ　、　２５ｂ　、　２５ｃ　
、　２５ｄ−−−−−・出力バッファー回路、６．７及
び１６．１７及び２６．２７・・・・・・アドレス回路
ｓ　８ａｌｂ、８ｃｔ８ｄ及び１８畠。 １８ｂ、１８ｃ、１１３ｄ及び２８ｍ　、　２８ｂ　、
　２８ｃ　、　２８ｄは復号回路、１９．２９・・・・
・・出力端子ｓ　２０ａｅ２０ｂ及びｓｏａ、３ｏｂ・
・・・・・アドレス端子、φｍ、φｂ、φＣ２φｄは活
性化信号である。

Claims (1)

【特許請求の範囲】
1. 多ビツト入出力のための入出力回路にアドレス信号から
   の活性化信号を入力することで１ビツト入出力を機能を
   付与せしめ、鋏活性化信号を咳入出力回路に入力しない
   ことで多ビツト入出力機能を付与せしめることを特徴と
   するメモリー装置。