JPS61137337A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61137337A JPS61137337A JP26036684A JP26036684A JPS61137337A JP S61137337 A JPS61137337 A JP S61137337A JP 26036684 A JP26036684 A JP 26036684A JP 26036684 A JP26036684 A JP 26036684A JP S61137337 A JPS61137337 A JP S61137337A
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- JP
- Japan
- Prior art keywords
- circuit
- integrated circuit
- measuring
- fuse
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明に半導体集積回路装置に係り、特に半導法素子の
緒特性測定回１ｆ！ｔ−有する半導体集積回路装置に関
する。
緒特性測定回１ｆ！ｔ−有する半導体集積回路装置に関
する。
近年、半導体集積回路装置の進歩は目覚ましく、高速１
低消費電力で、しかも高密度なものが実現可能となって
きている。しかしながら、これに伴なって製造工程にお
けるわずかな変動が集積回路の緒特性に大きく影響する
ようになってきている。
低消費電力で、しかも高密度なものが実現可能となって
きている。しかしながら、これに伴なって製造工程にお
けるわずかな変動が集積回路の緒特性に大きく影響する
ようになってきている。
したがって、製造工程におけろ管理というものが重要視
されるようになってきている。
されるようになってきている。
このため従来集積回路を構成する半導体素子の緒特性測
定回路を集積回路と同一チップ内に設け、その特性結果
から製造工程に還元させる方法がとられてきた。
定回路を集積回路と同一チップ内に設け、その特性結果
から製造工程に還元させる方法がとられてきた。
第３図（ａ）、第３図（ｂ）は半導体素子の緒特性測定
回路の一例を示した平面図である。第３図（ａｌでに、
半導体素子の緒特性測定回路の概要が示さｎている。同
図において、特性測定用の端子１．１′と緒特性測定回
路２とが示されている。また第３図中）に具体的に多結
晶シリコンの層抵抗を調査するための平面図゛である。
回路の一例を示した平面図である。第３図（ａｌでに、
半導体素子の緒特性測定回路の概要が示さｎている。同
図において、特性測定用の端子１．１′と緒特性測定回
路２とが示されている。また第３図中）に具体的に多結
晶シリコンの層抵抗を調査するための平面図゛である。
同図において、アルミニウムで形成された特性測定用端
子１．ｌ’ と、多結晶シリコ／４と、アルミニウムと
多結晶シリコ／と全接続するためのコンタク？３．３’
とが示されている。
子１．ｌ’ と、多結晶シリコ／４と、アルミニウムと
多結晶シリコ／と全接続するためのコンタク？３．３’
とが示されている。
〔発明示解決しようとする問題点」
しかし、この様な従来構造でに、半導体素子の緒特性回
路が多数ある場合で、外部よりタ／グステ／針等によっ
て測定する場合、測定端子の大きさは最低３０μ惰角の
大きさが必要でめ９、これが多数存在した場合ＩＣはチ
ップ面積の増大に伴なう面積利用率の低下金もたらす。
路が多数ある場合で、外部よりタ／グステ／針等によっ
て測定する場合、測定端子の大きさは最低３０μ惰角の
大きさが必要でめ９、これが多数存在した場合ＩＣはチ
ップ面積の増大に伴なう面積利用率の低下金もたらす。
本発明の目的は、前記問題点を除去し、チップ面積の増
大のないようにした半導体集積回路装置全提供すること
にある。
大のないようにした半導体集積回路装置全提供すること
にある。
本発明の構成は、半導体基板上に設けられた集積回路と
、この集積回路の複数の端子と、この集積回路を構成す
る半導体素子の緒特性測定回路と、ヒユーズ回路とを有
する半導体集積回路装置において、前記緒特性回路の測
定端子の少なくとも一端が前記ヒユーズ回路金介して前
記集積回路の端子に接続されていることを特徴とする。
、この集積回路の複数の端子と、この集積回路を構成す
る半導体素子の緒特性測定回路と、ヒユーズ回路とを有
する半導体集積回路装置において、前記緒特性回路の測
定端子の少なくとも一端が前記ヒユーズ回路金介して前
記集積回路の端子に接続されていることを特徴とする。
次に図面を参照しながら本発明の詳細な説明する。
第１図（ａ）は本発明の第１の実施例の半導俸集積回路
装置！１ｉ１ｆｔ：示す平面図である。同図において、
半導体素子の緒特性測定回路の概要が示されており、集
積回路２０と、この集積回路２０の端子２１゜２１’、
２１“と、ヒユーズ回路２２と、半導体素子の緒特性測
定回路２３とがある。第１図の）は具俸的な多結晶シリ
コンの層抵抗測定回路即ち第１図（ａ）のＡ−Ａ’線に
沿って切断し之断面図である。
装置！１ｉ１ｆｔ：示す平面図である。同図において、
半導体素子の緒特性測定回路の概要が示されており、集
積回路２０と、この集積回路２０の端子２１゜２１’、
２１“と、ヒユーズ回路２２と、半導体素子の緒特性測
定回路２３とがある。第１図の）は具俸的な多結晶シリ
コンの層抵抗測定回路即ち第１図（ａ）のＡ−Ａ’線に
沿って切断し之断面図である。
同図において、酸化シリコｙ（ＳｉＯｚ） の絶縁膜２
４と、層抵抗測定用多結晶シリコ／２５と、Ｐ８Ｇによ
る眉間絶縁膜２６と、アルミニウム配線２７と、カバー
用Ｐ８Ｇ絶縁膜２８とが形成される。
４と、層抵抗測定用多結晶シリコ／２５と、Ｐ８Ｇによ
る眉間絶縁膜２６と、アルミニウム配線２７と、カバー
用Ｐ８Ｇ絶縁膜２８とが形成される。
次に、外部エリ端子２１．２１’につなぐ為のスルーホ
ール２９．３０と、ヒエーズ切断用のスルーホール３４
とを同時に開ける。ここで５図中の領域ｔの部分は、第
１図（ａ）の端子２１．２１’に相当し、また領域ｍは
ヒユーズ回＠２２． 領域ｎは半導体素子の緒特性測定
回路２３に相当するものである。
ール２９．３０と、ヒエーズ切断用のスルーホール３４
とを同時に開ける。ここで５図中の領域ｔの部分は、第
１図（ａ）の端子２１．２１’に相当し、また領域ｍは
ヒユーズ回＠２２． 領域ｎは半導体素子の緒特性測定
回路２３に相当するものである。
以上の様にして、出来上った多結晶シリコ／の層抵抗測
定回路において１層抵抗測定の際はスルーホール２９．
３０の間に電圧を印加することにより測定することがで
きる。
定回路において１層抵抗測定の際はスルーホール２９．
３０の間に電圧を印加することにより測定することがで
きる。
また、集積回路を動作させる際にスルーホール３４から
レーザ全照射し、アルミニウム配ｆＩＭ２７を溶断する
ことにより可能となる。
レーザ全照射し、アルミニウム配ｆＩＭ２７を溶断する
ことにより可能となる。
第２図は本発明の第２の実施例の半導体集積回路装置金
示す平面図である。同図において、許味、 集積
回路の端子３０．３０’、３０“と、
ヒユーズ回路３１．３１’。
示す平面図である。同図において、許味、 集積
回路の端子３０．３０’、３０“と、
ヒユーズ回路３１．３１’。
３１’と、半導体素子の緒特性測定回路３２とが示され
ている。同図に示すように、ヒユーズ回路３１．３１’
、３１’は緒特性測定回路３２の全ての端子に設けても
かまわない。また緒特性測定回路３２の端子が多数あっ
ても同様である。
ている。同図に示すように、ヒユーズ回路３１．３１’
、３１’は緒特性測定回路３２の全ての端子に設けても
かまわない。また緒特性測定回路３２の端子が多数あっ
ても同様である。
なお、第１の実施例において用いたアルミニウム・ヒユ
ーズ回路の他に、多結晶シリコンｖｃレーザｔ−照射し
たり、電流を流して発熱させたりして溶断するタイプの
ヒユーズ回路を用いても良い。
ーズ回路の他に、多結晶シリコンｖｃレーザｔ−照射し
たり、電流を流して発熱させたりして溶断するタイプの
ヒユーズ回路を用いても良い。
また、集積回路の入力端子を半導体素子の緒特性測定用
端子として使用することもできる。
端子として使用することもできる。
以上詳細に説明したように、本発明によれば、従来技術
を使って容易に作ることが可能であり、しかもチップ面
積の増大に伴なう面積利用効率の低下をあさえることが
できるという効果が得られる。
を使って容易に作ることが可能であり、しかもチップ面
積の増大に伴なう面積利用効率の低下をあさえることが
できるという効果が得られる。
１ＩＫＩ図（ａ）は本発明の第１の実施例の半導体集積
回路装置を示す平面図、第１図（ｂｌは第１図（ａ）の
Ａ−Ａ’線に沿って切断しその断面を見た断面図、第２
図は本発明の第２の実施例の半導体集積回路装＃、を示
す平面図、第３図（ａ）は従来の半導体素子の緒特性測
定回路を示す平面図、第３図（ｂ）は層抵抗を調査する
ための平面図である。同図において、１．１′・・・・
・・アルミニウムで形成された特性測定量端子、２，２
３．３２・・・・・・半導体素子の緒特性測定回路、３
． ３’・・・・・・コノタクト、４・・・・・・多結
晶シリコン、２０・・・・・・集積回路、２１．２１’
。 ２１＃・・・・・・集積回路の入力端子、 ２２．
３１．３１’。 ３１“・・・・・・ヒユーズ回路、２４・・・・・・酸
化シリコ／絶縁膜、２５・・・・・・層抵抗測定用多結
晶シリコ／、２６・・・・・・Ｐ２Ｏによる層間絶縁膜
、２７・・・・・・アルミニウム配線、２８・・・・・
・カバー用Ｐｉ９Ｇ絶縁膜、２９．３０．３４・・・・
・・スルーホール、ｔ・・・・・・入力箋子の領域、ｍ
・・・・・・ヒユーズ回路の領域、ｎ・・・・・・半導
体素子の緒特性測定回路の領域、３ｏ、３ｏ；３０“・
・−・・・集積回路端子。 ’ｆ ｔ ｍ （λ） ￥１回（レラ
回路装置を示す平面図、第１図（ｂｌは第１図（ａ）の
Ａ−Ａ’線に沿って切断しその断面を見た断面図、第２
図は本発明の第２の実施例の半導体集積回路装＃、を示
す平面図、第３図（ａ）は従来の半導体素子の緒特性測
定回路を示す平面図、第３図（ｂ）は層抵抗を調査する
ための平面図である。同図において、１．１′・・・・
・・アルミニウムで形成された特性測定量端子、２，２
３．３２・・・・・・半導体素子の緒特性測定回路、３
． ３’・・・・・・コノタクト、４・・・・・・多結
晶シリコン、２０・・・・・・集積回路、２１．２１’
。 ２１＃・・・・・・集積回路の入力端子、 ２２．
３１．３１’。 ３１“・・・・・・ヒユーズ回路、２４・・・・・・酸
化シリコ／絶縁膜、２５・・・・・・層抵抗測定用多結
晶シリコ／、２６・・・・・・Ｐ２Ｏによる層間絶縁膜
、２７・・・・・・アルミニウム配線、２８・・・・・
・カバー用Ｐｉ９Ｇ絶縁膜、２９．３０．３４・・・・
・・スルーホール、ｔ・・・・・・入力箋子の領域、ｍ
・・・・・・ヒユーズ回路の領域、ｎ・・・・・・半導
体素子の緒特性測定回路の領域、３ｏ、３ｏ；３０“・
・−・・・集積回路端子。 ’ｆ ｔ ｍ （λ） ￥１回（レラ
Claims (1)
- 半導体基板上に設けられた集積回路と、前記集積回路
の複数の端子と、前記集積回路を構成する半導体素子の
諸特性測定回路と、ヒューズ回路とを備えた半導体集積
回路装置において、前記諸特性測定回路の測定端子の少
なくとも一端が前記ヒューズ回路を介して前記集積回路
の端子に接続されていることを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26036684A JPS61137337A (ja) | 1984-12-10 | 1984-12-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26036684A JPS61137337A (ja) | 1984-12-10 | 1984-12-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61137337A true JPS61137337A (ja) | 1986-06-25 |
Family
ID=17346932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26036684A Pending JPS61137337A (ja) | 1984-12-10 | 1984-12-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61137337A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100821834B1 (ko) | 2006-11-29 | 2008-04-14 | 동부일렉트로닉스 주식회사 | 폴리 퓨즈를 구비한 테스트 패턴 |
-
1984
- 1984-12-10 JP JP26036684A patent/JPS61137337A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100821834B1 (ko) | 2006-11-29 | 2008-04-14 | 동부일렉트로닉스 주식회사 | 폴리 퓨즈를 구비한 테스트 패턴 |
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