JPS61134137A

JPS61134137A - ビツトパタ−ン検出回路

Info

Publication number: JPS61134137A
Application number: JP59256859A
Authority: JP
Inventors: Satoru Kuroda; 哲黒田; Shigeharu Eguri; 殖栗　重治
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1984-12-05
Filing date: 1984-12-05
Publication date: 1986-06-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はビットパターン検出回路に係り、シリアルデー
タ伝送で、転送されるデータパケット内に在る既知のビ
ットパターンの時間的位置を最適に検出するビットパタ
ーン検出回路に関する。

従来の技術従来の文字放送等のシリアルデータパケット内の同期符
号（フレーミングコード）の検出に用いるサンプリング
クロック（受信用クロック）信号の発生方式には大別し
て二通りあった。第一の発生方式はリンギング方式と呼
称されるもので、データパケット内の基本クロック（ク
ロックランイン）で水晶発振器を駆動し、水晶発振器よ
りクロックランインに位相同期した、クロックランイン
の整数倍の周波数のす゛ンブリングクロツクを発生する
方式である。また第二の発生方式は、何らかの手段で生
成された所定周波数のサンプリングクロックをクロック
ランインに位相同期させる方式である。上記のクロック
ランインはデータパケットの先頭位置に配されている。

従来の検出回路は上記の如くにして発生されたランブリ
ングクロツクによってサンプリングして得た受信データ
と、予め生成した既知のフレーミングコードパターンと
の比較を行ない両者が一致したときフレーミングコード
の検出パルスを発生し、データ読取りの基準時刻とする
構成であった。

発明が解決しようとする問題点しかるに、従来のビットパターン検出回路はＳＮ比に影
響され易く、また伝送路の周波数特性及び群遅延特性に
よって左右されるアイ開口率が悪化すると、正確なサン
プリングクロックが得られないという問題点があった。

正確なサンプリングクロックが得られないと、誤ったフ
レーミングコード位置を検出してしまうが、検出できな
くなる。また、たとえフレーミングコードを検出できて
も、フレーミングコードに引続いて伝送されるデータ部
に受信エラーを生じさせてしまう。

そこで、本発明は検出すべきビットパターンのビット数
に関連した数の遅延素子を直列に接続し、それらの各入
出力信号を係数回路を通して加算し、加算出力レベルに
基づいてビットパターンの検出を行なうことにより、上
記の問題点を解決したビットパターン検出回路を提供す
ることを目的とする。

問題点を解決するための手段第１図は本発明になるビットパターン検出回路の構成の
回路系統図を示す。同図中、入力端子１にシリアルに入
来したデータパケット内の各データは直列接続されたｎ
−１個の遅延素子２１〜２１−１からなる遅延回路網に
供給される。遅延素子２１〜２耐は上記データパケット
の各ビットの単位伝送期間分の遅延時間τを有しており
、その接続個数口はデータパケット内の検出すべき既知
のビットパターンのビット数よりも１ビツト少ない数に
選定されている。遅延素子２１〜２耐の各出力信号は係
数器３２〜３１に夫々供給され、また入力端子１に入来
した非遅延信号（初段の遅延素子２１の入力信号）は係
数器３１に供給される。

係数器３１〜３Ｔｌの各係数ａ１〜ａ１は、遅延素子２
１〜２η−１の各出力信号と初段の遅延素子２１の入力
信号とよりなるｎビットの信号に、前記既知のｎビット
のビットパターン中の対応するビットの値がＯのときは
−ｋ　（ただし、ｋは比例定数）、１のときはｋなる値
に選定されている。

係数器３１〜３１より取り出された信号は加算器４に夫
々供給され、ここで加算された後、比較器５の一方の入
力端子に供給される。比較器５は加算器４の出力信号と
基準信号源６よりの基準信号とを夫々レベル比較し、前
記検出すべきｎビットのビットパターンの最侵のビット
の信号が初段の遅延素子２１の入力端に供給された時（
換言すると、係数器３１〜３Ｔｌの入力端に上記検出す
べきｎビットのビットパターンの信号が夫々供給された
時）にビットパターン検出信号を発生して出力端子７へ
出力する。

作用係数器３１〜３１の入力端に検出すべきｎビットのビッ
トパターンの信号が入来した時の係数器３１〜３１の各
出力信号は、夫々同一の値にとなるのに対し、係数器３
１〜３１の一部にのみ上記検出すべきビットパターンの
信号が供給される時点又は全く供給されていない時点で
は係数器３１〜３ｎの出力信号のいずれか一以上は−ｋ
又は０となる。従って、加算器４の出力信号の値は検出
すべきｎビットのビットパターンの信号が係数器３１〜
３Ｔｌに夫々供給された時に最大値を示す。

従って、基準信号源６の基準信号を、この最大値より小
なる値であって、かつ、加算器４の出力信号が上記最大
値の次に大なる２番目の値よりも大に選定しておくこと
により、比較器５より出力端子７へ、係数器３１〜３Ｔ
ｌの入力端に検出すべきｎビットのビットパターンの信
号が入来した時にのみ、それ以外のデータ入力時点とは
異なる、所定論理値のビットパターン検出信号が出力さ
れることになる。以下、本発明の一実施例について説明
する。

実施例第２図は本発明回路の一実施例の回路系統図を示す。本
実施例は文字放送信号中のフレーミングコード検出用の
ビットパターン検出回路である。

文字放送信号のデータパケットの各データが入力端子８
を介して７個の遅延素子９１〜９７が直列接続された遅
延回路網にシリアルに供給される。

遅延素子９１〜９７の夫々の遅延時間は１ピット伝送周
期である０、１７４６μＳ　　（＝τ）に選定されてい
る。また遅延素子９１〜９７の各出力信号は係数器１０
２〜１０８に夫々供給され、入力端子８の入力信号は係
数器１０＋に供給される。文字放送信号中の８ビツトの
７レーミングコードは第３図にＴｓ　、　Ｔｙ　、　Ｔ
ｓ　、　Ｔｓ　、・・・、Ｔ＋で示す如く、論理ｒ１Ｊ
、ｒ１に　　ｒｌＪ、ｒｏｂ。

ｒｏｂ、ＮＪ、ｒＯＪ、Ｍｌであるから、係数器１０Ｉ
の係数ａ１はＴ１で示す時間位置の論理「１」に対応し
た値例えば「１」　（すなわちに＝１）であり、同様に
係数器１０３．１０６〜１０ｇの各係数ａ３．ａｓ　〜
ａ８も第３図にＴ３゜丁６〜Ｔ８で示す時間位置の論理
「１」に対応した値「１」に選定される。これに対し、
係数器１０２．１０４及び１０５の各係数ａ２．ａ４及
びａ５は、第３図にＴ２．Ｔ４及びＴ５で示す時間、位
置の論理「０」に対応した値「−１」に選定される。こ
れにより、係数器１０１〜１０ｇの各出力信号の値は、
８ビツトのフレーミングコードの最後のビットの（第３
図にＴ１で示す時間位置のビット）が入力端子８に入力
された時点で、すべて「１」となる。

加算器１１は係数器１０＋〜１０８の各出力信号を夫々
加算合成して得たレベルの信号を比較器１２の一方の入
力端子に供給する。従って、第３図に示す如く、データ
パケットの先頭位置に配された２バイトのクロックラン
インとその次の７レーミングコードとがシリアルに入力
端子８に入力された場合の加算器１１の出力信号の値は
第４図に模式的に示す如くになる。第３図と第４図に示
した波形は時間位置が対応しており、フレーミングコー
ドの最後のビットが入力端子８に入力された時点で加算
器１１の出力信号の値は第４図に示す如く最大値「８」
を示す。

基準電圧源１３の出力基準電圧は、上記の最大値「８」
よりも小で、少なくとも「２」よりも大なる値に選定さ
れているため、この基準電圧と加算器１１の出力信号と
をレベル比較する比較器１２の出力信号は第５図に示す
如く、最大Ｉｒ８Ｊが入来した期間のみ論理「１」とな
る。この論理「１」の信号はフレーミングコード検出信
号として出力端子１４へ出力される。なお、実際の文字
放送信号は第３図及び第６図（△）に模式的に示した波
形とは異なり、第６図（Ｂ）に示す如き波形をしている
から、加算器１１の出力信号波形は第６図（Ｃ）に示す
如くになるが、この場合でもフレーミングコードの最後
のビットが入力端子８に入力された時点で、同図（Ｃ）
に０１で示す如く最大値どなる。

このようにして、フレーミングコードの位置が検出でき
る。このフレーミングコードはクロックランインのよう
に単一周波数成分のみを主成分としているものとは異な
り、各種周波数成分を広く有しているため、伝送路の条
件を十分含んだ状態でタイミングを抽出することが可能
であり、伝送路条件に左右されないサンプリングタイミ
ングを得ることができる。

発明の効果上述の如く、本発明によれば、特定のビットパターンの
時に最大出力が得られるフィルタを形成することにより
、耐ノイズ性に優れたビットパターンの検出ができ、遅
延素子はアナログ遅延素子であるから、検出するビット
パターンのビット数が多い程、最大出力値と他の値との
差が大となりノイズ等に影響されにくいという特性をも
つことができ、また検出するビットパターンとしてクロ
ッランインの如き単一周波数成分ではなくフレーミング
コードの如き各種周波数成分を含む既知のビットパター
ン検出信号により、標本化クロックの位相制御を行なう
ので、伝送路条件に左右されない安定な標本化クロック
の生成ができる等の特長を有するものである。

【図面の簡単な説明】

第１図は本発明回路の構成を示す回路系統図、第２図は
本発明回路の一実施例を示す回路系統図、第３図乃至第
６図は第２図図示の回路系統の動作説明用信号波形図で
ある。１・・・データパケット入力端子、２１〜２　ｎ−ｔ　
＋９１〜９７・・・遅延素子、３１〜３Ｔｌ、１０１〜
１０８・・・係数器、４，１１・・・加算器、５，１２
・・・比較器、６・・・基準信号源、７．１４・・・ビ
ットパターン検出信号出力端子、１３・・・基準電圧源
。

Claims

【特許請求の範囲】

シリアルに伝送されるデータパケット内の既知のビット
パターンの時間的位置を検出するビットパターン検出回
路において、上記データパケットの各ビットの単位伝送
期間分の遅延時間を夫々有している遅延素子が、検出す
べき上記ビットパターンのビット数よりも１少ない数だ
け直列に接続された遅延回路網と、該遅延素子の各出力
信号と初段の該遅延素子の入力信号とよりなる各ビット
の信号の値に、前記既知のビットパターン中の対応する
ビットの値が０のときは−ｋ（ただし、ｋは比例定数）
、１のときはｋなる係数を夫々付与する係数器と、該係
数器の各出力信号を夫々加算する加算器と、該加算器の
出力信号と基準信号源よりの基準信号とを夫々レベル比
較し、前記検出すべきビットパターンの最後のビットの
信号が前記初段の遅延素子の入力端に供給された時にビ
ットパターン検出信号を出力する比較器とより構成した
ことを特徴とするビットパターン検出回路。