JPS61125163A - ３次元半導体装置 - Google Patents
３次元半導体装置Info
- Publication number
- JPS61125163A JPS61125163A JP59246312A JP24631284A JPS61125163A JP S61125163 A JPS61125163 A JP S61125163A JP 59246312 A JP59246312 A JP 59246312A JP 24631284 A JP24631284 A JP 24631284A JP S61125163 A JPS61125163 A JP S61125163A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕 ・
本発明は、３次元半導体装置に係わり、特にＭｏＳトラ
ンジスタを積層形成した３次元半導体装置の改良に関す
る。
ンジスタを積層形成した３次元半導体装置の改良に関す
る。
半導体集積回路においては、従来２次元的に素子を配列
してその集積度を向上させるようにしているが、この集
積度の向上は限界近くなっている。
してその集積度を向上させるようにしているが、この集
積度の向上は限界近くなっている。
そこで最近、レーザアニールや電子ビームアニールによ
り絶縁膜上に半導体単結晶膜（Ｓｏｌ膜）を作る技術を
応用して、３次元的に素子を配列することが検討され始
めている。
り絶縁膜上に半導体単結晶膜（Ｓｏｌ膜）を作る技術を
応用して、３次元的に素子を配列することが検討され始
めている。
ところで、ＭＯＳトランジスタを３次元的に配列する構
造としては、第２図に示す如く上下層の素子を重ね合わ
せたものが考えられる。ここで、ゲート電極１４及びソ
ース・ドレイン領域１５８゜１５ｂから下層ＭｏＳトラ
ンジスタが形成され、ゲート電極２０及θソース・ドレ
イン領域２１８゜２１ｂから上層ＭＯＳトランジスタが
形成されている。また、図中１１は３ｉ基板、１２，１
６゜１８は絶縁膜をそれぞれ示している。この構造は、
上下層間のソース・トレインが重なっているので、例え
ばＭＯＳインバータを作成する場合、上下層間のソース
・ドレインの接続を有効に行うことができる。
造としては、第２図に示す如く上下層の素子を重ね合わ
せたものが考えられる。ここで、ゲート電極１４及びソ
ース・ドレイン領域１５８゜１５ｂから下層ＭｏＳトラ
ンジスタが形成され、ゲート電極２０及θソース・ドレ
イン領域２１８゜２１ｂから上層ＭＯＳトランジスタが
形成されている。また、図中１１は３ｉ基板、１２，１
６゜１８は絶縁膜をそれぞれ示している。この構造は、
上下層間のソース・トレインが重なっているので、例え
ばＭＯＳインバータを作成する場合、上下層間のソース
・ドレインの接続を有効に行うことができる。
しかしながら、この種の装置にあっては次のような問題
があった。即ち、上層及び下層の素子が完全に重なって
いるので、上下の素子が相互に干渉し合い誤動作の原因
を作り易い。さらに、加工性及び熱の逃げ等の観点から
層間絶縁膜１６を薄くしたい要望があるが、層間絶縁膜
１６を薄くした場合、上記の問題はより顕著となる。ま
た、下層素子のゲート電極１４の凸部が上層のＳｏｉ！
形成時に悪影響を与える可能性がある。２層目の単結晶
シリコン層形成前の絶縁膜（層間絶縁膜１６）を平坦化
することにより、この悪影響は軽減できるが、広い面積
の所の凸部は平坦化が難しい。このような凸部は電子ビ
ームアニールの時は左程問題ないが、レーザアニールの
時はこの部分でエネルギーの吸収が異なってくるために
７ニーリング状態の不均一性を生じ易い。特に、前記第
２図に示す構造では、下層素子のゲート電極１４の凸部
によるＳＯＩ膜の不均一アニール部分が上層素子のチャ
ネル領域になるので、上層素子の特性劣化を招くことに
なる。
があった。即ち、上層及び下層の素子が完全に重なって
いるので、上下の素子が相互に干渉し合い誤動作の原因
を作り易い。さらに、加工性及び熱の逃げ等の観点から
層間絶縁膜１６を薄くしたい要望があるが、層間絶縁膜
１６を薄くした場合、上記の問題はより顕著となる。ま
た、下層素子のゲート電極１４の凸部が上層のＳｏｉ！
形成時に悪影響を与える可能性がある。２層目の単結晶
シリコン層形成前の絶縁膜（層間絶縁膜１６）を平坦化
することにより、この悪影響は軽減できるが、広い面積
の所の凸部は平坦化が難しい。このような凸部は電子ビ
ームアニールの時は左程問題ないが、レーザアニールの
時はこの部分でエネルギーの吸収が異なってくるために
７ニーリング状態の不均一性を生じ易い。特に、前記第
２図に示す構造では、下層素子のゲート電極１４の凸部
によるＳＯＩ膜の不均一アニール部分が上層素子のチャ
ネル領域になるので、上層素子の特性劣化を招くことに
なる。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、ＳＯＩ膜形成時に下層素子のゲート電
極等の凸部が与える悪影響をなくすことにより、上層素
子の特性劣化を防止することができ、且つ上下層の素子
間のクロストークを軽減し得る３次元半導体装置を提供
することにある。
とするところは、ＳＯＩ膜形成時に下層素子のゲート電
極等の凸部が与える悪影響をなくすことにより、上層素
子の特性劣化を防止することができ、且つ上下層の素子
間のクロストークを軽減し得る３次元半導体装置を提供
することにある。
本発明の骨子は、下層素子と上層素子とを単純に重ねる
ことなく、相互に接続すべき部分のみを重ねて、他の部
分は重ならないようにすることにある。
ことなく、相互に接続すべき部分のみを重ねて、他の部
分は重ならないようにすることにある。
即ち本発明は、複数のＭｏＳトランジスタを絶縁膜を介
して積層してなる３次元半導体装置において、上層トラ
ンジスタのチャネル領域を下層トランジスタの素子分離
領域上に形成し、且つ上下層のトランジスタで同電位と
なるソース・ドレインを平面的に重なるよう形成したも
のである。
して積層してなる３次元半導体装置において、上層トラ
ンジスタのチャネル領域を下層トランジスタの素子分離
領域上に形成し、且つ上下層のトランジスタで同電位と
なるソース・ドレインを平面的に重なるよう形成したも
のである。
本発明によれば、上下の素子が完全に重なっていること
に起因するクロストークを軽減することができる。ざら
に、下層素子のゲート電極等の凸部に起因するＳｏｌ膜
の不均一アニールによる悪影響をなくすことができる。
に起因するクロストークを軽減することができる。ざら
に、下層素子のゲート電極等の凸部に起因するＳｏｌ膜
の不均一アニールによる悪影響をなくすことができる。
即ち、下層素子のゲート電極上には上層素子のソース或
いはドレイン領域が位置することになり、上層素子のチ
ャネル領域は下層素子の表面平坦な素子分離領域上に位
置することになる。このため、上層素子のチャネル領域
となる部分が均一にアニールされたＳＯＩ膜となり、上
層素子の特性劣化を防止することができる。また、上下
の素子の接続すべきソース・ドレインは重なり合うよう
形成されているので、これらの接続に要する面積が不要
となり、３次元化による高集積化の長所を失っていない
。
いはドレイン領域が位置することになり、上層素子のチ
ャネル領域は下層素子の表面平坦な素子分離領域上に位
置することになる。このため、上層素子のチャネル領域
となる部分が均一にアニールされたＳＯＩ膜となり、上
層素子の特性劣化を防止することができる。また、上下
の素子の接続すべきソース・ドレインは重なり合うよう
形成されているので、これらの接続に要する面積が不要
となり、３次元化による高集積化の長所を失っていない
。
以下、本発明の詳細を図示の実施例によって説明する。
第１図（ａ）〜（Ｃ）は本発明の一実施例方法に係わる
３次元半導体装置の製造工程を示す断面図である。まず
、第１図（ａ）に示す如くＰ型シリコン基板１１上の素
子分離領域（フィールド領域）に素子分離用酸化膜（フ
ィールド酸化膜）１２を形成し、素子形成領域にゲート
酸化１１１３゜ゲート電極１４及びソース・ドレイン領
域１５ａ。
３次元半導体装置の製造工程を示す断面図である。まず
、第１図（ａ）に示す如くＰ型シリコン基板１１上の素
子分離領域（フィールド領域）に素子分離用酸化膜（フ
ィールド酸化膜）１２を形成し、素子形成領域にゲート
酸化１１１３゜ゲート電極１４及びソース・ドレイン領
域１５ａ。
１５ｂからなる下層ＭＯＳトランジスタを形成する。こ
の工程は一般的なＭＯＳトランジスタ製造工程と同様で
あり、これによりＮチャネルＭＯＳトランジスタが形成
されることになる。
の工程は一般的なＭＯＳトランジスタ製造工程と同様で
あり、これによりＮチャネルＭＯＳトランジスタが形成
されることになる。
次に、第１図（ｂ）に示す如く全面に層間絶縁膜１６を
堆積し、その表面を平坦化する。その後、全面に多結晶
シリコン膜を堆積し、電子ビームアニールやレーザアニ
ール等の技術を用い、この膜を単結晶化して単結晶シリ
コン膜（ＳＯＩ膜）１７を形成する。
堆積し、その表面を平坦化する。その後、全面に多結晶
シリコン膜を堆積し、電子ビームアニールやレーザアニ
ール等の技術を用い、この膜を単結晶化して単結晶シリ
コン膜（ＳＯＩ膜）１７を形成する。
次に、第１図（Ｃ）に示す如く上層素子のフィールド領
域となる部分を酸化し、フィールド酸化膜１８を形成す
る。次いで、ゲート酸化１１１１９゜ゲート電極２０及
びソース・ドレイン領［２１ａ。
域となる部分を酸化し、フィールド酸化膜１８を形成す
る。次いで、ゲート酸化１１１１９゜ゲート電極２０及
びソース・ドレイン領［２１ａ。
２１ｂからなるＰチャネルの上層ＭＯＳトランジスタを
形成する。ここで、上層素子のチャネル領域は下層素子
のフィールド領域上に位置し、上層素子のドレイン２１
ｂは下層素子のソース１５ａの上に位置するようにする
。その後、下層素子のソース１５ａと上層素子のドレイ
ン２１ｂとを接続し、さらに上下のゲート電極１４．２
０を接続することによって、Ｃ−ＭＯＳインバータが完
成することになる。
形成する。ここで、上層素子のチャネル領域は下層素子
のフィールド領域上に位置し、上層素子のドレイン２１
ｂは下層素子のソース１５ａの上に位置するようにする
。その後、下層素子のソース１５ａと上層素子のドレイ
ン２１ｂとを接続し、さらに上下のゲート電極１４．２
０を接続することによって、Ｃ−ＭＯＳインバータが完
成することになる。
かくして製造された半導体装置は、上層素子のチャネル
領域が下層素子のゲート電極１４上ではなく、下層素子
のフィールド領域上に位置することになるので、該チャ
ネルｆｒ４域を構成するＳＯＩ膜は均一アニールされた
ものとなる。このため、下層素子のゲート電極１４の凸
部に起因する上層素子の特性劣化を防止することができ
る。また、下層素子のソース１５ａと上層素子のドレイ
ン２１ｂとが重なっているので、これらの接続が容易で
あり、集積度の向・上にも有効である。ざらに、上下の
素子で重なっている部分は、同電位となるソース・ドレ
イン領域だけであるので、上下素子間のクロストークを
軽減することができる。
領域が下層素子のゲート電極１４上ではなく、下層素子
のフィールド領域上に位置することになるので、該チャ
ネルｆｒ４域を構成するＳＯＩ膜は均一アニールされた
ものとなる。このため、下層素子のゲート電極１４の凸
部に起因する上層素子の特性劣化を防止することができ
る。また、下層素子のソース１５ａと上層素子のドレイ
ン２１ｂとが重なっているので、これらの接続が容易で
あり、集積度の向・上にも有効である。ざらに、上下の
素子で重なっている部分は、同電位となるソース・ドレ
イン領域だけであるので、上下素子間のクロストークを
軽減することができる。
なお、本発明は上述した実施例に限定されるものではな
い。実施例では下層をＮチャネルＭＯＳトランジスタ、
上層をＰチャネルＭＯＳトランジスタとしたが、これら
のチャネルを逆にすることも可能である。さらに、Ｃ−
ＭＯＳインバータの代りに、Ｅ／Ｄ或いはＥ／Ｅインバ
ータに適用することも可能であや。また、２層に限らず
、３層以上に素子を積層するものに適用することも可能
である。この場合、１層目のＭＯＳンジスタ上に３層目
のＭＯＳトランジスタがあっても差支えない。その理由
は、層間絶縁膜が２段になっているため、２回の層間絶
縁膜の平坦化過程で下層ゲート電極の凸が軽減されてし
まうからである。また、ＭＯＳインバータに限らず、複
数のＭｏＳトランジスタからなり、その一部に接続すべ
き部分を有する半導体装置に適用することが可能である
。その他、本発明の要旨を逸脱しない範囲で種々変形し
て実施することができる。
い。実施例では下層をＮチャネルＭＯＳトランジスタ、
上層をＰチャネルＭＯＳトランジスタとしたが、これら
のチャネルを逆にすることも可能である。さらに、Ｃ−
ＭＯＳインバータの代りに、Ｅ／Ｄ或いはＥ／Ｅインバ
ータに適用することも可能であや。また、２層に限らず
、３層以上に素子を積層するものに適用することも可能
である。この場合、１層目のＭＯＳンジスタ上に３層目
のＭＯＳトランジスタがあっても差支えない。その理由
は、層間絶縁膜が２段になっているため、２回の層間絶
縁膜の平坦化過程で下層ゲート電極の凸が軽減されてし
まうからである。また、ＭＯＳインバータに限らず、複
数のＭｏＳトランジスタからなり、その一部に接続すべ
き部分を有する半導体装置に適用することが可能である
。その他、本発明の要旨を逸脱しない範囲で種々変形し
て実施することができる。
第１図（ａ）〜（Ｃ）本発明の一実施例方法に係わる３
次元半導体装置の製造工程を示す断面図、第２図は従来
の３次元半導体装置の概略構造を示す断面図である。 １１・・・３ｉ基板、１２・・・下層フィールド酸化膜
、１３・・・下層ゲート酸化膜、１４・・・下層ゲート
電極、１５ａ、１５ｂ・・・下層ソース・ドレイン領域
、１６・・・層間絶縁膜、１７・・・単結晶シリコン層
、（Ｓｏ Ｉｍ） 、１８・・・上層フィールド酸化膜
、１９・・・上層ゲート酸化膜、２０・・・上層ゲート
電極、２１ａ、２１ｂ・・・上層ソース・ドレイン領域
。 出願人 工業技術院長 等々力 達 第１図
次元半導体装置の製造工程を示す断面図、第２図は従来
の３次元半導体装置の概略構造を示す断面図である。 １１・・・３ｉ基板、１２・・・下層フィールド酸化膜
、１３・・・下層ゲート酸化膜、１４・・・下層ゲート
電極、１５ａ、１５ｂ・・・下層ソース・ドレイン領域
、１６・・・層間絶縁膜、１７・・・単結晶シリコン層
、（Ｓｏ Ｉｍ） 、１８・・・上層フィールド酸化膜
、１９・・・上層ゲート酸化膜、２０・・・上層ゲート
電極、２１ａ、２１ｂ・・・上層ソース・ドレイン領域
。 出願人 工業技術院長 等々力 達 第１図
Claims (2)
- （１）複数のＭＯＳトランジスタを絶縁膜を介して積層
してなる３次元半導体装置において、上層トランジスタ
のチャネル領域は下層トランジスタの素子分離領域上に
形成され、且つ上下層のトランジスタで同電位となるソ
ース・ドレインは平面的に重なるよう形成されているこ
とを特徴とする３次元半導体装置。 - （２）前記上下層のトランジスタは、一対でＭＯＳイン
バータを構成するものであることを特徴とする特許請求
の範囲第１項記載の３次元半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246312A JPS61125163A (ja) | 1984-11-22 | 1984-11-22 | ３次元半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246312A JPS61125163A (ja) | 1984-11-22 | 1984-11-22 | ３次元半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61125163A true JPS61125163A (ja) | 1986-06-12 |
| JPH027187B2 JPH027187B2 (ja) | 1990-02-15 |
Family
ID=17146679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59246312A Granted JPS61125163A (ja) | 1984-11-22 | 1984-11-22 | ３次元半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61125163A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0810652A2 (en) * | 1992-01-28 | 1997-12-03 | Canon Kabushiki Kaisha | Semiconductor device and manufacture method of same |
-
1984
- 1984-11-22 JP JP59246312A patent/JPS61125163A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0810652A2 (en) * | 1992-01-28 | 1997-12-03 | Canon Kabushiki Kaisha | Semiconductor device and manufacture method of same |
| EP0810652A3 (en) * | 1992-01-28 | 1998-05-20 | Canon Kabushiki Kaisha | Semiconductor device and manufacture method of same |
| US6096582A (en) * | 1992-01-28 | 2000-08-01 | Canon Kabushiki Kaisha | Method of making a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH027187B2 (ja) | 1990-02-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |