JPS61121516A - ラツチ回路 - Google Patents
ラツチ回路Info
- Publication number
- JPS61121516A JPS61121516A JP59241943A JP24194384A JPS61121516A JP S61121516 A JPS61121516 A JP S61121516A JP 59241943 A JP59241943 A JP 59241943A JP 24194384 A JP24194384 A JP 24194384A JP S61121516 A JPS61121516 A JP S61121516A
- Authority
- JP
- Japan
- Prior art keywords
- input
- terminal
- transfer gate
- inverter
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はラッチ回路に係り、特にセットアツプタイムを
短縮することができるラッチ回路に関する。
短縮することができるラッチ回路に関する。
第６図に従来のラッチ回路を示す。同図に示す如く、Ｄ
端子入力（データ入力）は入力用のトランスファーゲー
ト１０１からインバータ１０２を介してＱＮ端子出力に
導出されると共にインバータ１０３を介してＱ端子出力
に導出される。インバータ１０３の出力は帰還用のトラ
ンスファーゲート１０４を介してインバータ１０２の入
力側に帰還される。また、ＧＫ端子入力（クロック入力
）はインバータ１０５．１０６を介して各トランスファ
ーゲート１０１．１０４の制御端に接続され、２つのト
ランスファーゲート１０１，１０４のいずれか一方をオ
ン、他方をオフとする。
端子入力（データ入力）は入力用のトランスファーゲー
ト１０１からインバータ１０２を介してＱＮ端子出力に
導出されると共にインバータ１０３を介してＱ端子出力
に導出される。インバータ１０３の出力は帰還用のトラ
ンスファーゲート１０４を介してインバータ１０２の入
力側に帰還される。また、ＧＫ端子入力（クロック入力
）はインバータ１０５．１０６を介して各トランスファ
ーゲート１０１．１０４の制御端に接続され、２つのト
ランスファーゲート１０１，１０４のいずれか一方をオ
ン、他方をオフとする。
かかる構成において、Ｄ端子入力をラッチするに必要な
セットアツプタイムはインバータ１０２゜１０３の合計
遅延時間からインバータ１０５の遅延時間を引いた時間
よりも大きい必要があった。
セットアツプタイムはインバータ１０２゜１０３の合計
遅延時間からインバータ１０５の遅延時間を引いた時間
よりも大きい必要があった。
つまり、トランスファーゲート１０１がオフすると同時
にトランスファーゲート１０４がオンするので、この時
点でＱ端子出力がＤ端子入力と同じレベルになっている
必要がある。さもないと、トランスファーゲート１０４
がオンしたとき、Ｑ端子出力のレベルがインバータ１０
２に入力され、Ｑ端子出力が再び前の状態に安定してし
まうためである。
にトランスファーゲート１０４がオンするので、この時
点でＱ端子出力がＤ端子入力と同じレベルになっている
必要がある。さもないと、トランスファーゲート１０４
がオンしたとき、Ｑ端子出力のレベルがインバータ１０
２に入力され、Ｑ端子出力が再び前の状態に安定してし
まうためである。
これに対して、インバータ１０５の遅延時間を十分に大
きくすれば、セットアツプタイムは短縮できるが、ＧＫ
端子入力が立ち上ってからＱ端子出力の状態が確定する
までの時間が増加し、後段の動作が遅れることとなって
しまう。
きくすれば、セットアツプタイムは短縮できるが、ＧＫ
端子入力が立ち上ってからＱ端子出力の状態が確定する
までの時間が増加し、後段の動作が遅れることとなって
しまう。
（発明の目的）
本発明は上記事情を考慮してなされたもので後段への影
響を与えることなくセットアツプタイムを短縮できるラ
ッチ回路を提供することを目的とする。
響を与えることなくセットアツプタイムを短縮できるラ
ッチ回路を提供することを目的とする。
（発明の概要〕
上記目的を達成するために、本発明によるラッチ回路は
、第１の制御信号に同期してオン・オフし、オン時に入
力データを転送する入力用トランスファーゲートと、こ
の入力用トランスファーゲートにより転送された入力デ
ータを保持し、かつ出力する論理ゲートと、前記第１の
制御信号を反転した第２の制御信号に同期してオン・オ
フし、オン時に前記論理ゲートの出力信号を前記論理ゲ
ートの入力端に帰還する帰還用トランスファーゲートと
、前記第２の制御信号を前記論理ゲートの信号伝送時間
以上の時間だけ遅延させて前記帰還用トランスファーゲ
ートに入力する遅延手段とを備えたことを特徴とする。
、第１の制御信号に同期してオン・オフし、オン時に入
力データを転送する入力用トランスファーゲートと、こ
の入力用トランスファーゲートにより転送された入力デ
ータを保持し、かつ出力する論理ゲートと、前記第１の
制御信号を反転した第２の制御信号に同期してオン・オ
フし、オン時に前記論理ゲートの出力信号を前記論理ゲ
ートの入力端に帰還する帰還用トランスファーゲートと
、前記第２の制御信号を前記論理ゲートの信号伝送時間
以上の時間だけ遅延させて前記帰還用トランスファーゲ
ートに入力する遅延手段とを備えたことを特徴とする。
以下、図面を参照しながら本発明の一実施例について説
明する。第１図は本発明の一実施例によるラッチ回路の
回路構成図である。第１図において、第６図と同一要素
には同一符号を付しその説明を省略する。第１図におい
て、入力用トランスファーゲート１０１の制御端にはイ
ンバータ１０５．１０６からオン・オフ信号が与えられ
、帰還用トランスファーゲート１０４の制御端にはイン
バータ１０６の出力信号が新たに加えられたインバータ
２０７，２０８，２０９を介してオン・オフ信号として
与えられる。
明する。第１図は本発明の一実施例によるラッチ回路の
回路構成図である。第１図において、第６図と同一要素
には同一符号を付しその説明を省略する。第１図におい
て、入力用トランスファーゲート１０１の制御端にはイ
ンバータ１０５．１０６からオン・オフ信号が与えられ
、帰還用トランスファーゲート１０４の制御端にはイン
バータ１０６の出力信号が新たに加えられたインバータ
２０７，２０８，２０９を介してオン・オフ信号として
与えられる。
次に第２図（Ａ）〜（Ｅ）のタイムチャートに従ってそ
の動作を説明する。ここで、第２図（Ａ）はＤ端子入力
の信号、同図（Ｂ）はＱ端子出力の信号、同図（Ｃ）は
ＣＫ端子入力の信号、同図（Ｄ）は入力用トランスファ
ーゲート１０１のオン・オフ信号、同図（Ｅ）は帰還用
トランスファーゲート１０４のオン・オフ信号をそれぞ
れ示す。
の動作を説明する。ここで、第２図（Ａ）はＤ端子入力
の信号、同図（Ｂ）はＱ端子出力の信号、同図（Ｃ）は
ＣＫ端子入力の信号、同図（Ｄ）は入力用トランスファ
ーゲート１０１のオン・オフ信号、同図（Ｅ）は帰還用
トランスファーゲート１０４のオン・オフ信号をそれぞ
れ示す。
さて、第２図に示すように、ＧＫ端子入力とＤ端子入力
がほぼ同時に変化したとすると、Ｄ端子入力が状態Ａか
ら状態Ｂに変化するに伴なって、Ｑ端子出力はインバー
タ１０２．１０３の遅延時間ｔｄだけ遅れて変化する。
がほぼ同時に変化したとすると、Ｄ端子入力が状態Ａか
ら状態Ｂに変化するに伴なって、Ｑ端子出力はインバー
タ１０２．１０３の遅延時間ｔｄだけ遅れて変化する。
一方、入力用トランスファーゲート１０１はＣＫ端子入
力が立下った後、インバータ１０５の遅延時間ｔ１だけ
遅れてオフとなる。これに対して、帰還用トランスファ
ーゲート１０４は更にインバータ２０７，２０８による
遅延時間ｔｃだけ遅れてオンする。
力が立下った後、インバータ１０５の遅延時間ｔ１だけ
遅れてオフとなる。これに対して、帰還用トランスファ
ーゲート１０４は更にインバータ２０７，２０８による
遅延時間ｔｃだけ遅れてオンする。
ここで、
ｔｃ≧ｔｄ
とすると、トランスファーゲート１０４はインバータ１
０２の入力端ｄとＱ出力端子の論理レベルが等しくなっ
てからオンするので、このラッチ回路のセットアツプタ
イムは端子ｄを充電する時間だけで決まり、インバータ
１０２．１０３の遅延時間の影響を受けない。このため
、セットアツプタイムの大幅短縮が可能となる。また、
入力用のトランスファーゲート１０１の動作タイミング
は変らないため、Ｑ端子出力の変化タイミングは変らず
、従って後段に影響を与えることもない。
０２の入力端ｄとＱ出力端子の論理レベルが等しくなっ
てからオンするので、このラッチ回路のセットアツプタ
イムは端子ｄを充電する時間だけで決まり、インバータ
１０２．１０３の遅延時間の影響を受けない。このため
、セットアツプタイムの大幅短縮が可能となる。また、
入力用のトランスファーゲート１０１の動作タイミング
は変らないため、Ｑ端子出力の変化タイミングは変らず
、従って後段に影響を与えることもない。
第３図は本発明の他の実施例によるラッチ回路の回路構
成図である。同図に示す如く、Ｄ端子入力は入力用のク
ロックドインバータ４０１に与えられ、インバータ４０
４を介してＱ端子出力に導出される。クロックドインバ
ータ４０１の出力はインバータ４０２，４０５を介して
ＱＮ端子出力にも導出される。インバータ４０２の出力
は帰還用のクロックドインバータ４０３を介して入力用
のクロックドインバータ４０１の出力端に接続される。
成図である。同図に示す如く、Ｄ端子入力は入力用のク
ロックドインバータ４０１に与えられ、インバータ４０
４を介してＱ端子出力に導出される。クロックドインバ
ータ４０１の出力はインバータ４０２，４０５を介して
ＱＮ端子出力にも導出される。インバータ４０２の出力
は帰還用のクロックドインバータ４０３を介して入力用
のクロックドインバータ４０１の出力端に接続される。
ＣＫｖＡ子入力はインバータ４０６．４０７を介して入
力用のクロックドインバータ４０１に与えられるべき制
御信号 、φ１として送出され、更にインバータ４０
８，４０９を介して一定の遅延時間を与えられ、インバ
ータ４０９゜４１０を介して帰還用のクロックドインバ
ータ４０３に与えられるべき制御信号 、φ として
送出される。
力用のクロックドインバータ４０１に与えられるべき制
御信号 、φ１として送出され、更にインバータ４０
８，４０９を介して一定の遅延時間を与えられ、インバ
ータ４０９゜４１０を介して帰還用のクロックドインバ
ータ４０３に与えられるべき制御信号 、φ として
送出される。
なお、第３図のクロックドインバータは第４図に示すよ
うな構成であり、出力信号２は制御信号φ、 によって
ハイインピーダンスの不定状態か、入力信号Ａの反転出
力かを選択される。つまり、トランスファーゲートと類
似の作用を有する。
うな構成であり、出力信号２は制御信号φ、 によって
ハイインピーダンスの不定状態か、入力信号Ａの反転出
力かを選択される。つまり、トランスファーゲートと類
似の作用を有する。
次に第５図（Ａ）〜（Ｅ）のタイムチャートに従って本
実施例の動作を説明する。同図（Ａ）はＤ端子入力の信
号、（Ｂ）はＱ端子出力の信号、（Ｃ）はＧＫ端子入力
の信号、（Ｄ）はクロックドインバータ４０１の状態信
号、（Ｅ）はクロックドインバータ４０３の状態信号を
それぞれ示すものである。さて、第５図に示すように、
ＧＫ端子入力とＤ端子入力がほぼ同時に変化したとする
と、Ｄ端子入力が状態Ａから状ＩＩＩＢに変化するのに
伴なって、Ｑ端子出力はクロックドインバータ４０１、
インバータ４０４の遅延時間だけ遅れて変化する。これ
に対して、クロックドインバータ４０３はインバータ４
０８，４０９による遅延時間だけ遅れてオンする。つま
り、クロックドインバータ４０３はインバータ４０２の
論理レベルが確・定してからオンするため、インバータ
４０２の遅延時間の影響を受けない。このため、セット
アツプタイムの大幅短縮が可能となる。
実施例の動作を説明する。同図（Ａ）はＤ端子入力の信
号、（Ｂ）はＱ端子出力の信号、（Ｃ）はＧＫ端子入力
の信号、（Ｄ）はクロックドインバータ４０１の状態信
号、（Ｅ）はクロックドインバータ４０３の状態信号を
それぞれ示すものである。さて、第５図に示すように、
ＧＫ端子入力とＤ端子入力がほぼ同時に変化したとする
と、Ｄ端子入力が状態Ａから状ＩＩＩＢに変化するのに
伴なって、Ｑ端子出力はクロックドインバータ４０１、
インバータ４０４の遅延時間だけ遅れて変化する。これ
に対して、クロックドインバータ４０３はインバータ４
０８，４０９による遅延時間だけ遅れてオンする。つま
り、クロックドインバータ４０３はインバータ４０２の
論理レベルが確・定してからオンするため、インバータ
４０２の遅延時間の影響を受けない。このため、セット
アツプタイムの大幅短縮が可能となる。
以上の通り本発明によれば、帰還用のトランスファーゲ
ートの制御端に遅延要素を介在させるだけの簡単な構成
で、回路出力タイミングには影響を与えることなく、ラ
ッチのためのセットアツプタイムだけを短縮することを
可能としたラッチ回路を得ることができるものである。
ートの制御端に遅延要素を介在させるだけの簡単な構成
で、回路出力タイミングには影響を与えることなく、ラ
ッチのためのセットアツプタイムだけを短縮することを
可能としたラッチ回路を得ることができるものである。
例えば従来のラッチ回路のセットアツプタイムは４ｎｓ
ｅｃであったが、本発明によれば約１／３の１〜２ｎｓ
ｅｃにセットアツプタイムを短縮できる。
ｅｃであったが、本発明によれば約１／３の１〜２ｎｓ
ｅｃにセットアツプタイムを短縮できる。
第１図は本発明の一実施例によるラッチ回路の回路図、
第２図は同ラッチ回路の動作を説明するためのタイムチ
ャート、第３図、第４図は本発明の他の実ｍ例によるラ
ッチ回路の回路図、第５図は同ラッチ回路の動作を説明
するためのタイムチャート、第６図は従来のラッチ回路
の回路図である。 １０１・・・入力用トランスファーゲート、１０２゜１
０３．１０４，１０５，１０６・・・インバータ、１０
４・・・帰還用トランスファーゲート、２０７゜２０８
．２０９・・・インバータ、４０１・・・入力用クロッ
クドインバータ、４０２，４０４．４０５・・・インバ
ータ、４０３・・・帰還用クロックドインバータ、４０
６，４０７，４０８，４０９．４１０・・・インバータ
。 出願人代理人 猪 股 清 Ｐ）１ 閉 ち２ 圓 司 φ１ 綽 φ２ 禿 ４ 図 Ｆ）５ 圀 ５６ 図
第２図は同ラッチ回路の動作を説明するためのタイムチ
ャート、第３図、第４図は本発明の他の実ｍ例によるラ
ッチ回路の回路図、第５図は同ラッチ回路の動作を説明
するためのタイムチャート、第６図は従来のラッチ回路
の回路図である。 １０１・・・入力用トランスファーゲート、１０２゜１
０３．１０４，１０５，１０６・・・インバータ、１０
４・・・帰還用トランスファーゲート、２０７゜２０８
．２０９・・・インバータ、４０１・・・入力用クロッ
クドインバータ、４０２，４０４．４０５・・・インバ
ータ、４０３・・・帰還用クロックドインバータ、４０
６，４０７，４０８，４０９．４１０・・・インバータ
。 出願人代理人 猪 股 清 Ｐ）１ 閉 ち２ 圓 司 φ１ 綽 φ２ 禿 ４ 図 Ｆ）５ 圀 ５６ 図
Claims (1)
- 【特許請求の範囲】 １、第１の制御信号に同期してオン・オフし、オン時に
入力データを転送する入力用トランスファーゲートと、 この入力用トランスファーゲートにより転送された入力
データを保持し、かつ出力する論理ゲートと、 前記第１の制御信号を反転した第２の制御信号に同期し
てオン・オフし、オン時に前記論理ゲートの出力信号を
前記論理ゲートの入力端に帰還する帰還用トランスファ
ーゲートと、 前記第２の制御信号を前記論理ゲートの信号伝送時間以
上の時間だけ遅延させて前記帰還用トランスファーゲー
トに入力する遅延手段と を備えたことを特徴とするラッチ回路。 ２、特許請求の範囲第１項記載のラッチ回路において、
前記入力用トランスファーゲートおよび前記出力用トラ
ンスファーゲートは、クロックドインバータであること
を特徴とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59241943A JPS61121516A (ja) | 1984-11-16 | 1984-11-16 | ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59241943A JPS61121516A (ja) | 1984-11-16 | 1984-11-16 | ラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61121516A true JPS61121516A (ja) | 1986-06-09 |
Family
ID=17081872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59241943A Pending JPS61121516A (ja) | 1984-11-16 | 1984-11-16 | ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121516A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812002A (en) * | 1995-06-16 | 1998-09-22 | Nec Corporation | Latching circuit capable of rapid operation with low electric power |
-
1984
- 1984-11-16 JP JP59241943A patent/JPS61121516A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812002A (en) * | 1995-06-16 | 1998-09-22 | Nec Corporation | Latching circuit capable of rapid operation with low electric power |
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