JPS61121346A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS61121346A JPS61121346A JP24238384A JP24238384A JPS61121346A JP S61121346 A JPS61121346 A JP S61121346A JP 24238384 A JP24238384 A JP 24238384A JP 24238384 A JP24238384 A JP 24238384A JP S61121346 A JPS61121346 A JP S61121346A
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- JP
- Japan
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- layer
- epitaxial layer
- type
- buried
- epitaxial
- Prior art date
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
Landscapes
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- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体集積回路、特にバイポーラトランジ
スタを内部に混在する集積回路の製造方法に関する。
スタを内部に混在する集積回路の製造方法に関する。
（従来の技術）
従来、バイポーラトランジスタを内部に混在する集積回
路の代表的なものに、昭和５９年度電子通信学会半導体
・材糾部門全国大会２５７に開示されているＢ ｉ −
ＣＭ ＯＳ ＩＩｋ積回路がある。これは、Ｐ基板上の
Ｎ型エピタキシャル層に、バイポーラトランジスタとＰ
ウェル型の０ＭＯ３ＦＥＴ（相？ｌＩＩ型ＭＯ８Ｑ界効
果トランジスタ）を形成するものである。
路の代表的なものに、昭和５９年度電子通信学会半導体
・材糾部門全国大会２５７に開示されているＢ ｉ −
ＣＭ ＯＳ ＩＩｋ積回路がある。これは、Ｐ基板上の
Ｎ型エピタキシャル層に、バイポーラトランジスタとＰ
ウェル型の０ＭＯ３ＦＥＴ（相？ｌＩＩ型ＭＯ８Ｑ界効
果トランジスタ）を形成するものである。
この種の実積回路の製造方法としては、第３図に示すよ
うに、Ｐ型基板１に、アンチモンやヒ素などのＮ型不純
物を拡散して拡散層となる埋め込み層２とし、その上に
Ｎ型エピタキシャル層３を形成する。
うに、Ｐ型基板１に、アンチモンやヒ素などのＮ型不純
物を拡散して拡散層となる埋め込み層２とし、その上に
Ｎ型エピタキシャル層３を形成する。
続いて、Ｐウェル領域５にボロンをイオンインプランテ
ーション方法でドープし、アイソレーション領域４には
、同じくボロンを熱拡散法でデポジションする。
ーション方法でドープし、アイソレーション領域４には
、同じくボロンを熱拡散法でデポジションする。
この半導体基板を熱処理して不純物の再拡散をすること
で、Ｐウェル層およびＮ型エピタキシャルｒＮ３を分離
するアイソレーション層４を形成する。
で、Ｐウェル層およびＮ型エピタキシャルｒＮ３を分離
するアイソレーション層４を形成する。
この第３図中での寸法は、埋め込み層２をアンチモンで
行い１２００℃、９時間の処理をしたものに、不純物濃
度６ Ｘ １０ ”ｃＴｌｌ−’のＮ型エピタキシャル
ＦＪ３を８μｍ成長させ、Ｐウニ１層５ζこ（よイオン
インプランテーション法でポロンを１．５Ｘ１０１３ｉ
ｏｎｓ／ｃｎｒ のドーズ量だけ注入し、アイ・ル−ジ
ョン層４にはポロンを用い１２００℃、４時間の熱拡散
を行なったものである。
行い１２００℃、９時間の処理をしたものに、不純物濃
度６ Ｘ １０ ”ｃＴｌｌ−’のＮ型エピタキシャル
ＦＪ３を８μｍ成長させ、Ｐウニ１層５ζこ（よイオン
インプランテーション法でポロンを１．５Ｘ１０１３ｉ
ｏｎｓ／ｃｎｒ のドーズ量だけ注入し、アイ・ル−ジ
ョン層４にはポロンを用い１２００℃、４時間の熱拡散
を行なったものである。
このＰ型基板１に、バイポーラトランジスタ１００（第
４図）のベース層６およびＰＭＯ３の・ノースドレイン
をポロンを拡散して形成し、ノ（イポーラトランジスタ
１００のエミ゛ツタアン７および）１ＭＯ５２００のソ
ースドレイン９をリン拡散で形成して、最終的には、第
４図に示すようなり１−ＭＯＳ 素子が完成する。
４図）のベース層６およびＰＭＯ３の・ノースドレイン
をポロンを拡散して形成し、ノ（イポーラトランジスタ
１００のエミ゛ツタアン７および）１ＭＯ５２００のソ
ースドレイン９をリン拡散で形成して、最終的には、第
４図に示すようなり１−ＭＯＳ 素子が完成する。
なお、第４図における８はフレフタコンタクト層、１０
はゲート絶縁膜、１１はＮＭＯ３２００のゲート電極と
なる導電膜である。
はゲート絶縁膜、１１はＮＭＯ３２００のゲート電極と
なる導電膜である。
（発明が解決しようとする問題点）
しかしながら、上記製造方法では、ＮＭＯ３２００に回
路動作上要求される特性をもたせるために、必要な深さ
のＰウェル層５の形時や、Ｐ型基板１まで到達するアイ
ソレーション層４の形成時に９高温でかつ長時間の熱処
理が要求される。
路動作上要求される特性をもたせるために、必要な深さ
のＰウェル層５の形時や、Ｐ型基板１まで到達するアイ
ソレーション層４の形成時に９高温でかつ長時間の熱処
理が要求される。
したがって、これらの熱処理により埋め込み層２の上方
拡散量が大きくなり、バイポーラトランジスタ１００の
コレクタ・ベース間耐圧を劣化させる。
拡散量が大きくなり、バイポーラトランジスタ１００の
コレクタ・ベース間耐圧を劣化させる。
このとき、埋め込み層の不純物量を少なくすれば、上方
拡散量をおさえることができるが、この方法では、埋め
込み層の抵抗率が大きくなり、最終的な電気的特性を劣
化させる。
拡散量をおさえることができるが、この方法では、埋め
込み層の抵抗率が大きくなり、最終的な電気的特性を劣
化させる。
この発明は、前記従来技術がもっている欠点のうち、バ
イポーラトランジスタのコレクタ・ペース間耐圧が劣化
する点について解決した半導体素子の製造方法を提供す
るものである。
イポーラトランジスタのコレクタ・ペース間耐圧が劣化
する点について解決した半導体素子の製造方法を提供す
るものである。
（問題点、を解決するための手段）
この発明は、半導体素子の製造方法において、半導体基
板にそれと同一の導電型のエピタキシャル層とそれとは
逆の導電型のエピタキシャル層との２層構造エピタキシ
ャル層を形成する工程を導入したものである。
板にそれと同一の導電型のエピタキシャル層とそれとは
逆の導電型のエピタキシャル層との２層構造エピタキシ
ャル層を形成する工程を導入したものである。
（作 用）
この発明によれば、以上のような工程を導入したので、
半導体基板上に所定のドーピングガスを導入してそわと
同一の導電型エピタキシャル層を所定の厚さ形成した後
ドーピングガスを切り換えて半導体基板とは逆の導電型
のエピタキシャル層を形成する。
半導体基板上に所定のドーピングガスを導入してそわと
同一の導電型エピタキシャル層を所定の厚さ形成した後
ドーピングガスを切り換えて半導体基板とは逆の導電型
のエピタキシャル層を形成する。
（実施例）
以下、この発明の半導体素子の製造方法の実施例につい
て図面に基づき説明する。第１図はその一実施例の工程
説明図であり、第２図はこの発明により製造された素子
の断面図である。この第１図および第２図において、第
３図、第４図と同一部分には同一符号を付して述べろ。
て図面に基づき説明する。第１図はその一実施例の工程
説明図であり、第２図はこの発明により製造された素子
の断面図である。この第１図および第２図において、第
３図、第４図と同一部分には同一符号を付して述べろ。
まず、第１図はアイソレーション層４の形成工程まで完
了した基板の断面構造を示し、Ｐ型基板１上に従来の場
合と同様にして、公知のホトリソ技術で、埋め込み領域
に窓開けしたＰ型基板（濃度５ Ｘ １０ ”ｃ＋ｎ−
３）にアンチモンを拡散し、１２００℃、９時間の処理
をしてＮ型拡散層となる埋め込み層２を形成する。
了した基板の断面構造を示し、Ｐ型基板１上に従来の場
合と同様にして、公知のホトリソ技術で、埋め込み領域
に窓開けしたＰ型基板（濃度５ Ｘ １０ ”ｃ＋ｎ−
３）にアンチモンを拡散し、１２００℃、９時間の処理
をしてＮ型拡散層となる埋め込み層２を形成する。
次いで、エピタキシャル成長を行う。このときエピタキ
シャル層が４μｍになるまでば、ドーピングがスとして
三塩化ポロンガスを採用して、濃度５Ｘ１０ ａｎ
のＰ型エピタキシャル層１２とし、その後ドーピングガ
スをホスフィンガスに切り替えて、濃度７Ｘ１０ ａｎ
のＮ型エピタキシャル層３ａとして８μｍさらに成
長させる。
シャル層が４μｍになるまでば、ドーピングがスとして
三塩化ポロンガスを採用して、濃度５Ｘ１０ ａｎ
のＰ型エピタキシャル層１２とし、その後ドーピングガ
スをホスフィンガスに切り替えて、濃度７Ｘ１０ ａｎ
のＮ型エピタキシャル層３ａとして８μｍさらに成
長させる。
続（Ｐウェル層５の形成およびアイソレーション層４の
形成は、従来工程と同一である。このような改善のもと
に製造されたＢｉ−ＭＯ３素子１００の最終断面形状が
第２図である。ここで、ベース接合と埋め込み層との間
隔Ａは次式で求められる。
形成は、従来工程と同一である。このような改善のもと
に製造されたＢｉ−ＭＯ３素子１００の最終断面形状が
第２図である。ここで、ベース接合と埋め込み層との間
隔Ａは次式で求められる。
Ａ＝エピタキシャルＩ！ｊｉ３ａの厚さ−（埋め込み層
２の上方拡散量子ベース層６の深さ） したがって、ベース層６の深さを３μｍとすると、従来
技術ではＡ＝０５μｍとなり、ペース・コレクタ接合で
の空乏層の拡がり量が押えられてペース・コレクタ接合
耐圧は、実測値で１３０ｖであったのに対し、この発明
の構造によれば、Ａ＝４５μｍとなり、コレクタ空乏層
の拡がりが押えられることがなくなり、ベース・コレク
タ接合耐圧は、２８０Ｖと大幅に改善された。
２の上方拡散量子ベース層６の深さ） したがって、ベース層６の深さを３μｍとすると、従来
技術ではＡ＝０５μｍとなり、ペース・コレクタ接合で
の空乏層の拡がり量が押えられてペース・コレクタ接合
耐圧は、実測値で１３０ｖであったのに対し、この発明
の構造によれば、Ａ＝４５μｍとなり、コレクタ空乏層
の拡がりが押えられることがなくなり、ベース・コレク
タ接合耐圧は、２８０Ｖと大幅に改善された。
（発明の効果）
以上、詳細に説明したように、この発明によれば、埋め
込み層上に半導体基板と同一導電型のエピタキシャル層
を形成した後、それとは逆の導電型のエピタキシャル層
を成長させるようにしたので、埋め込み層の上方拡散に
起因するバイポーラトランジスタの耐圧低下がない。
込み層上に半導体基板と同一導電型のエピタキシャル層
を形成した後、それとは逆の導電型のエピタキシャル層
を成長させるようにしたので、埋め込み層の上方拡散に
起因するバイポーラトランジスタの耐圧低下がない。
また、第１の導電型のエピタキシャル層と第２の導電型
のエピタキシャル層との界面での埋め込み層の横方向の
拡がりが小さいので、従来構造に比べて面積の縮小が可
能となる。
のエピタキシャル層との界面での埋め込み層の横方向の
拡がりが小さいので、従来構造に比べて面積の縮小が可
能となる。
さらに、第１の導電型のエピタキシャル層と、第２の導
電型のエピタキシャル層の形成は、ドーピングガスを切
り替えるだけであり、１工程で形成でき、工数の増加や
技術的難易度の増大はないなどの利点があるとともに、
埋め込み層の不純物量や厚みは従来と同一であるので、
埋め込み層の抵抗値に変化はなく集積回路設計を変更す
る必要も生じない。
電型のエピタキシャル層の形成は、ドーピングガスを切
り替えるだけであり、１工程で形成でき、工数の増加や
技術的難易度の増大はないなどの利点があるとともに、
埋め込み層の不純物量や厚みは従来と同一であるので、
埋め込み層の抵抗値に変化はなく集積回路設計を変更す
る必要も生じない。
第１図はこの発明の半導体素子の製造方法の一実施例の
工程説明図、第２図は同上半導体素子の製造方法により
得られたＢｉ−ＭＯ３素子の断面図、第３図は従来の半
導体素子の製造方法の工程説明図、第４図は従来の半導
体素子の製造方法により得られたＢｉ−ＭＯ５素子の断
面図である。 １・・Ｐ型基板、２・・・埋め込み層、３ａ・・・Ｎ型
エピタキシャル層、４・・・アイソレーション層、５・
・・ウェル層、６・・・ペース層、７・・・エミツタ層
、８・・・コレクダコンタクト層、９．、、ＮＭＯ３の
ソースドレイン、１０・・・ゲート絶縁膜、１１・・・
ゲート電極、１２・・・Ｐ型エピタキシャル層、１００
・・・バイポーラトランジスタ、２００・・・ＮＭＯ５
゜特許出願人 沖電気工業株式会社 第１図 ＵＰ型基板 ２：理り込４ ３ａ：Ｎ１二ごタヘノマル屓 ６：へ−スＮ １１：ケート
電Ｊ侶７：エ；ツタ４ １２：
Ｐ型皿ζ゛グヘノイルＩＷ８：コレクヴコノクグト４
ｔｏｏ：ハ゛イπ°−ヲトラノノ
スタ９二Ｎ前Ｏ３のソースドレイン ２００
： ＮＭｔｙｓｌｏ：り′−ト！晒ム球膜 第３図 第八図
工程説明図、第２図は同上半導体素子の製造方法により
得られたＢｉ−ＭＯ３素子の断面図、第３図は従来の半
導体素子の製造方法の工程説明図、第４図は従来の半導
体素子の製造方法により得られたＢｉ−ＭＯ５素子の断
面図である。 １・・Ｐ型基板、２・・・埋め込み層、３ａ・・・Ｎ型
エピタキシャル層、４・・・アイソレーション層、５・
・・ウェル層、６・・・ペース層、７・・・エミツタ層
、８・・・コレクダコンタクト層、９．、、ＮＭＯ３の
ソースドレイン、１０・・・ゲート絶縁膜、１１・・・
ゲート電極、１２・・・Ｐ型エピタキシャル層、１００
・・・バイポーラトランジスタ、２００・・・ＮＭＯ５
゜特許出願人 沖電気工業株式会社 第１図 ＵＰ型基板 ２：理り込４ ３ａ：Ｎ１二ごタヘノマル屓 ６：へ−スＮ １１：ケート
電Ｊ侶７：エ；ツタ４ １２：
Ｐ型皿ζ゛グヘノイルＩＷ８：コレクヴコノクグト４
ｔｏｏ：ハ゛イπ°−ヲトラノノ
スタ９二Ｎ前Ｏ３のソースドレイン ２００
： ＮＭｔｙｓｌｏ：り′−ト！晒ム球膜 第３図 第八図
Claims (1)
- 第１の導電型の半導体基板に第１導電型とは反対の導
電性を有する第２の導電型の拡散層を形成する工程と、
上記第１導電型と同一導電型の第１のエピタキシャル層
を形成する工程と、この第１のエピタキシャル層上に上
記第１の導電型とは逆の第２の導電型の第２のエピタキ
シヤル層を形成する工程と、前記拡散層と前記第２のエ
ピタキシャル層とを熱処理により接続する工程とよりな
ることを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24238384A JPS61121346A (ja) | 1984-11-19 | 1984-11-19 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24238384A JPS61121346A (ja) | 1984-11-19 | 1984-11-19 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61121346A true JPS61121346A (ja) | 1986-06-09 |
Family
ID=17088346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24238384A Pending JPS61121346A (ja) | 1984-11-19 | 1984-11-19 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121346A (ja) |
-
1984
- 1984-11-19 JP JP24238384A patent/JPS61121346A/ja active Pending
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