JPS61115360A - ジヨセフソン集積回路の作製方法 - Google Patents

ジヨセフソン集積回路の作製方法

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JPS61115360A
JPS61115360A JP59235958A JP23595884A JPS61115360A JP S61115360 A JPS61115360 A JP S61115360A JP 59235958 A JP59235958 A JP 59235958A JP 23595884 A JP23595884 A JP 23595884A JP S61115360 A JPS61115360 A JP S61115360A
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JP
Japan
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layer
wiring
resist
sio
etching
Prior art date
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Pending
Application number
JP59235958A
Other languages
English (en)
Inventor
Shuichi Tawara
修一 田原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
Agency of Industrial Science and Technology
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Publication date
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Publication of JPS61115360A publication Critical patent/JPS61115360A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00Superconducting devices
    • H10N60/01Manufacture or treatment
    • H10N60/0912Manufacture or treatment of Josephson-effect devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明はジョセフソン集積回路の作製方法に関するもの
でより一具体的にはジョセフソン集積回路内の超電導配
線層の作製方法に関する。
(従来技術とその問題点) ジョセフソン集積回路において配線層を形成する際には
配線のクロスラインの断切れを防ぐ事、高速化のためイ
ンダクタンスを下げる事ν等の目的で平坦化を考える事
が必要である。またジョセフソン接合は消費電力が半導
体素子の1 /1000程度と非常に低いため、本質的
に3次元素子の可能性が高く、この意味でも配線の平坦
化が必要である。
従来、配線の平坦化として第1図に示すよりな1をエツ
チングする。さらにレジスト3を残したまま絶縁層2と
して8i0膜を蒸着する。(第1図(a)) その後レジスト3をリフトオフすると、セルファライン
で配線層を埋込む事ができる(第1図(b))。
しかしながら、この方法ではSIOを蒸着した時に超電
導材料層1と8iO層2との境界(超電導層の側壁)に
すき間が生じる。このすき間は超電導配線上部のレジス
ト部分のシャドウ効果が原因と考えられる。このすき間
は多層配線を行なう時、問題となる。
・  すなわち配線層間の絶縁を完全に行なうために、
絶縁層8i0を配線膜厚の2倍以上蒸層しなければなら
ず、このため配線の平坦化を行った効果がほとんど失わ
れてしまう。
またジ冒セ7ソン接合の耐熱特性は200’C程度と半
導体に比べ低い。
そのため、絶縁材料に他の材料(例えばグツズまた上述
の従来例を用いて多層配線を行なう場合上層と下層との
コンタクトを取る方法として第一1層である。次に8i
O層4を超電導層1と絶縁層2のすき間を埋めるため絶
縁層202倍以上の厚さ蒸着する。絶縁層2にコンタク
トホール部分をエツチングして(第2図(b) ) 、
その上部に超電導層5を堆積する。その後、上述の従来
例と同様に超電導層5をパターニングして平坦化する(
第2図(C))。
しかしながらこの方法では絶縁層4の厚さが厚くなるた
め、超電導層5の配線インダクタンスが増加し、ジョセ
フソン集積回路の特長である高速性がそこなわれる事に
なる。またコンタクトホール部分は平坦にならず完全な
平坦化がなされているとは言えない。
(発明の目的) 本発明の目的は上述の従来例の問題点を解決するための
ジョセフソン集積回路の作製方法を提供する事にある。
(発明の概要) 本発明によれば、基板の上に絶縁材料層を作製し、この
層をパターニングした後超電導材料層あ法が得られる。
法である。
(実施例1) 第3図に本発明の第1の実施例を示す。まず絶縁層8i
06を厚さ3000Xだけ蒸着し、レジストを塗布し所
望のパターンを露光・現像する。その後反応性イオンエ
ツチングにより8i06を2000 Xエツチングする
(第3図(a))。8i00エツチングレートはCF4
ガスを用いた反応性イオンエツチングで約400 X/
minであるので約5分間エツチングを行なう。エツチ
ング深さを確認する事は、モニタ部を用意するなどして
、容易に可能である。
レジストを除去した後、超電導材料Nbの層7を810
6のエツチング深さ程度スパッタ蒸着する(第3図(b
))。その上をレジスト8でおおい表面を平坦化する(
第3図(C))。
8i0層6のエツチング形状は適当なテーパーがつきま
たNb層7はスパッタ蒸着によシ形成するためNb配線
の側壁とStOとの間にはほとんどすき間が生じない。
そのためほぼ完全な平坦化が実現される。また、Nb層
をエツチングする時大面積部分をエツチングするので目
視による終点検出がしやすいという利点をもつ。
(実施例2) 第4図に本発明の第2の実施例を示す。まず絶線層8i
09を厚さaooo X蒸着し、レジストを塗布し、所
望のパターンを露光・現像する。その後反応性イオンエ
ツチングにより5109を2000 Xエツチングする
(第4図(a))。8i0のエツチングレートはCF、
ガスを用いた反応性イオンエツチングで約400X/m
inであるので約5分間エツチングを行なう。エツチン
グ後エツチング深さを確認するのは容易である。レジス
トを除去した後、超電導材料Nb 10をバイアススパ
ッタ法を用いてスバ、り蒸着する(第4図(b) )。
このバイアススバ、り法ではジャーナル・オプ・バキュ
ーム・サイ平坦な層を形成する事ができる。この後、N
b層10を反応性イオンエツチングによシエッチングし
て第4図(c)に示す如く平坦な配線層が得られる。
この時Si0層のエツチング形状は適当なテーパーがつ
きまたNb層10はスパッタ蒸着によシ形成するためN
b配線の側壁と8i0との間にはほとんどすき間が生じ
ない。そのためほぼ完全な平坦化を実現する事ができる
。またNb層をエツチングする時大面積部分をエツチン
グするので目視による終点検出がしやすいという利点を
もつ。
(実施例3) 第5図に本発明の第3の実施例を示す。
第5図(a)Fi第1の実施例によシ得られた配線層で
ある。該配線層の上部に絶縁層8i011を厚さ約30
001蒸着し、第1の実施例と同様に反応性イオンエツ
チングによシ所望のパターンを2000 Xエツチング
する(第5図(b))。
続いて超電導材料Nbの層12をSiOのエツチング深
さ程度スパッタ蒸着しその上にレジスト13を塗布して
表面を平坦化する(第5図(C))。
第1層目と同様に第2層目の8iO層11とNb層配線
が可能である。このため層間の絶縁層を薄くする事がで
き配線インダクタンスが減少する。
(実施例4) 第6図に本発明の第4の実施例を示す。
レジストを取るために8iO層14はNb層7が露出す
るまでエツチングする。
続いて、超電導材料Nb層15を堆積しさらにレジスト
16を塗布して表面を平坦化する(第6図(C))。
次にレジスト16とNb層15を同じエツチングレート
になる条件で反応性イオンエツチングによりエツチング
する。その結果第6図(d)に示されるように上部Nb
層15と下部Nb層7とのコンタクトを含む平坦な多層
配線層が得られる。第1層目と同様に第2層目の8iO
層14とNb層15との間にすき間のない平坦な配線で
ある。同様に3層8i0層17を所望のパターンにエツ
チングしたi門抵抗材料18を堆積しレジスト19を塗
布してグレートになる条件で反応性イオンエツチングに
よりエツチングする。その上部に8iO層20を蒸着し
抵抗層18が露出するまでエツチングして、パターンを
形成する。続いて超電導材料Nb層21を堆積し、さら
にレジスト22を塗布して表面を平坦化する(第7図(
b))。
このレジスト22とNb層21を同じエツチングレート
になる条件で反応性イオンエツチングによシエッチング
する。その結果第7図(C)に示されるようにNb層2
1と抵抗層18とのコンタクトを含む平坦な配線層が得
られる。抵抗層18と8iO層17との間にまたNb層
21とSi0層20との間にもすき間の生じないほぼ完
全に平坦な、配線が得られ同時にNb層21と抵抗層1
8とのコンタクト部分も平坦化されている。
以上の実施例では表面を平坦化するのにレジスト←発明
の効果) ジョセフソン集積回路においてはジ1セ7ソン接合の耐
熱特性のため絶縁材料として8i0が多用されている。
また従来例に示す如く配線平坦化の際に超電導層側壁と
8iO層との間にすき間が生じ眉間の絶縁不良等の問題
が発生している。さらに従来の方法では多層配線の時に
生じる眉間のコンタクト部分は平坦化されていない。
本発明の製造方法によれば実施例に示す如く、前述のす
き間を解消してほぼ完全な平坦化を実現す゛羞事ができ
る。また多層配線の際のコンタクト部間絶縁層を薄くす
る事ができインダクタンスの低下がはかれる。従ってジ
ッセフソン集積回路の大きな特徴である高速性を充分生
かした配線を実現する事ができる。また配線の断切れの
問題も大幅に改善する事ができる。
【図面の簡単な説明】
第1図(a) j (b)、第2図(−)〜(c)は本
発明の従来例S!O層、15−Nb層、16−L/レジ
スト 17 ・・・8i0層、18−・・抵抗層、19
−L/レジスト20 ・・・8i0層、21・・・Nb
層、22・・・レジストを示す。 71 図 (a) (b) オ 2 図 (G) 7I−3図 (G) (b) (C) (d) 74図 (C) ′!r5図 (C) オ6図 (b) ■4 (C) 71−7 図 (C)

Claims (1)

    【特許請求の範囲】
  1.  基板の上に絶縁材料層を作成し、配線又は抵抗パター
    ンに対応した凹部をエッチングにより形成した後、超電
    導材料層又は抵抗材料層を、該絶縁材料層上に堆積し、
    基板表面を平坦化して、前記超電導材料層又は抵抗材料
    層をエッチングして上記凹部にのみ平坦な配線層又は抵
    抗層を形成する事を特徴とするジョセフソン集積回路の
    作製方法。
JP59235958A 1984-11-10 1984-11-10 ジヨセフソン集積回路の作製方法 Pending JPS61115360A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63234575A (ja) * 1987-03-24 1988-09-29 Agency Of Ind Science & Technol 超電導回路のパタ−ン形成方法
JP2020535461A (ja) * 2017-09-18 2020-12-03 グーグル エルエルシー 2段階成膜プロセスにおける接合抵抗の変動の低減

Non-Patent Citations (1)

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Title
IBM TECHNICAL DISCLOSURE BULLETIN=1984 *

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US11903329B2 (en) 2017-09-18 2024-02-13 Google Llc Reducing junction resistance variation in two-step deposition processes

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