JPS61107804A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61107804A JPS61107804A JP59228008A JP22800884A JPS61107804A JP S61107804 A JPS61107804 A JP S61107804A JP 59228008 A JP59228008 A JP 59228008A JP 22800884 A JP22800884 A JP 22800884A JP S61107804 A JPS61107804 A JP S61107804A
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- JP
- Japan
- Prior art keywords
- fet
- circuit
- amplifier circuit
- negative feedback
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、一般の電気回路に利用される半導体集積回路
に関するものである。
に関するものである。
（従来例の構成とその問題点）
ＰＥＴ 、特にガリウム砒素（ＧａＡｓ ）を用いたＦ
ＥＴは、マイクロ波帯用の増幅素子としてすでに実用化
されている。これらＧａＡｓ ＦＥＴをテレビのチュー
ナ等に用いる場合、２次および３次の歪特性が優れてい
ることが要求される。通常、ＦＥＴは入出力特性が２乗
特性で近似的に表わされるために、バイポーラトランジ
スタに比較して、３次歪特性は優れているが１．２次歪
特性は本質的に劣っており、実用上の大きな問題点であ
った。この問題を解決するために、出力段などではプツ
シ瓢・プル構成にすることにより、２次歪特性を改善す
る方法を用いている。しかし、小信号増幅や広帯域増幅
では、位相反転回路の構成や広帯域化が難かしく、実用
化されていない。
ＥＴは、マイクロ波帯用の増幅素子としてすでに実用化
されている。これらＧａＡｓ ＦＥＴをテレビのチュー
ナ等に用いる場合、２次および３次の歪特性が優れてい
ることが要求される。通常、ＦＥＴは入出力特性が２乗
特性で近似的に表わされるために、バイポーラトランジ
スタに比較して、３次歪特性は優れているが１．２次歪
特性は本質的に劣っており、実用上の大きな問題点であ
った。この問題を解決するために、出力段などではプツ
シ瓢・プル構成にすることにより、２次歪特性を改善す
る方法を用いている。しかし、小信号増幅や広帯域増幅
では、位相反転回路の構成や広帯域化が難かしく、実用
化されていない。
（発明の目的）
本発明の目的は、従来の欠点を解消し、２次歪特性の優
れたＦＥＴ広帯域増幅器を提供することである。
れたＦＥＴ広帯域増幅器を提供することである。
（発明の構成）
本発明の半導体集積回路は、第１．第２の電界効果トラ
ンジスタ（ＦＥＴ）のそれぞれのケ８−ト、ドレイン間
に抵抗とコンデンサが直列に挿入され、第１．第２の負
帰還増幅回路がプツシ−・ゾル型に構成され、ソース接
地された第３０ＦＥＴのドレイン側と、前記第１の負帰
還増幅回路を構成している第１０ＦＥＴのｙ−上端子と
が接続され、前記第３のＦＥＴのソース側と、前記第２
の負帰還増幅回路を構成している第２０ＦＥＴのゲート
端子とが接続され、第３０ＦＥＴのゲート端子が信号入
力端子として構成されたものである。
ンジスタ（ＦＥＴ）のそれぞれのケ８−ト、ドレイン間
に抵抗とコンデンサが直列に挿入され、第１．第２の負
帰還増幅回路がプツシ−・ゾル型に構成され、ソース接
地された第３０ＦＥＴのドレイン側と、前記第１の負帰
還増幅回路を構成している第１０ＦＥＴのｙ−上端子と
が接続され、前記第３のＦＥＴのソース側と、前記第２
の負帰還増幅回路を構成している第２０ＦＥＴのゲート
端子とが接続され、第３０ＦＥＴのゲート端子が信号入
力端子として構成されたものである。
（実施例の説明）
本発明の一実施例を第１図ないし第６図に基づいて説明
する。
する。
第１図は、本発明の一実施例であるプッシュ・プル型増
幅回路の回路図である。なお、ここではＧａＡｓ ＦＥ
Ｔを用いて回路を構成している。１，２゜３はＧａＡｓ
ＭＥＳＦＥｊ、 ４ 、５は帰還抵抗器、６，７は帰
還コンデンサ、８は結合コンデンサ、９．１０は抵抗器
である。位相反転回路を構成するＧａＡｓＭＥＳＦＥＴ
３のケ９−ト幅は、位相特性の周波数依存性を小さく
シ、かつドレイン側出力を小さくするのに１００μｍと
する。また抵抗器９の値は入出力の整合を考慮して５０
Ωとする。
幅回路の回路図である。なお、ここではＧａＡｓ ＦＥ
Ｔを用いて回路を構成している。１，２゜３はＧａＡｓ
ＭＥＳＦＥｊ、 ４ 、５は帰還抵抗器、６，７は帰
還コンデンサ、８は結合コンデンサ、９．１０は抵抗器
である。位相反転回路を構成するＧａＡｓＭＥＳＦＥＴ
３のケ９−ト幅は、位相特性の周波数依存性を小さく
シ、かつドレイン側出力を小さくするのに１００μｍと
する。また抵抗器９の値は入出力の整合を考慮して５０
Ωとする。
第２図に位相反転回路の入出力位相特性を示す。
２０００ ＭＨｚ位まで位相差がほぼ１８ｏ０の出力が
得られることがわかる。
得られることがわかる。
プッシュ・プル回路を構成している負帰還増幅回路のＧ
ａＡｓ ＦＥＴのゲート幅は１０００μｍ１帰還抵抗は
ＩＫＱに設定する。
ａＡｓ ＦＥＴのゲート幅は１０００μｍ１帰還抵抗は
ＩＫＱに設定する。
第３図は本発明の回路に周辺回路を接続した場合の一回
路図である。１１はバイアス電源、１２はチョークコイ
ル、１３はバイパスコンデンサ、１４は負荷抵抗器であ
る。
路図である。１１はバイアス電源、１２はチョークコイ
ル、１３はバイパスコンデンサ、１４は負荷抵抗器であ
る。
第４図は、本発明の増幅回路をＧａＡａを用いてモノリ
シック集積化した場合の・母ターンの一例であ ：る
。
シック集積化した場合の・母ターンの一例であ ：る
。
本実施例の増幅回路の特性を第３図に示した周辺回路を
用いて測定した結果を第５図、第６図に示す。第５図は
、利得の周波数特性を示す図である。２００ 、ＯＭＨ
ｚ以下の帯域において、８ｄＢ以上の利得が得られる。
用いて測定した結果を第５図、第６図に示す。第５図は
、利得の周波数特性を示す図である。２００ 、ＯＭＨ
ｚ以下の帯域において、８ｄＢ以上の利得が得られる。
第６図は、本増幅回路の入出力特性およびＩＭ２ 、
ＩＭ３の特性を示す。通常、ＧａＡｓＦＥＴを用いた増
幅器の場合、−１０ｄＢｍ入力に対するＩＭ２は５０ｄ
Ｂぐらいの値であるが、本実施例では約８０ｄＢと３０
ｄＢ近く改善されている。
ＩＭ３の特性を示す。通常、ＧａＡｓＦＥＴを用いた増
幅器の場合、−１０ｄＢｍ入力に対するＩＭ２は５０ｄ
Ｂぐらいの値であるが、本実施例では約８０ｄＢと３０
ｄＢ近く改善されている。
なお、上記実施例においては、ＦＥＴとしてはＧａＡｓ
ＦＥＴを用いて、ＧａＡｓウェハ上にモノリシック増
幅器を構成した場合で説明したが、Ｓｉウヱハ上に、Ｓ
’１ＦＥＴで構成してもよいし、また、他の化合物半導
体を用いて構成してもよい。
ＦＥＴを用いて、ＧａＡｓウェハ上にモノリシック増
幅器を構成した場合で説明したが、Ｓｉウヱハ上に、Ｓ
’１ＦＥＴで構成してもよいし、また、他の化合物半導
体を用いて構成してもよい。
（発明の効果）
本発明によれば、１次歪特性の優れた広帯域増幅回路が
得られ、実用的効果は大なるものがある。
得られ、実用的効果は大なるものがある。
第１図は本発明の一実施例によるｆ、シー・プル増幅回
路の回路図、第２図は位相反転回路の入出力位相特性を
示すチャート図、第３図は本発明回路の特性を測定する
ための周辺回路図、第４図は本発明回路をＧａＡｓを用
いてモノリシック集積化した場合の・母ターン例、第５
図は本発明の増幅回路の利得の周波数特性、第６図は本
発明の増幅回路の入出力特性および１Ｍ２１ Ｉ Ｍ３
を示すチャート図である。 １ 、２ 、３− ＧａＡｓＭＥＳＦＥＴ、 ４ 、５
−帰還抵抗器、６．７・・・帰還コンデンサ、８・・・
結合コンデンサ、９．１０・・・抵抗器、１１・・・バ
イアス電源、１２・・・チョークコイル、１３・・・パ
イｄ’スコンデンサ、１４・・・負荷抵抗器。 第１図 ヒ 第２図 固ヲ反改 （ＭＨｚ） 第３図 第４図
路の回路図、第２図は位相反転回路の入出力位相特性を
示すチャート図、第３図は本発明回路の特性を測定する
ための周辺回路図、第４図は本発明回路をＧａＡｓを用
いてモノリシック集積化した場合の・母ターン例、第５
図は本発明の増幅回路の利得の周波数特性、第６図は本
発明の増幅回路の入出力特性および１Ｍ２１ Ｉ Ｍ３
を示すチャート図である。 １ 、２ 、３− ＧａＡｓＭＥＳＦＥＴ、 ４ 、５
−帰還抵抗器、６．７・・・帰還コンデンサ、８・・・
結合コンデンサ、９．１０・・・抵抗器、１１・・・バ
イアス電源、１２・・・チョークコイル、１３・・・パ
イｄ’スコンデンサ、１４・・・負荷抵抗器。 第１図 ヒ 第２図 固ヲ反改 （ＭＨｚ） 第３図 第４図
Claims (1)
- 第１、第２の電界効果トランジスタ（ＦＥＴ）のそれぞ
れのゲート、ドレイン間に抵抗とコンデンサが直列に挿
入され、第１、第２の負帰還増幅回路がプッシュ・プル
型に構成され、ソース接地された第３のＦＥＴのドレイ
ン側と、前記第１の負帰還増幅回路を構成している第１
のＦＥＴのゲート端子とが接続され、前記第３のＦＥＴ
のソース側と、前記第２の負帰還増幅回路を構成してい
る第２のＦＥＴのゲート端子とが接続され、第３のＦＥ
Ｔのゲート端子が信号入力端子として構成されたことを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228008A JPS61107804A (ja) | 1984-10-31 | 1984-10-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228008A JPS61107804A (ja) | 1984-10-31 | 1984-10-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61107804A true JPS61107804A (ja) | 1986-05-26 |
Family
ID=16869729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59228008A Pending JPS61107804A (ja) | 1984-10-31 | 1984-10-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61107804A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02202205A (ja) * | 1988-12-09 | 1990-08-10 | Philips Gloeilampenfab:Nv | 集積半導体回路 |
| JP2009111722A (ja) * | 2007-10-30 | 2009-05-21 | Panasonic Corp | 発振制御装置及び発振器 |
-
1984
- 1984-10-31 JP JP59228008A patent/JPS61107804A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02202205A (ja) * | 1988-12-09 | 1990-08-10 | Philips Gloeilampenfab:Nv | 集積半導体回路 |
| JP2009111722A (ja) * | 2007-10-30 | 2009-05-21 | Panasonic Corp | 発振制御装置及び発振器 |
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