JPS61103256A - 状態履歴記憶方式 - Google Patents
状態履歴記憶方式Info
- Publication number
- JPS61103256A JPS61103256A JP59224188A JP22418884A JPS61103256A JP S61103256 A JPS61103256 A JP S61103256A JP 59224188 A JP59224188 A JP 59224188A JP 22418884 A JP22418884 A JP 22418884A JP S61103256 A JPS61103256 A JP S61103256A
- Authority
- JP
- Japan
- Prior art keywords
- register
- microprogram
- address
- contents
- stored
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置における内部状態の履歴を記憶す
る状態履歴記憶方式に関する。
る状態履歴記憶方式に関する。
従来、情報処理装置が。動作中に異常を検出し。
動作が停止した場合や誤動作した場合、その障害の原因
を調査する手段の１つとして、トレーサメモリ手段を利
用する方法がある。この方法は、異常を検出するまでの
装置内部の適当な信号２例えばマイクロプログラムのア
ドレスを状態履歴と゛してトレーサメモリ手段に記憶し
ておき、異常が発生した時点で記憶内容を取シ出し解析
する事により、原因を究明する方法である。
を調査する手段の１つとして、トレーサメモリ手段を利
用する方法がある。この方法は、異常を検出するまでの
装置内部の適当な信号２例えばマイクロプログラムのア
ドレスを状態履歴と゛してトレーサメモリ手段に記憶し
ておき、異常が発生した時点で記憶内容を取シ出し解析
する事により、原因を究明する方法である。
しかしながら、マイクロプログラムのステップが非常に
長くなる処理を実行する様な場合、トレーサメモリ手段
の記憶容量等の制限から、その処理が開始されてから停
止するまでの全ステップを記憶することが難しく、従っ
て障害の解析が容易に出来ない場合がある等の欠点があ
った。
長くなる処理を実行する様な場合、トレーサメモリ手段
の記憶容量等の制限から、その処理が開始されてから停
止するまでの全ステップを記憶することが難しく、従っ
て障害の解析が容易に出来ない場合がある等の欠点があ
った。
〔問題点を解決するための手段及び作用〕本発明による
状態履歴記憶方式は、装置の内部イクロプログラムのア
ドレスを格納する第２１のレジスタ手段と、該アドレス
をインクリメントする加算手段と、該加算手段の出力を
格納する第２のレジスタ手段と、前記第１及び第２のレ
ジスタ手段の内容を比較する比較手段とを具備し、現マ
イクロプログラムのアドレスと１ステツプ前のマイクロ
プログラムのアドレスをインクリメントした値とを比較
し、不一致の時だけトレーサメモリ手段へ両方のアドレ
スを格納することによシ、少ないハードウェア量でマイ
クロプログラムのアドレスのトレースを行なえるように
したことを特徴とする。
状態履歴記憶方式は、装置の内部イクロプログラムのア
ドレスを格納する第２１のレジスタ手段と、該アドレス
をインクリメントする加算手段と、該加算手段の出力を
格納する第２のレジスタ手段と、前記第１及び第２のレ
ジスタ手段の内容を比較する比較手段とを具備し、現マ
イクロプログラムのアドレスと１ステツプ前のマイクロ
プログラムのアドレスをインクリメントした値とを比較
し、不一致の時だけトレーサメモリ手段へ両方のアドレ
スを格納することによシ、少ないハードウェア量でマイ
クロプログラムのアドレスのトレースを行なえるように
したことを特徴とする。
′１１ 以下１図面を参照して９本発明の実施例を
詳細に説明する。
詳細に説明する。
第１図は本発明による状態履歴記憶方式を実現する装置
の一実施例の構成を示したブロック図である。図におい
て、マイクロプログラム制御部１からのマイクロプログ
ラムのアドレスは、信号線１０を介して第１のレジスタ
２へ入力される。第１のレジスタ２の出力は、信号線１
１を介して加算器３．比較器５及びトレーサメモリ手段
６へ入力される。加算器３の出力は信号線１２を介して
第２のレジスタ４へ入力される。第２のレジスタ４の出
力は、信号線１３を介して比較器５及びトレーサメモリ
手段６へ人力される。比較器５の出力は制御線１４を介
してトレーサメモリ手段６へ入力される。
の一実施例の構成を示したブロック図である。図におい
て、マイクロプログラム制御部１からのマイクロプログ
ラムのアドレスは、信号線１０を介して第１のレジスタ
２へ入力される。第１のレジスタ２の出力は、信号線１
１を介して加算器３．比較器５及びトレーサメモリ手段
６へ入力される。加算器３の出力は信号線１２を介して
第２のレジスタ４へ入力される。第２のレジスタ４の出
力は、信号線１３を介して比較器５及びトレーサメモリ
手段６へ人力される。比較器５の出力は制御線１４を介
してトレーサメモリ手段６へ入力される。
次に本発明の詳細な説明する。
装置が動作を開始すると、最初のマイクロプログラムの
アドレス（仮にＡＯ’と呼ぶ）が、マイクロプログラム
制御部１から送出され、第１のレジスタ２へ格納される
。第１のレジスタ２の出力”ＡＯ’とその時第２のレジ
スタ４に格納されている値（仮に”ｘｏ”と呼ぶ）とが
、比較器５で比較される。このとき、”ＡＯ”＝”ｘｏ
”の場合、トレーサメモリ手段６への書込みは行なわな
い。” Ａ Ｑ’（ＸＯ”の場合、第１のレジスタ２の
内容″ＡＯ’と第２のレジスタ４の内容″ＸＯＨが共に
トレーサメモリ手段６へ書込まれる。
アドレス（仮にＡＯ’と呼ぶ）が、マイクロプログラム
制御部１から送出され、第１のレジスタ２へ格納される
。第１のレジスタ２の出力”ＡＯ’とその時第２のレジ
スタ４に格納されている値（仮に”ｘｏ”と呼ぶ）とが
、比較器５で比較される。このとき、”ＡＯ”＝”ｘｏ
”の場合、トレーサメモリ手段６への書込みは行なわな
い。” Ａ Ｑ’（ＸＯ”の場合、第１のレジスタ２の
内容″ＡＯ’と第２のレジスタ４の内容″ＸＯＨが共に
トレーサメモリ手段６へ書込まれる。
次に、第１のレジスタ２の内容“ＡＯ”が加算器３によ
ってインクリメントされ、その内容″’ＡＯ＋１”が、
第２のレジスタ４へ格納される。同時に、第１のレジス
タ２へは２次のマイクロプログラムのアドレス″′Ａ１
＃が、マイクロプログラム制御部１から送出され、格納
される。
ってインクリメントされ、その内容″’ＡＯ＋１”が、
第２のレジスタ４へ格納される。同時に、第１のレジス
タ２へは２次のマイクロプログラムのアドレス″′Ａ１
＃が、マイクロプログラム制御部１から送出され、格納
される。
次に、前回と同様に、第１のレジスタ２の内容″Ａｌ”
と第２のレジスタ４の内容”ＡＯ＋１”とが比較器５で
比較される。この比較結果が不一致ならば、第１のレジ
スタ２の内容″’ＡＩ”と第２のレジスタ４の内容“Ａ
Ｏ＋１＃とけ、共にトレーサメモリ手段６へ格納される
。
と第２のレジスタ４の内容”ＡＯ＋１”とが比較器５で
比較される。この比較結果が不一致ならば、第１のレジ
スタ２の内容″’ＡＩ”と第２のレジスタ４の内容“Ａ
Ｏ＋１＃とけ、共にトレーサメモリ手段６へ格納される
。
この様にして、マイクロプログラムのアドレスがインク
リメントされている限シ、トレーサメモリ手段６への書
込みは行なわれず、ブランチ等によシマイクログロダラ
ムのアドレスがインクリメント以外の値に変化した時に
だけ、第１及び第２のレジスタ２及び４の内容を共にト
レーサメモリ手段６へ書込む事になる。従って、ブラン
チ元のアドレスが解からない等の機能の低下を招くこと
なく、少ない記憶容量のトレーサメモリ手段で。
リメントされている限シ、トレーサメモリ手段６への書
込みは行なわれず、ブランチ等によシマイクログロダラ
ムのアドレスがインクリメント以外の値に変化した時に
だけ、第１及び第２のレジスタ２及び４の内容を共にト
レーサメモリ手段６へ書込む事になる。従って、ブラン
チ元のアドレスが解からない等の機能の低下を招くこと
なく、少ない記憶容量のトレーサメモリ手段で。
マイクロプログラムのアドレスをトレースすることが出
来る。
来る。
本発明は１以上説明した様に、マイクｏ ７’ ｏグラ
ムのアドレスがインクリメント以外の値に変化した場合
にだけトレーサメモリ手段へ書込む様に構成しているの
で、トレーサメモリ手段の記憶容量を増加することなし
に有効な障害解析用トレーサデータが得られるという効
果がある。
ムのアドレスがインクリメント以外の値に変化した場合
にだけトレーサメモリ手段へ書込む様に構成しているの
で、トレーサメモリ手段の記憶容量を増加することなし
に有効な障害解析用トレーサデータが得られるという効
果がある。
第１図は本発明による状態履歴記憶方式を実現する装置
の一実施例の構成を示したブロック図である。 １・・・マイクロプログラム制御部、２・・・レジスタ
。 ３・パ加算器、４・・・レジスタ、５・・・比較器、６
・・・トレーサメモリ手段。。 第１図
の一実施例の構成を示したブロック図である。 １・・・マイクロプログラム制御部、２・・・レジスタ
。 ３・パ加算器、４・・・レジスタ、５・・・比較器、６
・・・トレーサメモリ手段。。 第１図
Claims (1)
- １、装置の内部状態をトレースするトレーサメモリ手段
を有するマイクロプログラム制御方式の処理装置におい
て、マイクロプログラムのアドレスを格納する第１のレ
ジスタ手段と、該アドレスをインクリメントする加算手
段と、該加算手段の出力を格納する第２のレジスタ手段
と、前記第１及び第２のレジスタ手段の内容を比較する
比較手段とを具備し、該比較手段による比較の結果、前
記第１のレジスタ手段の内容と前記第２のレジスタ手段
の内容が不一致のときに、前記第１及び第２のレジスタ
手段の内容を前記トレーサメモリ手段へ格納することを
特徴とする状態履歴記憶方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224188A JPS61103256A (ja) | 1984-10-26 | 1984-10-26 | 状態履歴記憶方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224188A JPS61103256A (ja) | 1984-10-26 | 1984-10-26 | 状態履歴記憶方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61103256A true JPS61103256A (ja) | 1986-05-21 |
Family
ID=16809899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59224188A Pending JPS61103256A (ja) | 1984-10-26 | 1984-10-26 | 状態履歴記憶方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61103256A (ja) |
-
1984
- 1984-10-26 JP JP59224188A patent/JPS61103256A/ja active Pending
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