JPS61103240A - ビツトバツフア回路 - Google Patents
ビツトバツフア回路Info
- Publication number
- JPS61103240A JPS61103240A JP22395784A JP22395784A JPS61103240A JP S61103240 A JPS61103240 A JP S61103240A JP 22395784 A JP22395784 A JP 22395784A JP 22395784 A JP22395784 A JP 22395784A JP S61103240 A JPS61103240 A JP S61103240A
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- JP
- Japan
- Prior art keywords
- address counter
- bit
- circuit
- write
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は基準内部クロックと周波数は同期しているが位
相は非同期の入力データを基準内部クロックに同期化す
るビットバッファ回路に関する。
相は非同期の入力データを基準内部クロックに同期化す
るビットバッファ回路に関する。
〔発明の背景」
従来のこの種のビットバッフ１回路のフロック図とその
部分タイムチャートを第１図（α）、（ｂ）にそれぞれ
例示する。また第２図に第１図の各部タイムチャートを
例示する。第１図のビットバッフ１回路は４ビツトのメ
モリ１とマルチプレクサ２と書込みアドレスカウンタ３
と読出しアドレスカウンタ４とアンドゲート５からなシ
、基準内部クロックと周波数は同期しているが位相は非
同期の入力データＤＩＮを基準内部クロックの書込みク
ロックＷＣＫおよび読出しクロックｌζＣＫに同期化す
るが、ビットバッフ１回路の動作開始時には書込みアド
レスカウンタ３と読出しアドレスカウンタ４の値が不定
であるため、書込みアドレスＷ Ａ （ＷＡｅ〜ＷＡｓ
のたとえばＷＡｔ）と読出しアドレスＲＡ（ＲＡ・〜Ｒ
ＡｓのたとえばＲＡＧ）の第１図（勾に示すような重な
りをアンドゲート５によシ検出して、読出しアドレスカ
ウンタ４にリセットＲ８Ｔをかける回路としている。こ
のためビットバッフ１回路の動作中に書込みアドレスＷ
に（ＷＡＳ）と読出しアドレスＲＡ （ＲＡＧ ）が第
１図（ｂ）および第２図に示すように重なる位相関係に
なった場合には、上記アンドゲート５のリセット回路が
動作して入力データＤＩＮと出力データＤＯＵＴの間に
ビットずれが生じる問題点があった。なお第２図に示す
書込みアドレスＷ Ａ （ＷＡ電）と読出しアドレスＲ
Ａ（ＲＡｍ）の重なりうる位相関係では、ジッタ雑音な
どの影響によりリセットＲ８Ｔの破線で示すタイミング
ではりセラ） Ｒ８Ｔがかからないが、実線で示すタイ
ミングではリセットＲ８Ｔがかかって出力データＤＯＵ
ＴのデータＡ〜Ｐなどのデータエでビットずれが生じて
いる。
部分タイムチャートを第１図（α）、（ｂ）にそれぞれ
例示する。また第２図に第１図の各部タイムチャートを
例示する。第１図のビットバッフ１回路は４ビツトのメ
モリ１とマルチプレクサ２と書込みアドレスカウンタ３
と読出しアドレスカウンタ４とアンドゲート５からなシ
、基準内部クロックと周波数は同期しているが位相は非
同期の入力データＤＩＮを基準内部クロックの書込みク
ロックＷＣＫおよび読出しクロックｌζＣＫに同期化す
るが、ビットバッフ１回路の動作開始時には書込みアド
レスカウンタ３と読出しアドレスカウンタ４の値が不定
であるため、書込みアドレスＷ Ａ （ＷＡｅ〜ＷＡｓ
のたとえばＷＡｔ）と読出しアドレスＲＡ（ＲＡ・〜Ｒ
ＡｓのたとえばＲＡＧ）の第１図（勾に示すような重な
りをアンドゲート５によシ検出して、読出しアドレスカ
ウンタ４にリセットＲ８Ｔをかける回路としている。こ
のためビットバッフ１回路の動作中に書込みアドレスＷ
に（ＷＡＳ）と読出しアドレスＲＡ （ＲＡＧ ）が第
１図（ｂ）および第２図に示すように重なる位相関係に
なった場合には、上記アンドゲート５のリセット回路が
動作して入力データＤＩＮと出力データＤＯＵＴの間に
ビットずれが生じる問題点があった。なお第２図に示す
書込みアドレスＷ Ａ （ＷＡ電）と読出しアドレスＲ
Ａ（ＲＡｍ）の重なりうる位相関係では、ジッタ雑音な
どの影響によりリセットＲ８Ｔの破線で示すタイミング
ではりセラ） Ｒ８Ｔがかからないが、実線で示すタイ
ミングではリセットＲ８Ｔがかかって出力データＤＯＵ
ＴのデータＡ〜Ｐなどのデータエでビットずれが生じて
いる。
・：・１：〔発明の目的」
本発明の目的は上記した従来技術の問題点を解決し、ビ
ットバッフ１回路の動作中に起る入力データと出力デー
タ間のビットずれをなくすビットバッファ回路を提供す
るにある。
ットバッフ１回路の動作中に起る入力データと出力デー
タ間のビットずれをなくすビットバッファ回路を提供す
るにある。
従来のピットバッファ回路でビットずれを起す原因はビ
ットバッフ１回路の動作開始時に誉込みアドレスカウン
タと読出しアドレスカウンタの値が不定であることによ
るものなので、カウンタの初期設定を行なえばビットバ
ッフ１回路の動作中に起るビットずれを防止できること
に着目し、ビットバッフ１回路の動作開始時に書込みア
ドレスカウンタが２力ウント以上カウントしてから読出
しアドレスカウンタを動作可能とすることにより、上記
目的を達成するようにしたピットバッファ回路である。
ットバッフ１回路の動作開始時に誉込みアドレスカウン
タと読出しアドレスカウンタの値が不定であることによ
るものなので、カウンタの初期設定を行なえばビットバ
ッフ１回路の動作中に起るビットずれを防止できること
に着目し、ビットバッフ１回路の動作開始時に書込みア
ドレスカウンタが２力ウント以上カウントしてから読出
しアドレスカウンタを動作可能とすることにより、上記
目的を達成するようにしたピットバッファ回路である。
以下に本発明の一実施例を第３図によシ説明する。第１
図は本発明によるピットバッファ回路の一実施例を示す
ブロック図で、４ビツトの １メモリを使用した
実施例である。第３図において、１は４ビツトのメモリ
、２はマルチプレクサ、３は書込みアドレスカウンタ、
４は読出しアドレスカウンタ、５はアンドゲート、６は
本発明による初期設定回路である。
図は本発明によるピットバッファ回路の一実施例を示す
ブロック図で、４ビツトの １メモリを使用した
実施例である。第３図において、１は４ビツトのメモリ
、２はマルチプレクサ、３は書込みアドレスカウンタ、
４は読出しアドレスカウンタ、５はアンドゲート、６は
本発明による初期設定回路である。
この構成で、４ビツトのメモリ１は基準内部クロックの
書込みクロックＷＣＫをカウントする書込みアドレスカ
ウンタ３で指定された書込みアドレスＷＡ−〜ＷＡｓに
、基準内部クロックと周波数は同期しているが位相は非
同期の入力データＤＩＮを書き込むとともに、マルチプ
レクチ２は基準内部クロックの読出しクロックＲＣＫを
カウントする読出しアドレスカウンタ４で指定された読
出しアドレスＲＡ＠〜ＲＡｓのデータをメモリ１から読
み出して、基準内部クロックに同期化した出力データＤ
ＯＵＴを出力する。このさいジッタ雑音などの影響で書
込みアドレスＷＡ（ＷＡ。
書込みクロックＷＣＫをカウントする書込みアドレスカ
ウンタ３で指定された書込みアドレスＷＡ−〜ＷＡｓに
、基準内部クロックと周波数は同期しているが位相は非
同期の入力データＤＩＮを書き込むとともに、マルチプ
レクチ２は基準内部クロックの読出しクロックＲＣＫを
カウントする読出しアドレスカウンタ４で指定された読
出しアドレスＲＡ＠〜ＲＡｓのデータをメモリ１から読
み出して、基準内部クロックに同期化した出力データＤ
ＯＵＴを出力する。このさいジッタ雑音などの影響で書
込みアドレスＷＡ（ＷＡ。
〜ＷＡ−のたとえばＷＡりと読出しアドレスＲＡ（ＲＡ
・〜ＲＡａのたとえばＲＡＧ）が重なると、この重な〕
をアンドゲート５で検出して読出しアドレスカウンタ４
をリセットする。さらに本発明によシ本ピットバッフ１
回路の動作開始時には、書込みアドレスＷＡ（たとえば
ＷＡ、 ）を入力する初期設定回路６で読出しアドレス
カウンタ４への読出しクロックＲＣＫを制御して、書込
みアドレスカウンタ３が２カウントしてから読出しアド
レスカウンタ４を動作可能にする。この初期設定回路６
の働きによシ、本ピットバッフ１回路の動作開始時に書
込みアドレスカウンタ５と読出しアドレスカウンタ４の
値がずれるために本ビットバッフ１回路の動作中に書込
みアドレスと読出しアドレスが重なるのをなくすことが
でき、したがってビットずれをなくすことができる。
・〜ＲＡａのたとえばＲＡＧ）が重なると、この重な〕
をアンドゲート５で検出して読出しアドレスカウンタ４
をリセットする。さらに本発明によシ本ピットバッフ１
回路の動作開始時には、書込みアドレスＷＡ（たとえば
ＷＡ、 ）を入力する初期設定回路６で読出しアドレス
カウンタ４への読出しクロックＲＣＫを制御して、書込
みアドレスカウンタ３が２カウントしてから読出しアド
レスカウンタ４を動作可能にする。この初期設定回路６
の働きによシ、本ピットバッフ１回路の動作開始時に書
込みアドレスカウンタ５と読出しアドレスカウンタ４の
値がずれるために本ビットバッフ１回路の動作中に書込
みアドレスと読出しアドレスが重なるのをなくすことが
でき、したがってビットずれをなくすことができる。
なお上記実施例は４ビツトのメモリを使用した場合につ
いて説明したが、一般に複数ルビットのメモリを使用し
てよく、複数ルに応じて初期設定回路６の制御も書込み
アドレスカウンタが２力ウント以上カウントしてから読
出しアドレスカウンタを動作可能にしてよい。
いて説明したが、一般に複数ルビットのメモリを使用し
てよく、複数ルに応じて初期設定回路６の制御も書込み
アドレスカウンタが２力ウント以上カウントしてから読
出しアドレスカウンタを動作可能にしてよい。
このように本実施例によれば、ルビットのメモリと書込
みアドレスカウンタと読出しアドレスカウンタなどよシ
なるビットバッフ１回路において、カウンタの初期設定
回路を設けることにより入力データと出力データの間の
ビットずれをなくすことができる。
みアドレスカウンタと読出しアドレスカウンタなどよシ
なるビットバッフ１回路において、カウンタの初期設定
回路を設けることにより入力データと出力データの間の
ビットずれをなくすことができる。
以上のよう−こ本発明のビットバッフ１回路ｌζよれば
、ビットバッフ１回路の動作開始時に書込みアドレスカ
ウンタと読出しアドレスカウンタの値をずらすことがで
きるので、ビットバッフ１回路の動作中に書込みアドレ
スと読出しアドレスが重なることがなくなシ、入力デー
タと出力データ間のビットずれを防止できる。
、ビットバッフ１回路の動作開始時に書込みアドレスカ
ウンタと読出しアドレスカウンタの値をずらすことがで
きるので、ビットバッフ１回路の動作中に書込みアドレ
スと読出しアドレスが重なることがなくなシ、入力デー
タと出力データ間のビットずれを防止できる。
第１図（α）、 ＜ｂ＞は従来のどットパッフ１回路を
例示するそれぞれブロック図とその部分タイムチャート
、第２図は本発明によるビットバッファ回路の一実施例
を示すブロック図である。 ”）： １・・・メモリ、 ２・・・
マルチプレクサ、３・・・書込みアドレスカウンタ、
例示するそれぞれブロック図とその部分タイムチャート
、第２図は本発明によるビットバッファ回路の一実施例
を示すブロック図である。 ”）： １・・・メモリ、 ２・・・
マルチプレクサ、３・・・書込みアドレスカウンタ、
Claims (1)
- 基準内部クロックと周波数は同期しているが位相は非同
期の入力データを入力する複数ビットのメモリと、該メ
モリに書込みアドレスを指定して入力データを書き込む
書込みアドレスカウンタと、該メモリに読出しアドレス
を指定して書込みデータを読み出し基準内クロックに同
期化した出力データを出力する読出しアドレスカウンタ
と、上記書込みアドレスと読出しアドレスの重なりを検
出して上記読出しアドレスカウンタをリセットするアン
ドゲートと、回路動作開始時に上記書込みアドレスカウ
ンタが２カウント以上カウントしてから読出しアドレス
カウンタを動作可能にする初期設定回路とからなるビッ
トバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22395784A JPS61103240A (ja) | 1984-10-26 | 1984-10-26 | ビツトバツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22395784A JPS61103240A (ja) | 1984-10-26 | 1984-10-26 | ビツトバツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61103240A true JPS61103240A (ja) | 1986-05-21 |
Family
ID=16806343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22395784A Pending JPS61103240A (ja) | 1984-10-26 | 1984-10-26 | ビツトバツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61103240A (ja) |
-
1984
- 1984-10-26 JP JP22395784A patent/JPS61103240A/ja active Pending
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