JPS61102039A - 半導体基本にデバイスを製造する方法 - Google Patents

半導体基本にデバイスを製造する方法

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JPS61102039A
JPS61102039A JP23852985A JP23852985A JPS61102039A JP S61102039 A JPS61102039 A JP S61102039A JP 23852985 A JP23852985 A JP 23852985A JP 23852985 A JP23852985 A JP 23852985A JP S61102039 A JPS61102039 A JP S61102039A
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etching
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layer
semiconductor
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マイケル　ジエイムス　シスン
デビツド　グラハム　モンク
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Marconi Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体基体にデバイスを組立てる方法に関す
る。
この種の方法では、デバイスの少なくとも一部を既に形
成しである基体の表面とは反対側の表面において加工を
行う必要がしばしばるる。
このような加工の例には基体をスクライビングして別な
デバイスを製作する加工、あるいは基体の所定部分また
は全部を化学的にエツチングする加工が含まれるが、こ
の後者の加工は例えばビームリードを既に形成しである
デバイス構造体に設けた反対面から行わなければならな
い。
これらリードは基体を越えて分離されたデバイス内に達
している。このような加工工程においては、基体の反対
面から加工した領域を所望の方法で既に形成しである構
造体に対して、例えば適正に位置決めしたマスクを使用
することによって位置決めする必要がある。
現在、デバイスがますます小型化する傾向に伴って、こ
のような整合（アラインメント）ヲ゛達成することが一
層困難になってきている。
本発明の目的はこのような問題のない、半導体基体にデ
バイス１ｆｔ、製造する方法を提供することにある。
即ち、本発明は、半導体基体（１１４たは２１）の第１
宍面に構造体（１，５，６，７，８）を形成し、基体（
１１−ｊたは２１）及び構造体（１・５、６．７．８）
からなる構成体を基体の反対面からエツチングによって
取除く場合において、第１表面から基体（１１または２
１）内に延長する基体の領域（９または２３）をドーピ
ングすることＫよって上記構成体の取除く部分を形成し
、これによってエツチング時に該領域　　　　　１（９
または２３）が除去されることを防止することを特徴と
する半導体基体にデバイスを製造する方法を提供するも
のである。
本発明によるひとつの方法では、エツチングが異方性エ
ツチングでアシ、そしてエツチング時に上記領域と、第
１表面から離れている半導体構造体の表面との間にある
上記集成体の部分を保護するマスクとして該領域が作用
する。
本発明による別な方法では、エッチングにより上記領域
を除く全基体部分を取除く。
本発明による方法はまた半導体構造体を通って少なくと
も第１表面にまで達する第２領域をドーピングして、エ
ツチング時に第２領域を取除く工程も含む。
以下、本発明を添付図面について説明する。
本発明によるデバイスよシ明らかに図示するために上方
向は拡大しである。また、説明する方法では、デバイス
は半導体圧力上ンサとして使用するのに適する１ピクチ
ユア・フレーム〃構造を有する。
先ず第１図について説明すると、該デバイスは矩形のシ
リコン・フレーム３に支持した薄いシリコン・ウェブ１
から構成する。このフＶ　−ム５から離れているウェブ
１の表面に、槙々のドーピングした領域を含む半導体構
造体５を形成する。ウェブ１に絶縁層６を設ける。この
構造体５に電気的に接触させるビームリード７゜８も形
成する。
第２図について説明すると、第１の製造方法では、第１
工程で所要フレーム５のリムの形をした浅いｐ領域９を
（１００）配向シリコン基体に拡散させる。軽くドーピ
ングしたｎ形またはｐ形エピタキシャル層１３を次に基
体表面に生長させ、この層からｐ領域を延長させる。エ
ピタキシャル層１３の深さは完成デバイスにおけるフレ
ーム３の所要肉厚に対応している。次に、エピタキシャ
ル層１５に窒化シリコンの層１５を付着させてから、窒
化シリコン層１５に多結晶性シリコンの層１７を付着さ
せる。多結晶シリコン層１７に拡散させることによって
半導体構造体５のドーピング領域を形成する。これら領
域は集積回路製造技術において確立されている埋込層整
合法（ｂｕｒｉｅｄ　１ａｙｅｒ　ａｌｉｇｎｍｅｎｔ
ｔｅｃｈｎｉｑｕｅｓ　）を使用して、領域９に対して
基体上にこれらドーピング領域を位置決めする。次に、
絶縁層６を多結晶シリコン層１７に付着させ、そしてビ
ームリード７．８を形成する。
第１図に示すような所要デバイスの幾何学的形状を得る
ために、アルカリ性エツチング液例えば水酸化カリウム
か又はピロカテコールとエチレツジアミンの溶液を、エ
ピタキシャル層１３が既に付着されている基体１１の表
面とは反対側の表面に塗布する。エツチング液はｐ領域
に達するまで基体１１をエツチングする。このｐ＋領領
域アルカリ性エツチング液に対してエツチングストップ
として作用する。エツチング液はエビタキシ−ヤル層１
３を介して窒化シリコン層１５までエツチングするが、
この場合ｐ領域９はこの領域９と窒化シリコン層１５と
の間にある層１３の部分を保護するマスクとして作用す
る。
しかし、エツチング液は（１１１）面をエツチングしな
い。従って、上記領域９と窒化シリコン層１５との間に
ある層１３の部分は実質的にそのままの状態で（１１１
）面に接し、第１図に示すように、デバイスのフレーム
３を形成する。
しかし、装置を取出すために、さらにエツチング処理を
行って層１５・１７・６０周辺部を取除く必要がある。
次に、第３図について第２の製造方法を説明する。例え
ばｐ形基体２１の所望位置においてイオンビームインプ
ランテーション法を適用して、深いｎ形環状トラフ２３
を基体の第１六面にインブラントすると共に拡散させる
。このトラフは後でフレーム３を形成するように寸法分
定めである。次に、エピタキシャルｎ形層２５を基体２
１の第１表面に生長させる。このｎ形トラフを取囲むｐ
形環状トラフ２７を次に層１内に形成し、基体２１内に
延長させる。次に、半導体構造体５内のドーピング半導
体領域を層　　　　１２５内に生長させる。これらｐ影
領域のいずれもその下の基体まで達せず、また半導体構
造体５はトラフ２３１／（対して所望の方法で基体２１
に位置決めする。この後、絶縁層６をエピタキシャル層
２５に付着させ、ビームリード７．８を形成する。
この第２方法において所要デバイス幾何学的形状を得る
ために、半導体構造体５内のｎ影領域を介してｎ形層２
５と一体化したｎ形トラフ２３と、水酸化カリウムエツ
チング液を含む電気化学的エツチング浴内の電極２９と
の間にボルト程度の電位差を印加する。基体２１のエピ
タキシャル層２５が既に形成されている表面とは反対側
の表面２１にエツチング液を塗布する。
’　Ｂｅ１ｌ　Ｓｙｓｔｅｍ　Ｔｅｃｈｎｉｃａｌ　Ｊ
ｏｕｒｎａｌ　’　、第４９巻、第３号、第４７３頁（
１９７０年３月）に記載されているように、半導体構造
体５内のｎ影領域に印加された電位差はこの領域をその
下のｎ形エピタキシャル層２５と一緒に不動態化すると
共に、電気化学的エツチング時にｎ形トラフ２３を不動
態化する作用が６９、従ってエツチング液が層２５−１
で基体２１をエツチングし、ｐ形トラフ２７、半導体構
造体内にあるｐ影領域を保護するｎ形エピタキシャル層
２５を除去する。このように、単一エツチング操作にお
いて、フレーム３によって支持されたウェブ１の所要デ
バイス幾何学的形状を得ることができ、同時に同一基体
に同時に形成しである他のデバイスから第１図のデバイ
スを分離できる。
なお、この第２方法はｎ形基体にインブラントしである
ｐ影領域から最終フレーム３を形成し、かつエピタキシ
ャル層２５がｐ形で、そしてエツチング処理時にｐ形材
料を不動態化するために半導体構造体５内のｐ影領域に
電位差を印加する場合にも等しく適用できる。
さらに１以上説明してきた方法の両者においては、基体
の所定領域で行う全処理工程を基体の同一側から行うの
で、プロセスを基体の反対側面の構造体に整合させる問
題は生じない。
さらにまた、第２の方法では、異方性エツチングが本質
的ではないので、いかなる結晶配向基体も使用できる。
これは、フレーム３の結晶面配向によって制限されない
横断面寸法を自由に選択できるので特に有利である。
さらにまた、以上説明してきた方法は半導体圧力センサ
に使用するフレーム構造体の製造に関しているが、本発
明は半導体基体の一面から基体の反対面にかけてエツチ
ングする必要がある場合や、同−半導体基体上の隣接デ
バイスからあるひとつのデバイスを分離する必要がある
場合にも適用できる。
【図面の簡単な説明】
第１図はデバイス横断面の概略図であシ、第２図は第１
方法の説明図でめシ、そして第３図は第２方法の説明図
である。 １、ウェブ、５．フレーム、５６半導体構造体、６．絶
縁層、７．ビームリード、８．ビームリード、９．ｐ影
領域、１１．基体、２１６ｐ形基体、２３．トラフ。 特許出願人　　マーコニ　インストウルーメンツ　リミ
テッド図面１ 乃浄書（内容に変更なし） 々 にンン Ｙ”、−１ し？さ 「ハ 手続補正書（自発） 昭和６０年１１月１８日 特許庁長官　宇　賀　道　部　殿 ２　発明の名称 半導体基本にデバイスを製造する方法 ３　補正をする者 事件との関係　　特許出願人 名称　マーコニ　インストウルーメンツ　リミテッド４
、　　代　　理　　人 住所　〒１００東京都千代田区丸の内２丁目４番１号丸
ノ内ビルヂング　７５２区 ５補正の対象

Claims (9)

    【特許請求の範囲】
  1. （１）半導体基体（１１または２１）の第１表面に構造
    体（１、５、６、７、８）を形成し、基体（１１または
    ２１）及び構造体（１、５、６、７、８）からなる構成
    体を基体の反対面からエッチングによつて取除く場合に
    おいて、 第１表面から基体（１１または２１）内に延長する基体
    の領域（９または２５）をドーピングすることによつて
    上記構成体の取除く部分を形成し、これによつてエッチ
    ング時に該領域（９または２３）が除去されることを防
    止することを特徴とする半導体基体にデバイスを製造す
    る方法。
  2. （２）エッチングが異方性エッチングであり、そしてエ
    ッチング時に上記領域（９）と、第１表面から離れてい
    る半導体構造体（１、５、６、７、８）の表面との間に
    ある上記集成体の部分を保護するマスクとして該領域（
    ９）が作用する特許請求の範囲第１項に記載の方法。
  3. （３）上記領域（９）をドーピングしてｐ＾＋伝導性に
    し、そしてアルカリ性エッチング液を使用してエッチン
    グを行う特許請求の範囲第２項に記載の方法。
  4. （４）エッチングにより上記領域（２３）以外の全基体
    部分を取除く特許請求の範囲第１項に記載の方法。
  5. （５）上記領域（２３）がトラフの形を取る特許請求の
    範囲第４項に記載の方法。
  6. （６）エッチング時に電位差を上記領域時に印加し、そ
    してエッチングが電気化学的エッチングである特許請求
    の範囲第４項か第５項に記載の方法。
  7. （７）半導体構造体（１、５、６、７、８）を通つて少
    なくとも第１表面にまで達する第２領域時をドーピング
    して、エッチング時に第２領域を取除く工程を有する特
    許請求の範囲第１〜６項のいずれかに記載の方法。
  8. （８）デバイスがこれに対する機械的支持体を与えるピ
    クチユア・フレーム構造を有する特許請求の範囲第１〜
    ７項のいずれかに記載の方法。
  9. （９）エッチング前に、ビームリード（７、８）をデバ
    イスに設ける特許請求の範囲第１〜８項のいずれかに記
    載の方法。
JP23852985A 1984-10-24 1985-10-24 半導体基本にデバイスを製造する方法 Pending JPS61102039A (ja)

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GB8426915 1984-10-24
GB848426915A GB8426915D0 (en) 1984-10-24 1984-10-24 Fabricating devices on semiconductor substrates

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JP (1) JPS61102039A (ja)
GB (2) GB8426915D0 (ja)

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GB2165993A (en) 1986-04-23
EP0181714A1 (en) 1986-05-21
GB8525792D0 (en) 1985-11-20
GB2165993B (en) 1988-11-16
GB8426915D0 (en) 1984-11-28

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