JPS61100968A - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
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- JPS61100968A JPS61100968A JP22155884A JP22155884A JPS61100968A JP S61100968 A JPS61100968 A JP S61100968A JP 22155884 A JP22155884 A JP 22155884A JP 22155884 A JP22155884 A JP 22155884A JP S61100968 A JPS61100968 A JP S61100968A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/432—Heterojunction gate for field effect devices
Landscapes
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は単結晶半導体により構成された電界効果型トラ
ンジスタに関する・ 〔従来の技術〕 現在、高速動作の可能なトランジスタの開発が活発に行
なわれている。これは、従来使用されてきたシリコン系
トランジスタを凌ぐ高速動作を目指すものであり、主に
ガリウム・ヒｇ（ｅａＡｇ）を用いたトランジスタの開
発に注力されている０ＧａＡｓにｉシリコンに比べて５
〜６倍の電子移動度と２倍の飽和速度を有するため、よ
り高速なスイッチングが可能である。しかし、一方でｅ
ａＡｇの表面準位密度はシリコンよりも桁違いに大きい
ため、金属−絶縁体一半導体（ＭＯＳ）構Ｒの実現が不
可能であり、トランジスタの構造は金属−半導体（Ｍ２
Ｓ）型に限定される。しかし、ＭＥＳ電界効果型トラン
ジスタ（ＭＩＳＰＥＴ）では、金属−半導体間に形成さ
れるショットキー障壁の高さが低いため、動作電圧が約
１ｖ以下に制限されでしまう。この結果、しきい値電圧
の余裕度が小さくなり、厳しい均一性が要求される。ま
た外部からのノイズに弱くなる。さらに、低電圧駆動の
ため高速動作には不利である。すなわち・ＭＥＳ型であ
□るがために数多くの問題点を抱えている。
ンジスタに関する・ 〔従来の技術〕 現在、高速動作の可能なトランジスタの開発が活発に行
なわれている。これは、従来使用されてきたシリコン系
トランジスタを凌ぐ高速動作を目指すものであり、主に
ガリウム・ヒｇ（ｅａＡｇ）を用いたトランジスタの開
発に注力されている０ＧａＡｓにｉシリコンに比べて５
〜６倍の電子移動度と２倍の飽和速度を有するため、よ
り高速なスイッチングが可能である。しかし、一方でｅ
ａＡｇの表面準位密度はシリコンよりも桁違いに大きい
ため、金属−絶縁体一半導体（ＭＯＳ）構Ｒの実現が不
可能であり、トランジスタの構造は金属−半導体（Ｍ２
Ｓ）型に限定される。しかし、ＭＥＳ電界効果型トラン
ジスタ（ＭＩＳＰＥＴ）では、金属−半導体間に形成さ
れるショットキー障壁の高さが低いため、動作電圧が約
１ｖ以下に制限されでしまう。この結果、しきい値電圧
の余裕度が小さくなり、厳しい均一性が要求される。ま
た外部からのノイズに弱くなる。さらに、低電圧駆動の
ため高速動作には不利である。すなわち・ＭＥＳ型であ
□るがために数多くの問題点を抱えている。
また、ＧａＡｓ以外の半導体に関しても事情は全く同様
である。すなわち、シリコンでは、二酸化シリコン（Ｓ
ｉｎ２）という極めて良質なゲート膜が容易に得られる
が、他の半導体ではこれほど良質なゲート膜は得られな
い。したがってＭＯ３電界効果型トランジスタの実現は
困難である〇〔発明が解決しようとする問題点〕 前述の従来技術による化合物半導体を用いた高速ＩＰＥ
Ｔでは、ＭＯ３ＦＩＣＴの実現が困難であり、欠点の多
いＭＩＩＣ５ＩＰＥＴを用いざるを得ないという問題点
を有している。
である。すなわち、シリコンでは、二酸化シリコン（Ｓ
ｉｎ２）という極めて良質なゲート膜が容易に得られる
が、他の半導体ではこれほど良質なゲート膜は得られな
い。したがってＭＯ３電界効果型トランジスタの実現は
困難である〇〔発明が解決しようとする問題点〕 前述の従来技術による化合物半導体を用いた高速ＩＰＥ
Ｔでは、ＭＯ３ＦＩＣＴの実現が困難であり、欠点の多
いＭＩＩＣ５ＩＰＥＴを用いざるを得ないという問題点
を有している。
本発明はこのような問題点を解決するものであり、その
目的とするところは、化合物半導体を用いて、ＭＯ３Ｉ
ＭＣＴと同様な構造を有する高速ＦＩＴを実現すること
にある。
目的とするところは、化合物半導体を用いて、ＭＯ３Ｉ
ＭＣＴと同様な構造を有する高速ＦＩＴを実現すること
にある。
本発明によるＦｌ！：Ｔは、チャネル領域とする第１の
単結晶半導体上に、該第１の単結晶半導体よりもエネル
ギーバンドギャップが大きく、かつ該第１の単結晶半導
体に格子整合する第２の単結晶半導体薄膜を有し、前記
第１の単結晶半導体をチャネル領域として、また前記第
２の単結晶半導体薄膜をゲート膜として構成したことを
特徴とする。
単結晶半導体上に、該第１の単結晶半導体よりもエネル
ギーバンドギャップが大きく、かつ該第１の単結晶半導
体に格子整合する第２の単結晶半導体薄膜を有し、前記
第１の単結晶半導体をチャネル領域として、また前記第
２の単結晶半導体薄膜をゲート膜として構成したことを
特徴とする。
本発明の上記の構成によれば、前記第２の単結晶半導体
薄膜はゲート膜として作用し、従来、化合物半導体では
一般に不可能であったＭＯ８構造を擬似的に実現するこ
とができる。これによりＭＯ３ＩＰＥＴの実現が可能と
なる。
薄膜はゲート膜として作用し、従来、化合物半導体では
一般に不可能であったＭＯ８構造を擬似的に実現するこ
とができる。これによりＭＯ３ＩＰＥＴの実現が可能と
なる。
以下、実施例に基づいて本発明の詳細な説明する。
第１図は本発明の第１の実施例であり、ＦＥｉＴの構造
を示しているｏ ＧａＡｓ基板１０１上にゲート膜とな
るアルミニウム・ヒ素（ＡＡＡｓ ） １０２がエピタ
キシャル成長されている。ＡＡＡｓ １０２中に不純物
はドープされていない。１０３及び１０４はそれぞれ、
適当な不純物を含んだソース領域及びドレイン領域であ
る。１０５及び１０６はそれぞれ、適当な金属薄膜から
成るソース電極及びドレインｔＳである。１０７はゲー
ト電極である。ＧａＡｓ及びＡｆｌＡｓの格子定数はそ
れぞし５．６５Ｘ及び５．６６ Ｘ 、またエネルギー
バンドギャップはそれぞれｔ４ｅＶ及び２．２ ｅ Ｖ
である＠したがってＧａＡｓとＡｆｉＡｓは格子整合し
、エピタキシャル成長が可能である。ＡｆｉＡｓはエネ
ルギーバンドギャップが大きく、シかも不純物を含んで
いないため、ＡＡＡｓ中にキャリアはほとんど存在せず
、十分ゲート膜として機能する。このため第１図に示し
た？ＥＴは擬似的にＭＯＳ型として動作する。
を示しているｏ ＧａＡｓ基板１０１上にゲート膜とな
るアルミニウム・ヒ素（ＡＡＡｓ ） １０２がエピタ
キシャル成長されている。ＡＡＡｓ １０２中に不純物
はドープされていない。１０３及び１０４はそれぞれ、
適当な不純物を含んだソース領域及びドレイン領域であ
る。１０５及び１０６はそれぞれ、適当な金属薄膜から
成るソース電極及びドレインｔＳである。１０７はゲー
ト電極である。ＧａＡｓ及びＡｆｌＡｓの格子定数はそ
れぞし５．６５Ｘ及び５．６６ Ｘ 、またエネルギー
バンドギャップはそれぞれｔ４ｅＶ及び２．２ ｅ Ｖ
である＠したがってＧａＡｓとＡｆｉＡｓは格子整合し
、エピタキシャル成長が可能である。ＡｆｉＡｓはエネ
ルギーバンドギャップが大きく、シかも不純物を含んで
いないため、ＡＡＡｓ中にキャリアはほとんど存在せず
、十分ゲート膜として機能する。このため第１図に示し
た？ＥＴは擬似的にＭＯＳ型として動作する。
すなわち、ゲート電極１０７に印加される電圧により、
ＧａＡ３１０１とＡＡＡｓ Ｉ Ｃｊ２の界面に誘起さ
れるキャリア数を制御する。これにより、従来ＧａＡｓ
系では不可能とされてきたＭＯ３ＩＮＥＴが実現できる
。また、上記の例ではゲート膜とじてＡｎＡｓを用いた
が、ＧａＡ、と格子定数（ｄ）が同等でエネルギーバン
ドギャップ（ＦＸｔ）が大きい他−の材料、例えばＧａ
ＡｎＡｇ 、ＺｓＥＪａＣｄ＝５．６７Ｘ％Ｗｆ＝２−
６７ｍＶ）などを用いてもよい。
ＧａＡ３１０１とＡＡＡｓ Ｉ Ｃｊ２の界面に誘起さ
れるキャリア数を制御する。これにより、従来ＧａＡｓ
系では不可能とされてきたＭＯ３ＩＮＥＴが実現できる
。また、上記の例ではゲート膜とじてＡｎＡｓを用いた
が、ＧａＡ、と格子定数（ｄ）が同等でエネルギーバン
ドギャップ（ＦＸｔ）が大きい他−の材料、例えばＧａ
ＡｎＡｇ 、ＺｓＥＪａＣｄ＝５．６７Ｘ％Ｗｆ＝２−
６７ｍＶ）などを用いてもよい。
第２図は本発明の第２の実施例であり、１ｉＦＩＴの構
造を示している。半絶縁性インジウム・リン（工ｎＰ）
基板２０１上に、インジウム−ガリウム・ヒ素（工ｎＧ
ａＡｓ）２０２がエピタキシャル成長されている。工ｎ
Ｇ［−の工ｎとＧａの比率はそれぞれ０．５３ 、０．
４７程度に選べば工ｎＰと格子整合する。さらにその上
に、ゲート膜となる工ｎＰ２Ｏ５がエピタキシャル頗さ
れている。
造を示している。半絶縁性インジウム・リン（工ｎＰ）
基板２０１上に、インジウム−ガリウム・ヒ素（工ｎＧ
ａＡｓ）２０２がエピタキシャル成長されている。工ｎ
Ｇ［−の工ｎとＧａの比率はそれぞれ０．５３ 、０．
４７程度に選べば工ｎＰと格子整合する。さらにその上
に、ゲート膜となる工ｎＰ２Ｏ５がエピタキシャル頗さ
れている。
このときのエネルギーバンドギャップは工ｎＰが１、３
５ ｇ Ｖ 、工ｎＧａＡｓがα７５ｍＶである・ゲー
ト膜となる工ｎＰ２Ｏ５中に不純物はドープされていな
い。したがってエユＰ２Ｏ３中にキャリアはほとんど存
在せず、十分ゲート膜として機能する０２０４及び２０
５はそれぞれソース領域及びドレイン領域であり、２０
６及び２０７はそれぞれソース電極及びドレインＮ極で
ある〇２０８はゲート電極である０本実施例においても
、第１図に示した第１の実施例と同様に、格子整合し、
かつエネルギーバンドギャップの大きい半導体（工ｎＰ
）がゲート膜となり、ＭＯ３ＩＦＥＴを構成する。本実
施例の特徴は工ｎＧαＡｓをチャネル部とするＭＯ５Ｉ
ＦＩＣＴを実現できる点にある。
５ ｇ Ｖ 、工ｎＧａＡｓがα７５ｍＶである・ゲー
ト膜となる工ｎＰ２Ｏ５中に不純物はドープされていな
い。したがってエユＰ２Ｏ３中にキャリアはほとんど存
在せず、十分ゲート膜として機能する０２０４及び２０
５はそれぞれソース領域及びドレイン領域であり、２０
６及び２０７はそれぞれソース電極及びドレインＮ極で
ある〇２０８はゲート電極である０本実施例においても
、第１図に示した第１の実施例と同様に、格子整合し、
かつエネルギーバンドギャップの大きい半導体（工ｎＰ
）がゲート膜となり、ＭＯ３ＩＦＥＴを構成する。本実
施例の特徴は工ｎＧαＡｓをチャネル部とするＭＯ５Ｉ
ＦＩＣＴを実現できる点にある。
工！ｌＧａＡｓは室温で約１２０００ａＡ／Ｖ−ｓｅｅ
という極めて大きい電子移動度を有し、シリコンやＧＬ
ｘＡｓのＩＦＥ’ｌ’を凌ぐ高速１１’ＥＴの実現が可
能である。なお、上記の例ではゲート膜となる半導体と
して工ｎＰを用いたが、工ｎＯαＡｓに格子整合し、か
つ工ｎＧａＡ３よりもエネルギーバンドギャップの大き
い他の半導体材料を用いてもよい。
という極めて大きい電子移動度を有し、シリコンやＧＬ
ｘＡｓのＩＦＥ’ｌ’を凌ぐ高速１１’ＥＴの実現が可
能である。なお、上記の例ではゲート膜となる半導体と
して工ｎＰを用いたが、工ｎＯαＡｓに格子整合し、か
つ工ｎＧａＡ３よりもエネルギーバンドギャップの大き
い他の半導体材料を用いてもよい。
第３図は本発明の第５の実施例であり、Ｆ］ＩＣ’ｌ’
の構造を示している０基本的には第２図に示した第２の
実施例と同様であるが、ＦＥＴの構造が異なる。工ｎＰ
基板３０１上に工ｎＧａＡｓ ３０２がエピタキシャル
成長された後に、適当な不純物をドープしてソース領域
３０４及びドレイン領域３０５が形成されている。その
後、メサ構造にエツチングされ、ゲート膜となる工ｒＬ
Ｐ５０５がエピタキシャル成長される。５０６及び３０
７はそれぞれソース電極及びドレイン電極であり、５０
８はゲート電極である。
の構造を示している０基本的には第２図に示した第２の
実施例と同様であるが、ＦＥＴの構造が異なる。工ｎＰ
基板３０１上に工ｎＧａＡｓ ３０２がエピタキシャル
成長された後に、適当な不純物をドープしてソース領域
３０４及びドレイン領域３０５が形成されている。その
後、メサ構造にエツチングされ、ゲート膜となる工ｒＬ
Ｐ５０５がエピタキシャル成長される。５０６及び３０
７はそれぞれソース電極及びドレイン電極であり、５０
８はゲート電極である。
本実施例では、ＩｎＧａＡａ上にエピタキシャル成長さ
れた工ｎＰがゲート膜として機能する点では第２の実施
例と同様であるが、１１’ＩＩ！Ｔの構造が異なる０す
なわち、本発明は図面に示した構造にとられれることな
く、種々の構造のＦＩＴに適用することができる。
れた工ｎＰがゲート膜として機能する点では第２の実施
例と同様であるが、１１’ＩＩ！Ｔの構造が異なる０す
なわち、本発明は図面に示した構造にとられれることな
く、種々の構造のＦＩＴに適用することができる。
本発明は以下に述べるような数多くの効果を有している
。
。
第１に、従来、一般に不可能とされてきた化合物半導体
によるＭＯＳ ’ＩＰＥ Ｔを実現できる点である。こ
れにより、従来のＭＫＳＦＩＴのように、動作電圧が約
１ｖ以下に制限されることがなくなり、高い動作電圧の
もとで駆動することが可能となる。このため、しきい値
電圧の余裕度が広がりトランジスタ特性のバラツキが許
容されるようになる０また、論理振幅が大きくとれるた
め、外部からのノイズにも強くなり、誤動作がなくなる
。
によるＭＯＳ ’ＩＰＥ Ｔを実現できる点である。こ
れにより、従来のＭＫＳＦＩＴのように、動作電圧が約
１ｖ以下に制限されることがなくなり、高い動作電圧の
もとで駆動することが可能となる。このため、しきい値
電圧の余裕度が広がりトランジスタ特性のバラツキが許
容されるようになる０また、論理振幅が大きくとれるた
め、外部からのノイズにも強くなり、誤動作がなくなる
。
さらに、高い動作電圧が使用可能となるため、より一層
の高速化が可能となる。
の高速化が可能となる。
第２に・チャネル部となる半導体とゲート膜となる半導
体との整合性が良く、界面準位密度が低い点である。こ
れは、ゲート膜が半導体基板に格子整合しエピタキシャ
ル成長されるため、系全体として１つの結晶構造となる
ためである。これにより初めてＭＯ５ＦＲｉＴの実現が
可能となる〇このため本発明による？ＩＣＴでは、界面
準位密度が小さく、トランジスタの信頼性・安定性も大
幅に改善される。
体との整合性が良く、界面準位密度が低い点である。こ
れは、ゲート膜が半導体基板に格子整合しエピタキシャ
ル成長されるため、系全体として１つの結晶構造となる
ためである。これにより初めてＭＯ５ＦＲｉＴの実現が
可能となる〇このため本発明による？ＩＣＴでは、界面
準位密度が小さく、トランジスタの信頼性・安定性も大
幅に改善される。
第３に、原子レベルでのゲート膜の制御が可能となる点
である。これは、ゲート膜となる半導体ノエヒタキシャ
ル成長に、分子線エピタキシー法（ＭＢＩ）や有機金属
化学気相成長法（ＭｏｃｖＤ）などの技術を適用できる
ためである。これらの技術では極めて精密な原子レベル
での結晶成長が可能となる。したがって極めて結晶性の
良好なゲート膜及び界面が形成できる。
である。これは、ゲート膜となる半導体ノエヒタキシャ
ル成長に、分子線エピタキシー法（ＭＢＩ）や有機金属
化学気相成長法（ＭｏｃｖＤ）などの技術を適用できる
ためである。これらの技術では極めて精密な原子レベル
での結晶成長が可能となる。したがって極めて結晶性の
良好なゲート膜及び界面が形成できる。
第４に、極めて薄く均一なゲート膜を形成することがで
き、高性能なＦｌｌｉＴを安定に実現できる点である。
き、高性能なＦｌｌｉＴを安定に実現できる点である。
これは、第３の効果に関連して、原子レベルでのゲート
膜成長が可能となるためである。
膜成長が可能となるためである。
このため、基板全面にわたって極めて薄く（例えば１０
０Ａ以下）均一なゲート膜が実現できる◎゛周知如＜、
ＭＯ８ＦＩＩＩ：Ｔではゲート膜が薄いほど特性が改善
される。しかも均一に形成できることから歩留りも大幅
に改善される◇これらの点は、高速・高性能なＦＫＴを
実現する上で極めて重要である〇 以上述べたように、本発明は数多くの優れた効果を有す
るものである。
０Ａ以下）均一なゲート膜が実現できる◎゛周知如＜、
ＭＯ８ＦＩＩＩ：Ｔではゲート膜が薄いほど特性が改善
される。しかも均一に形成できることから歩留りも大幅
に改善される◇これらの点は、高速・高性能なＦＫＴを
実現する上で極めて重要である〇 以上述べたように、本発明は数多くの優れた効果を有す
るものである。
第１図は本発明の第１の実施例を示す断面図である。
第２図は本発明の第２の実施例を示す断面図である。
第３図は本発明の第６の実施例を示す断面図である。
以 上
Claims (3)
- （１）第１の単結晶半導体と、該第１の単結晶半導体と
格子整合した第２の単結晶半導体薄膜を具備し、前記第
１の単結晶半導体をチャネル領域として、また前記第２
の単結晶半導体薄膜をゲート膜として構成したことを特
徴とする電界効果型トランジスタ。 - （２）前記第２の単結晶半導体薄膜のエネルギーバンド
ギャップは、前記第１の単結晶半導体のエネルギーバン
ドギャップよりも大きいことを特徴とする特許請求の範
囲第１項記載の電界効果型トランジスタ。 - （３）前記第２の単結晶半導体薄膜にはドナー及びアク
セプタが含まれないことを特徴とする特許請求の範囲第
１項記載の電界効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22155884A JPS61100968A (ja) | 1984-10-22 | 1984-10-22 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22155884A JPS61100968A (ja) | 1984-10-22 | 1984-10-22 | 電界効果型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61100968A true JPS61100968A (ja) | 1986-05-19 |
Family
ID=16768604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22155884A Pending JPS61100968A (ja) | 1984-10-22 | 1984-10-22 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100968A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04216636A (ja) * | 1990-12-17 | 1992-08-06 | Nippon Telegr & Teleph Corp <Ntt> | Ｉｉｉ−ｖ族化合物半導体集積回路用基板 |
| US6144049A (en) * | 1997-02-05 | 2000-11-07 | Nec Corporation | Field effect transistor |
| US6329677B1 (en) | 1998-11-09 | 2001-12-11 | Fujitsu Quantum Devices Limited | Field effect transistor |
| JP2002305994A (ja) * | 2001-04-11 | 2002-10-22 | Kanto Shubyo Kk | マルチ栽培シート及びそれを利用したいちご等の栽培方法 |
| JP2012508973A (ja) * | 2008-11-13 | 2012-04-12 | エプコス アクチエンゲゼルシャフト | Ｐ型電界効果トランジスタ及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54129886A (en) * | 1978-01-13 | 1979-10-08 | Western Electric Co | Semiconductor |
-
1984
- 1984-10-22 JP JP22155884A patent/JPS61100968A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54129886A (en) * | 1978-01-13 | 1979-10-08 | Western Electric Co | Semiconductor |
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